JP2003007713A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エミッタ層と外部ベース電極の距離を縮小し
てベース抵抗の低減と、マスク枚数と工程数の削減が可
能な半導体装置およびその製造方法を提供する。 【解決手段】 真性ベース層上にＳｉ₃Ｎ₄膜と第２のＳ
ｉＯ₂膜を形成後、真性ベース層の周辺領域をエッチン
グして外部ベース形成領域を形成する。次にＰ型ポリＳ
ｉ膜を堆積後、ＣＭＰにより外部ベース電極を埋め込み
形成する。次に第２のＳｉＯ₂膜を除去後、Ｓｉ₃Ｎ₄膜
をマスクに外部ベース電極を酸化して第３のＳｉＯ₂膜
を形成する。次に凹部の側壁にＮ型ポリＳｉ膜のサイド
ウォールを形成後、Ｓｉ₃Ｎ₄膜をエッチングしてエミッ
タ開口部を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを搭載した半導体装置およびその製造方法に関
し、特に高周波分野に関するものである。

【０００２】

【従来の技術】近年、携帯電話等の移動体通信が急速に
進展する中で、送受信の信号処理を行う高周波回路に
は、バイポーラトランジスタを搭載した半導体装置が利
用されている。以下、従来の半導体装置の製造方法につ
いて、図面を参照しながら説明する。図１１〜図１５は
従来の半導体装置の製造工程を示す断面図である。

【０００３】まず、図１２（ａ）に示すように、（１０
０）面を主面とするシリコン単結晶からなるＰ型半導体
基板（以下、Ｓｉ基板と記す）３００にＮ型埋め込み層
３０１を形成後、全面にＮ型エピタキシャル層３０２を
形成する。次に、素子分離として、Ｓｉ基板３００に多
結晶シリコン膜（以下、ポリＳｉ膜と記す）３０４およ
びそれを囲むシリコン酸化膜３０５より構成されるディ
ープトレンチ３０６と、シリコン酸化膜（以下、ＳｉＯ
₂膜と記す）が埋め込まれたシャロートレンチ３０３と
をそれぞれ形成する。なお、ディープトレンチ３０６の
直下には分離用Ｐ型拡散層３０７が形成されている。シ
ャロートレンチ３０３で挟まれた領域がコレクタ層３０
８となる。また、シャロートレンチ３０３で分離された
領域に、Ｎ型埋め込み層３０１とコレクタの金属配線層
３２９を接続するためのコレクタウォール層３０９を形
成する。

【０００４】次に、Ｓｉ基板３００の全面に第１のＳｉ
Ｏ₂膜３１０を形成後、選択的にエッチングしてコレク
タ開口部３１１を形成する。次に、図１２（ｂ）に示す
ように、選択的なエピタキシャル成長により露出してい
るコレクタ層３０８上にシリコンとゲルマニウムの混晶
半導体層（以下、ＳｉＧｅ層と記す）からなるＰ型の真
性ベース層３１２を形成する。

【０００５】次に、図１３（ａ）に示すように、第２の
ＳｉＯ₂膜３１３を形成後、選択的にエッチングしてベ
ース接続用開口部３１４を形成する。次に、図１３
（ｂ）に示すように、第１のＰ型ポリＳｉ膜３１５を形
成後、第３のＳｉＯ₂膜３１６を形成する。

【０００６】次に、図１４（ａ）に示すように、第３の
ＳｉＯ₂膜３１６および第１のＰ型ポリＳｉ膜３１５を
選択的にエッチングして開口窓３１７を形成する。ここ
で、第２のＳｉＯ₂膜３１３が第１のＰ型ポリＳｉ膜３
１５をエッチングする際のエッチストッパーとなってい
る。この時、開口窓３１７のパターニングのマージンを
確保するため、第２のＳｉＯ₂膜３１３の幅ｗ１は開口
窓３１７の幅ｗ２よりも大きく設定しておく必要があ
る。

【０００７】次に、図１４（ｂ）に示すように、第４の
ＳｉＯ₂膜３１８を形成後、第１のＮ型ポリＳｉ膜３１
９を形成する。その後、異方性のドライエッチにより第
１のＮ型ポリＳｉ膜３１９をエッチバックして、Ｎ型ポ
リＳｉ膜３１９からなるサイドウォール３２０を形成す
る。次に、ウェットエッチを行ってサイドウォール３２
０をマスクに露出している第２のＳｉＯ₂膜３１３をエ
ッチングする。このエッチングにより真性ベース層３１
２上にエミッタ開口部３２１が形成される。

【０００８】この時、エミッタ開口部３２１と外部ベー
ス電極となる第１のＰ型ポリＳｉ膜３１５の距離ｉは、
エミッタ開口部３２１の周囲に残った第２のＳｉＯ₂膜
３１３により決定される。つまり、その距離ｉは、開口
窓３１７に対するエッチストッパー３１３の合わせマー
ジンｊと第１のＰ型ポリＳｉ膜３１５の側壁に形成され
ている第４のＳｉＯ₂膜３１８の厚さｋとサイドウォー
ル３２０の厚さｌを足して、ウェットエッチによるサイ
ドエッチ量ｍを引いた値となる。

【０００９】次に、図１５（ａ）に示すように第２のＮ
型ポリＳｉ膜３２２を形成後、第２のＮ型ポリＳｉ膜３
２２、第４のＳｉＯ₂膜３１８、第３のＳｉＯ₂膜３１６
を選択的にエッチングしエミッタ引き出し電極３２３を
形成する。次に図１５（ｂ）に示すように第１のＰ型ポ
リＳｉ膜３１５、第２のＳｉＯ₂膜３１３、第１のＳｉ
Ｏ₂膜３１０を選択的にエッチングして外部ベース電極
３２４を形成する。次に、短時間アニールを行うことに
より、エミッタ引き出し電極３２３中のＮ型不純物が真
性ベース層３１２中に拡散してエミッタ層３２５が形成
される。

【００１０】最後に、図１１に示すように、ＳｉＯ₂膜
からなる層間絶縁膜３２６を形成後、層間絶縁膜３２６
を選択的にエッチングしてコンタクト窓３２７を形成す
る。その後、コンタクト窓３２７にタングステンからな
る金属プラグ３２８を埋め込んだ後、アルミニウム合金
からなる金属配線層３２９を形成する。以上の製造工程
により、従来の半導体装置が形成される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置およびその製造方法では、エミッタ開口
部３２１を形成する工程とベース接続用開口部３１４を
形成する工程にそれぞれ異なるパターニングが必要であ
る。このため、エミッタ層３２５と外部ベース電極３２
４の距離ｉを決定する第２の絶縁膜３１３の大きさは、
開口窓３１７に対して合わせマージンを持っていなけれ
ばならない。このため、距離ｉは大きくなり、ベース抵
抗が大きくなってしまう課題があった。

【００１２】さらに、エミッタ開口部３２１の形成とベ
ース接続用開口部３１４の形成を異なるパターニングで
行うことにより、マスク枚数と工程数が多くなってしま
う課題があった。

【００１３】本発明は上記従来の問題点を解決するもの
で、エミッタ層と外部ベース電極の距離を縮小してベー
ス抵抗が低減できるので高速動作が可能で、かつマスク
枚数と工程数を減らしてコスト削減が可能な半導体装置
およびその製造方法を提供することを目的としている。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置は、半導体基板の活性領
域に設けたバイポーラトランジスタを備えた半導体装置
であって、活性領域に設けた第１導電型のコレクタ層
と、コレクタ層上に設けた単結晶半導体層からなる第２
導電型のベース層と、ベース層の周辺部を含む所定領域
上に設けた第２導電型の第１の多結晶半導体膜からなる
ベース電極と、ベース電極に囲まれた凹部の底面に設け
た酸化防止膜と、ベース電極を覆う絶縁膜と、酸化防止
膜に設けたエミッタ窓と、エミッタ窓からベース層に設
けたエミッタ層と、を備えたことを特徴とする。

【００１５】この構成によると、エミッタ層と外部ベー
ス電極の距離が縮小されるので、ベース抵抗が低減で
き、バイポーラトランジスタの高速化を実現できる。

【００１６】上記の半導体装置において、半導体基板に
設けられ活性領域を囲む素子分離領域と、凹部の側壁に
設けた堆積被膜からなるサイドウォールと、エミッタ窓
を含む所定領域上に設けた第１導電型の第２の多結晶半
導体膜からなるエミッタ電極と、をさらに備え、エミッ
タ窓はサイドウォールをマスクにして酸化防止膜に設け
ることが好ましい。

【００１７】また、上記の半導体装置において、単結晶
半導体層はシリコンとゲルマニウム、あるいはシリコン
とゲルマニウムとカーボンからなる混晶半導体層であ
り、半導体基板はシリコン基板であり、第１および第２
の多結晶半導体膜はそれぞれ多結晶シリコン膜であり、
酸化防止膜は窒化シリコン膜であり、絶縁膜は酸化シリ
コン膜であり、堆積被膜は多結晶シリコン膜であること
が好ましい。

【００１８】本発明に係る第１の半導体装置の製造方法
は、半導体基板の活性領域に設けたバイポーラトランジ
スタを備えた半導体装置の製造方法であって、活性領域
に第１導電型のコレクタ層を形成する工程（ａ）と、コ
レクタ層上に単結晶半導体層からなる第２導電型のベー
ス層を形成する工程（ｃ）と、半導体基板を覆うように
酸化防止膜を形成する工程（ｄ）と、酸化防止膜上に第
１の絶縁膜を形成する工程（ｅ）と、ベース層の周辺部
を含む所定領域上の第１の絶縁膜を選択的にエッチング
して外部ベース形成領域を形成する工程（ｆ）と、外部
ベース形成領域内の酸化防止膜をエッチングしてベース
層の周辺部を露出する工程（ｇ）と、半導体基板上に第
２導電型の第１の多結晶半導体膜を形成する工程（ｈ）
と、第１の絶縁膜上にある第１の多結晶半導体膜を選択
的に除去して、第１の多結晶半導体膜を外部ベース形成
領域内に埋め込むようにベース電極を形成する工程
（ｉ）と、第１の絶縁膜をエッチングして、ベース電極
に囲まれた凹部を形成する工程（ｊ）と、酸化防止膜を
マスクにベース電極の表面を酸化して第２の絶縁膜を形
成する工程（ｋ）と、酸化防止膜を選択的にエッチング
して、ベース電極の凹部にエミッタ窓を形成する工程
（ｎ）と、エミッタ窓を通してベース層に第１導電型の
エミッタ層を形成する工程（ｑ）と、を備えたことを特
徴とする。

【００１９】この構成によると、エミッタ層と外部ベー
ス電極の距離が縮小されるので、ベース抵抗が低減で
き、バイポーラトランジスタの高速化を実現できる。ま
た、外部ベース電極とエミッタ層がセルフアラインで形
成されるので、半導体装置の製造工程においてマスク枚
数と工程数が削減でき、バイポーラトランジスタを備え
た半導体装置のローコスト化を実現できる。

【００２０】第１の半導体装置の製造方法において、工
程（ｃ）の前に、半導体基板に活性領域を囲む素子分離
領域を形成する工程（ｂ）と、工程（ｋ）と工程（ｎ）
の間に、半導体基板上に堆積被膜を形成する工程（ｌ）
と、堆積被膜を異方性エッチングして、ベース電極の側
壁に堆積被膜からなるサイドウォールを形成する工程
（ｍ）と、工程（ｎ）と工程（ｑ）の間に、半導体基板
上に第１導電型の第２の多結晶半導体膜を形成する工程
（ｏ）と、第２の多結晶半導体膜を選択的にエッチング
して、ベース電極の凹部を含む所定領域上に第２の多結
晶半導体膜からなるエミッタ電極を形成する工程（ｐ）
と、をさらに備え、工程（ｎ）で、サイドウォールをマ
スクに酸化防止膜を選択的にエッチングして、ベース電
極の凹部にエミッタ窓を形成することが好ましい。

【００２１】また、第１の半導体装置の製造方法におい
て、工程（ｋ）で、高圧酸化炉による低温酸化、あるい
は陽極酸化法またはプラズマ酸化法による低温酸化、あ
るいはランプ加熱装置による短時間の熱酸化を行って第
２の絶縁膜を形成することが好ましい。

【００２２】本発明に係る第２の半導体装置の製造方法
は、半導体基板の活性領域に設けたバイポーラトランジ
スタを備えた半導体装置の製造方法であって、活性領域
に第１導電型のコレクタ層を形成する工程（ａ）と、コ
レクタ層上に単結晶半導体層からなる第２導電型のベー
ス層を形成する工程（ｃ）と、半導体基板を覆うように
酸化防止膜を形成する工程（ｄ）と、酸化防止膜上に第
１の絶縁膜を形成する工程（ｅ）と、ベース層の周辺部
を含む所定領域上の第１の絶縁膜を選択的にエッチング
して外部ベース形成領域を形成する工程（ｆ）と、外部
ベース形成領域内の酸化防止膜をエッチングしてベース
層の周辺部を露出する工程（ｇ）と、半導体基板上に第
２導電型の第１の多結晶半導体膜を形成する工程（ｈ）
と、第１の絶縁膜上にある第１の多結晶半導体膜を選択
的に除去して、第１の多結晶半導体膜を外部ベース形成
領域内に埋め込むようにベース電極を形成する工程
（ｉ）と、第１の絶縁膜をエッチングして、ベース電極
に囲まれた凹部を形成する工程（ｊ）と、物理的気相成
長法によりベース電極の表面を覆うように第２の絶縁膜
を形成する工程（ｋ）と、少なくとも凹部内の第２の絶
縁膜と酸化防止膜とを選択的に順次エッチングして、ベ
ース電極の凹部にエミッタ窓を形成する工程（ｎ）と、
エミッタ窓を通してベース層に第１導電型のエミッタ層
を形成する工程（ｑ）と、を備えたことを特徴とする。

【００２３】この構成によると、エミッタ層と外部ベー
ス電極の距離が縮小されるので、ベース抵抗が低減で
き、バイポーラトランジスタの高速化を実現できる。ま
た、外部ベース電極とエミッタ層がセルフアラインで形
成されるので、半導体装置の製造工程においてマスク枚
数と工程数が削減でき、バイポーラトランジスタを備え
た半導体装置のローコスト化を実現できる。

【００２４】第２の半導体装置の製造方法において、工
程（ｃ）の前に、半導体基板に活性領域を囲む素子分離
領域を形成する工程（ｂ）と、工程（ｋ）と工程（ｎ）
の間に、半導体基板上に堆積被膜を形成する工程（ｌ）
と、堆積被膜を異方性エッチングして、ベース電極の側
壁に堆積被膜からなるサイドウォールを形成する工程
（ｍ）と、工程（ｎ）と工程（ｑ）の間に、半導体基板
上に第１導電型の第２の多結晶半導体膜を形成する工程
（ｏ）と、第２の多結晶半導体膜を選択的にエッチング
して、ベース電極の凹部を含む所定領域上に第２の多結
晶半導体膜からなるエミッタ電極を形成する工程（ｐ）
と、をさらに備え、工程（ｎ）で、サイドウォールをマ
スクに少なくとも凹部内の第２の絶縁膜と酸化防止膜と
を選択的に順次エッチングして、エミッタ窓を形成する
ことが好ましい。

【００２５】また、第２の半導体装置の製造方法におい
て、工程（ｋ）で、ＲＦスパッタ法またはイオンビーム
スパッタ法または電子衝撃加熱蒸着法による指向性の堆
積を行って第２の絶縁膜を形成し、第２の絶縁膜のうち
少なくとも凹部内に堆積された膜厚が、ベース電極上の
平坦部に堆積された膜厚よりも薄いことが好ましい。

【００２６】さらに、第１および第２の半導体装置の製
造方法において、工程（ｃ）で、選択エピ成長により単
結晶半導体層を形成することが好ましい。

【００２７】また、第１および第２の半導体装置の製造
方法において、単結晶半導体層はシリコンとゲルマニウ
ム、あるいはシリコンとゲルマニウムとカーボンからな
る混晶半導体層であり、半導体基板はシリコン基板であ
り、第１および第２の多結晶半導体膜はそれぞれ多結晶
シリコン膜であり、酸化防止膜は窒化シリコン膜であ
り、絶縁膜は酸化シリコン膜であり、堆積被膜は多結晶
シリコン膜であることが好ましい。

【００２８】また、第１および第２の半導体装置の製造
方法において、工程（ｉ）で、エッチバック法または化
学的機械研磨法により第１の多結晶半導体膜を外部ベー
ス形成領域内に埋め込むことが好ましい。

【００２９】

【発明の実施の形態】（第１の実施形態）以下、本発明
による第１の実施形態について、図面を参照しながら説
明する。図１は本実施形態における半導体装置の素子構
造を示す断面図である。

【００３０】図１において、１００はＰ型Ｓｉ基板、１
０１はＮ型埋め込み層、１０２はＮ型エピタキシャル
層、１０３はシャロートレンチ、１０４はポリＳｉ膜、
１０５はＳｉＯ₂膜、１０６はディープトレンチ、１０
７は分離用Ｐ型拡散層、１０８はコレクタ層、１０９は
コレクタウォール層、１１０は第１のＳｉＯ₂膜、１１
１はコレクタ開口部、１１２はＰ型ＳｉＧｅ層からなる
真性ベース層、１１３はＳｉ₃Ｎ₄膜、１１５は外部ベー
ス形成領域、１１６はＰ型ポリＳｉ膜からなる外部ベー
ス電極、１１７は第３のＳｉＯ₂膜、１１８は第１のＮ
型ポリＳｉ膜からなるサイドウォール、１１９はエミッ
タ開口部、１２０は第２のＮ型ポリＳｉ膜からなるエミ
ッタ引き出し電極、１２１はエミッタ層、１２２は層間
絶縁膜、１２３はコンタクト窓、１２４は金属プラグ、
１２５は金属配線層である。

【００３１】図１に示すように、エミッタ層１２１（エ
ミッタ開口部１１９）と外部ベース電極１１６の距離ａ
は、真性ベース層１１２上に設けたＳｉ₃Ｎ₄膜１１３に
より決定される。つまり、距離ａは外部ベース電極１１
６の側壁に形成される第３のＳｉＯ₂膜１１７の厚さｂ
と第１のＮ型ポリＳｉ膜からなるサイドウォール１１８
の厚さｃを足し、Ｓｉ₃Ｎ₄膜１１３のサイドエッチ量
（加工による寸法差）ｄを引いた値となる。したがっ
て、従来例のように合わせマージンが必要ないので、距
離ａは従来例よりも小さくすることができる。

【００３２】次に、上記の半導体装置の製造方法につい
て、図面を参照して説明する。図２〜図５は本実施形態
における半導体装置の製造工程を示す断面図である。

【００３３】まず、図２（ａ）に示すように、（１０
０）面を主面とするＰ型Ｓｉ基板１００にＮ型埋め込み
層１０１を形成後、全面にＮ型エピタキシャル層１０２
を形成する。次に、素子分離として、Ｓｉ基板１００に
ポリＳｉ膜１０４およびそれを囲むＳｉＯ₂膜１０５よ
り構成されるディープトレンチ１０６と、ＳｉＯ₂膜が
埋め込まれたシャロートレンチ１０３とをそれぞれ形成
する。なお、ディープトレンチ１０６の直下には分離用
Ｐ型拡散層１０７が形成されている。シャロートレンチ
１０３で挟まれた領域がコレクタ層１０８となる。ま
た、シャロートレンチ１０３で分離された領域に、Ｎ型
埋め込み層１０１とコレクタの金属配線層１２５を接続
するためのコレクタウォール層１０９を形成する。

【００３４】次に、Ｓｉ基板１００の全面に第１のＳｉ
Ｏ₂膜１１０を形成後、選択的にエッチングしてコレク
タ開口部１１１を形成する。次に、図２（ｂ）に示すよ
うに、選択的なエピタキシャル成長により露出している
コレクタ層１０８上にＰ型ＳｉＧｅ層からなる真性ベー
ス層１１２を形成する。

【００３５】次に、図３（ａ）に示すように、シリコン
窒化膜（以下、Ｓｉ₃Ｎ₄膜と記す）１１３と第２のＳｉ
Ｏ₂膜１１４を形成した後、真性ベース層１１２の周辺
領域にある第２のＳｉＯ₂膜１１４とＳｉ₃Ｎ₄膜１１３
を選択的にエッチングする。このエッチングされた領域
はベース接続用開口部であり、且つ外部ベース形成領域
１１５となる。次に、図３（ｂ）に示すように、全面に
Ｐ型ポリＳｉ膜を形成後、ドライエッチによるエッチバ
ック法や化学的機械研磨法（ＣＭＰ）などにより外部ベ
ース形成領域１１５にだけＰ型ポリＳｉ膜を残す。この
Ｐ型ポリＳｉ膜が外部ベース電極１１６となる。

【００３６】次に、図４（ａ）に示すように、ウェット
エッチ等を行うことにより第２のＳｉＯ₂膜１１４を除
去する。次に、図４（ｂ）に示すように、Ｓｉ₃Ｎ₄膜１
１３をマスクに外部ベース電極１１６の表面を酸化して
第３のＳｉＯ₂膜１１７を形成する。ここで、この酸化
は高圧酸化炉による低温酸化で行うことが好ましい。

【００３７】次に、図５（ａ）に示すように、第１のＮ
型ポリＳｉ膜を形成後、異方性のドライエッチングによ
り第１のＮ型ポリＳｉ膜をエッチバックして、第１のＮ
型ポリＳｉ膜からなるサイドウォール１１８を形成す
る。その後、熱リン酸によるウェットエッチを行ってサ
イドウォール１１８をマスクに露出しているＳｉ₃Ｎ₄膜
１１３をエッチングする。このウェットエッチにより真
性ベース層１１２上にエミッタ開口部１１９が形成され
る。この時、エミッタ開口部１１９と外部ベース電極１
１６の距離ａはウェットエッチ後に残ったＳｉ₃Ｎ₄膜１
１３により決定されている。つまり、その距離ａは外部
ベース電極１１６の側壁に形成されている第３のＳｉＯ
₂膜１１７の厚さｂと第１のＮ型ポリＳｉ膜からなるサ
イドウォール１１８の厚さｃを足し、ウェットエッチに
よるサイドエッチ量ｄを引いた値となる。

【００３８】次に、図５（ｂ）に示すように、第２のＮ
型ポリＳｉ膜を形成後、第２のＮ型ポリＳｉ膜を選択的
にエッチングしてエミッタ引き出し電極１２０を形成す
る。次に、短時間アニール（ＲＴＡ）を行うことによ
り、第２のＮ型ポリＳｉ膜１２０中のＮ型不純物が真性
ベース層１１２に拡散してＮ型拡散層からなるエミッタ
層１２１が形成される。

【００３９】最後に、図１に示すように、従来例と同様
にして、ＳｉＯ₂膜からなる層間絶縁膜１２２を形成
後、層間絶縁膜１２２を選択的にエッチングしてコンタ
クト窓１２３を形成する。その後、コンタクト窓１２３
にタングステンからなる金属プラグ１２４を埋め込んだ
後、アルミニウム合金からなる金属配線層１２５を形成
する。以上の製造工程により、第１の実施形態の半導体
装置が形成される。

【００４０】以上のように本実施形態によれば、エミッ
タ層１２１と外部ベース電極１１６の距離ａは従来例よ
りも小さくすることができるので、ベース抵抗が低減で
き高速動作が可能となる。また、外部ベース電極１１６
とエミッタ開口部１１９がセルフアラインで形成される
ので、マスク枚数および工程数が削減できローコスト化
が可能となる。

【００４１】（第２の実施形態）以下、本発明による第
２の実施形態について、図面を参照しながら説明する。
図６は本実施形態における半導体装置の素子構造を示す
断面図である。

【００４２】図６において、２００はＰ型Ｓｉ基板、２
０１はＮ型埋め込み層、２０２はＮ型エピタキシャル
層、２０３はシャロートレンチ、２０４はポリＳｉ膜、
２０５はＳｉＯ₂膜、２０６はディープトレンチ、２０
７は分離用Ｐ型拡散層、２０８はコレクタ層、２０９は
コレクタウォール層、２１０は第１のＳｉＯ₂膜、２１
１はコレクタ開口部、２１２はＰ型ＳｉＧｅ層からなる
真性ベース層、２１３はＳｉ₃Ｎ₄膜、２１５は外部ベー
ス形成領域、２１６はＰ型ポリＳｉ膜からなる外部ベー
ス電極、２１７は第３のＳｉＯ₂膜、２１８は第１のＮ
型ポリＳｉ膜からなるサイドウォール、２１９はエミッ
タ開口部、２２０は第２のＮ型ポリＳｉ膜からなるエミ
ッタ引き出し電極、２２１はエミッタ層、２２２は層間
絶縁膜、２２３はコンタクト窓、２２４は金属プラグ、
２２５は金属配線層である。

【００４３】図６に示すように、エミッタ層２２１（エ
ミッタ開口部２１９）と外部ベース電極２１６の距離ｅ
は、真性ベース層２１２上に設けたＳｉ₃Ｎ₄膜２１３に
より決定される。つまり、距離ｅは外部ベース電極２１
６の側壁に形成される第３のＳｉＯ₂膜２１７の厚さｆ
と第１のＮ型ポリＳｉ膜からなるサイドウォール２１８
の厚さｇを足し、Ｓｉ₃Ｎ₄膜２１３のサイドエッチ量
（加工による寸法差）ｈを引いた値となる。したがっ
て、従来例のように合わせマージンが必要ないので、距
離ｅは従来例よりも小さくすることができる。

【００４４】次に、上記の半導体装置の製造方法につい
て、図面を参照して説明する。図７〜図１０は本実施形
態における半導体装置の製造工程を示す断面図である。

【００４５】まず、図７（ａ）に示すように、（１０
０）面を主面とするＰ型Ｓｉ基板２００にＮ型埋め込み
層２０１を形成後、全面にＮ型エピタキシャル層２０２
を形成する。次に、素子分離として、Ｓｉ基板２００に
ポリＳｉ膜２０４およびそれを囲むＳｉＯ₂膜２０５よ
り構成されるディープトレンチ２０６と、ＳｉＯ₂膜が
埋め込まれたシャロートレンチ２０３とをそれぞれ形成
する。なお、ディープトレンチ２０６の直下には分離用
Ｐ型拡散層２０７が形成されている。シャロートレンチ
２０３で挟まれた領域がコレクタ層２０８となる。ま
た、シャロートレンチ２０３で分離された領域に、Ｎ型
埋め込み層２０１とコレクタの金属配線層２２５を接続
するためのコレクタウォール層２０９を形成する。

【００４６】次に、Ｓｉ基板２００の全面に第１のＳｉ
Ｏ₂膜２１０を形成後、選択的にエッチングしてコレク
タ開口部２１１を形成する。次に、図７（ｂ）に示すよ
うに、選択的なエピタキシャル成長により露出している
コレクタ層２０８上にＰ型ＳｉＧｅ層からなる真性ベー
ス層２１２を形成する。

【００４７】次に、図８（ａ）に示すように、Ｓｉ₃Ｎ₄
膜２１３と第２のＳｉＯ₂膜２１４を形成した後、真性
ベース層２１２の周辺領域にある第２のＳｉＯ₂膜２１
４とＳｉ₃Ｎ₄膜２１３を選択的にエッチングする。この
エッチングされた領域はベース接続用開口部であり、且
つ外部ベース形成領域２１５となる。次に、図８（ｂ）
に示すように、全面にＰ型ポリＳｉ膜を形成後、ドライ
エッチによるエッチバック法や化学的機械研磨法などに
より外部ベース形成領域２１５にだけＰ型ポリＳｉ膜を
残す。このＰ型ポリＳｉ膜が外部ベース電極２１６とな
る。

【００４８】次に、図９（ａ）に示すように、ウェット
エッチ等を行うことにより第２のＳｉＯ₂膜２１４を除
去する。次に、図９（ｂ）に示すように、物理的気相成
長法（ＰＶＤ）により全面に第３のＳｉＯ₂膜２１７を
形成する。こうすると、第３のＳｉＯ₂膜２１７は段差
被覆性が悪いので、外部ベース電極２１６で囲まれた凹
部内の膜厚ｔ２が、外部ベース電極２１６上の平坦部の
膜厚ｔ１よりも薄くなるように堆積される。

【００４９】次に、図１０（ａ）に示すように、第１の
Ｎ型ポリＳｉ膜を形成後、異方性のドライエッチングに
より第１のＮ型ポリＳｉ膜をエッチバックして、第１の
Ｎ型ポリＳｉ膜からなるサイドウォール２１８を形成す
る。その後、希フッ酸によるウェットエッチを行って、
サイドウォール２１８をマスクに外部ベース電極２１６
で囲まれた凹部内の露出している第３のＳｉＯ₂膜２１
７をエッチングする。次いで、熱リン酸によるウェット
エッチを行って、露出しているＳｉ₃Ｎ₄膜２１３をエッ
チングする。これらのウェットエッチにより真性ベース
層２１２上にエミッタ開口部２１９が形成される。この
時、エミッタ開口部２１９と外部ベース電極２１６の距
離ｅはウェットエッチ後に残ったＳｉ₃Ｎ₄膜２１３によ
り決定されている。つまり、その距離ｅは外部ベース電
極２１６の側壁に形成されている第３のＳｉＯ₂膜２１
７の厚さｆと第１のＮ型ポリＳｉ膜からなるサイドウォ
ール２１８の厚さｇを足し、ウェットエッチによるサイ
ドエッチ量ｈを引いた値となる。

【００５０】また、外部ベース電極２１６上の平坦部の
第３のＳｉＯ₂膜２１７の膜厚ｔ１は、外部ベース電極
２１６で囲まれた凹部内の膜厚ｔ２よりも厚いので、ウ
ェットエッチのエッチング量をｔ２以上で且つｔ１未満
である条件で処理する。つまり、外部ベース電極２１６
で囲まれた凹部内の第３のＳｉＯ₂膜２１７は除去し
て、外部ベース電極２１６上の平坦部の第３のＳｉＯ₂
膜２１７は残るようにエッチングする。

【００５１】次に、図１０（ｂ）に示すように、第２の
Ｎ型ポリＳｉ膜を形成後、第２のＮ型ポリＳｉ膜を選択
的にエッチングしてエミッタ引き出し電極２２０を形成
する。次に、短時間アニールを行うことにより、第２の
エミッタ引き出し電極２２０中のＮ型不純物が真性ベー
ス層２１２に拡散してエミッタ層２２１が形成される。

【００５２】最後に、図６に示すように、従来例と同様
にして、ＳｉＯ₂膜からなる層間絶縁膜２２２を形成
後、層間絶縁膜２２２を選択的にエッチングしてコンタ
クト窓２２３を形成する。その後、コンタクト窓２２３
にタングステンからなる金属プラグ２２４を埋め込んだ
後、アルミニウム合金からなる金属配線層２２５を形成
する。以上の製造工程により、第２の実施形態の半導体
装置が形成される。

【００５３】以上のように本実施形態によれば、エミッ
タ層２２１（エミッタ開口部２１９）と外部ベース電極
２１６との距離ｅは従来例よりも小さくすることができ
るので、ベース抵抗が低減でき高速動作が可能となる。
また、外部ベース電極２１６とエミッタ開口部２１９が
セルフアラインで形成されるので、マスク枚数および工
程数が削減できローコスト化が可能となる。

【００５４】（その他の実施形態）以上、本発明による
２つの実施形態について説明してきたが、本発明はこれ
らの実施形態に限定されるものではない。

【００５５】上記の実施形態においては、ＮＰＮトラン
ジスタを例にとって説明したがＰＮＰトランジスタにも
適用できる。

【００５６】また、上記の実施形態においては、Ｎ型埋
め込み層はエピタキシャル成長前に形成したが、エピタ
キシャル成長を用いず、高エネルギーのイオン注入によ
り形成しても良い。

【００５７】また、上記の実施形態においては、ディー
プトレンチは２種類の絶縁膜を埋め込んで形成したが、
ＳｉＯ₂膜等の１種類の絶縁膜でも良い。

【００５８】さらに、上記の実施形態においては、真性
ベース層はＳｉＧｅ層により形成したが、シリコンまた
はシリコンゲルマニウムカーボン等の半導体層でも良
い。

【００５９】また、第１の実施形態においては、第３の
ＳｉＯ₂膜の酸化方法は高圧酸化炉による低温酸化で形
成したが、陽極酸化法またはプラズマ酸化法等による低
温酸化、あるいはランプ加熱装置による短時間の熱酸化
であっても良い。

【００６０】また、第２の実施形態においては、第３の
ＳｉＯ₂膜の堆積方法はＰＶＤ法により形成したが、Ｒ
Ｆスパッタ法またはイオンビームスパッタ法または電子
衝撃加熱蒸着法等の指向性の堆積方法であれば良い。

【００６１】また、第２の実施形態においては、真性ベ
ース層上の絶縁膜はＳｉ₃Ｎ₄膜と第３のＳｉＯ₂膜から
なる２層膜で構成したが、第３のＳｉＯ₂膜だけの単層
膜であっても良い。この場合、Ｓｉ₃Ｎ₄膜の堆積工程お
よびエッチング工程が省略できるので、さらに工程数が
削減できる。また、エミッタ開口部を形成するウェット
エッチングが簡素化されるので、ウェットエッチングの
サイドエッチング量のバラツキが低減される。したがっ
て、エミッタ層と外部ベース電極との距離およびベース
抵抗のバラツキも低減される。

【００６２】

【発明の効果】本発明による半導体装置およびその製造
方法は、エミッタ層と外部ベース電極の間隔が縮小され
るので、ベース抵抗が低減でき、バイポーラトランジス
タの高速化を実現できる。また、外部ベース電極とエミ
ッタ層がセルフアラインで形成されるので、半導体装置
の製造工程においてマスク枚数と工程数が削減でき、バ
イポーラトランジスタを備えた半導体装置のローコスト
化を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体装置を
示す断面図

【図２】本発明の第１の実施形態における半導体装置の
製造工程を示す断面図

【図３】本発明の第１の実施形態における半導体装置の
製造工程を示す断面図

【図４】本発明の第１の実施形態における半導体装置の
製造工程を示す断面図

【図５】本発明の第１の実施形態における半導体装置の
製造工程を示す断面図

【図６】本発明の第２の実施形態における半導体装置を
示す断面図

【図７】本発明の第２の実施形態における半導体装置の
製造工程を示す断面図

【図８】本発明の第２の実施形態における半導体装置の
製造工程を示す断面図

【図９】本発明の第２の実施形態における半導体装置の
製造工程を示す断面図

【図１０】本発明の第２の実施形態における半導体装置
の製造工程を示す断面図

【図１１】従来例の半導体装置を示す断面図

【図１２】従来例の半導体装置の製造工程を示す断面図

【図１３】従来例の半導体装置の製造工程を示す断面図

【図１４】従来例の半導体装置の製造工程を示す断面図

【図１５】従来例の半導体装置の製造工程を示す断面図

【符号の説明】

１００，２００ Ｐ型半導体基板 １０１，２０１ Ｎ型埋め込み層 １０２，２０２ Ｎ型エピタキシャル層 １０３，２０３ シャロートレンチ １０４，２０４ 多結晶シリコン膜 １０５，２０５ シリコン酸化膜 １０６，２０６ ディープトレンチ １０７，２０７ 分離用Ｐ型拡散層 １０８，２０８ コレクタ層 １０９，２０９ コレクタウォール層 １１０，２１０ 第１のシリコン酸化膜 １１１，２１１ コレクタ開口部 １１２，２１２ 真性ベース層 １１３，２１３ シリコン窒化膜 １１４，２１４ 第２のシリコン酸化膜 １１５，２１５ 外部ベース形成領域（ベース接続用開
口部） １１６，２１６ 外部ベース電極 １１７，２１７ 第３のシリコン酸化膜 １１８，２１８ サイドウォール １１９，２１９ エミッタ開口部 １２０，２２０ エミッタ引き出し電極 １２１，２２１ エミッタ層 １２２，２２２ 層間絶縁膜 １２３，２２３ コンタクト窓 １２４，２２４ 金属プラグ １２５，２２５ 金属配線層 ３００ Ｐ型半導体基板 ３０１ Ｎ型埋め込み層 ３０２ Ｎ型エピタキシャル層 ３０３ シャロートレンチ ３０４ 多結晶シリコン膜 ３０５ シリコン酸化膜 ３０６ ディープトレンチ ３０７ 分離用Ｐ型拡散層 ３０８ コレクタ層 ３０９ コレクタウォール層 ３１０ 第１のシリコン酸化膜 ３１１ コレクタ開口部 ３１２ 真性ベース層 ３１３ 第２のシリコン酸化膜 ３１４ ベース接続用開口部 ３１５ 第１のＰ型多結晶シリコン膜 ３１６ 第３のシリコン酸化膜 ３１７ 開口窓 ３１８ 第４のシリコン酸化膜 ３１９ 第１のＮ型多結晶シリコン膜 ３２０ サイドウォール ３２１ エミッタ開口部 ３２２ 第２のＮ型多結晶シリコン膜 ３２３ エミッタ引き出し電極 ３２４ 外部ベース電極 ３２５ エミッタ層 ３２６ 層間絶縁膜 ３２７ コンタクト窓 ３２８ 金属プラグ ３２９ 金属配線層 ａ，ｅ エミッタ開口部と外部ベース電極の距離 ｂ，ｆ 第３のシリコン酸化膜の厚さ ｃ，ｇ サイドウォールの厚さ ｄ，ｈ ウェットエッチ時のサイドエッチ量 ｔ１ 平坦部に堆積された第３のシリコン酸化膜の膜厚 ｔ２ 凹部内に堆積された第３のシリコン酸化膜の膜厚 ｉ エミッタ開口部と外部ベース電極の距離 ｊ 開口窓とエッチストッパーの合わせマージン ｋ 第４のシリコン酸化膜の厚さ ｌ サイドウォールの厚さ ｍ ウェットエッチ時のサイドエッチ量 ｗ１ エッチストッパーの幅 ｗ２ エミッタ開口窓の幅

フロントページの続き Ｆターム(参考） 5F003 BB05 BB06 BB07 BB08 BC08 BE07 BF06 BG06 BM01 BP33 BS05

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板の活性領域に設けたバイポー
   ラトランジスタを備えた半導体装置であって、 前記活性領域に設けた第１導電型のコレクタ層と、 前記コレクタ層上に設けた単結晶半導体層からなる第２
   導電型のベース層と、 前記ベース層の周辺部を含む所定領域上に設けた第２導
   電型の第１の多結晶半導体膜からなるベース電極と、 前記ベース電極に囲まれた凹部の底面に設けた酸化防止
   膜と、 前記ベース電極を覆う絶縁膜と、 前記酸化防止膜に設けたエミッタ窓と、 前記エミッタ窓から前記ベース層に設けたエミッタ層
   と、 を備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記半導体基板に設けられ前記活性領域を囲む素子分離
   領域と、 前記凹部の側壁に設けた堆積被膜からなるサイドウォー
   ルと、 前記エミッタ窓を含む所定領域上に設けた第１導電型の
   第２の多結晶半導体膜からなるエミッタ電極と、をさら
   に備え、 前記エミッタ窓は前記サイドウォールをマスクにして前
   記酸化防止膜に設けることを特徴とする半導体装置。
3. 【請求項３】 請求項１または２に記載の半導体装置に
   おいて、 前記単結晶半導体層はシリコンとゲルマニウム、あるい
   はシリコンとゲルマニウムとカーボンからなる混晶半導
   体層であり、 前記半導体基板はシリコン基板であり、 前記第１および第２の多結晶半導体膜はそれぞれ多結晶
   シリコン膜であり、 前記酸化防止膜は窒化シリコン膜であり、 前記絶縁膜は酸化シリコン膜であり、 前記堆積被膜は多結晶シリコン膜であることを特徴とす
   る半導体装置。
4. 【請求項４】 半導体基板の活性領域に設けたバイポー
   ラトランジスタを備えた半導体装置の製造方法であっ
   て、 前記活性領域に第１導電型のコレクタ層を形成する工程
   （ａ）と、 前記コレクタ層上に前記単結晶半導体層からなる第２導
   電型のベース層を形成する工程（ｃ）と、 前記半導体基板を覆うように酸化防止膜を形成する工程
   （ｄ）と、 前記酸化防止膜上に第１の絶縁膜を形成する工程（ｅ）
   と、 前記ベース層の周辺部を含む所定領域上の前記第１の絶
   縁膜を選択的にエッチングして外部ベース形成領域を形
   成する工程（ｆ）と、 前記外部ベース形成領域内の前記酸化防止膜をエッチン
   グして前記ベース層の周辺部を露出する工程（ｇ）と、 前記半導体基板上に第２導電型の第１の多結晶半導体膜
   を形成する工程（ｈ）と、 前記第１の絶縁膜上にある前記第１の多結晶半導体膜を
   選択的に除去して、前記第１の多結晶半導体膜を前記外
   部ベース形成領域内に埋め込むようにベース電極を形成
   する工程（ｉ）と、 前記第１の絶縁膜をエッチングして、前記ベース電極に
   囲まれた凹部を形成する工程（ｊ）と、 前記酸化防止膜をマスクに前記ベース電極の表面を酸化
   して第２の絶縁膜を形成する工程（ｋ）と、 前記酸化防止膜を選択的にエッチングして、前記ベース
   電極の凹部にエミッタ窓を形成する工程（ｎ）と、 前記エミッタ窓を通して前記ベース層に第１導電型のエ
   ミッタ層を形成する工程（ｑ）と、 を備えたことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４に記載の半導体装置の製造方法
   において、 前記工程（ｃ）の前に、前記半導体基板に前記活性領域
   を囲む素子分離領域を形成する工程（ｂ）と、 前記工程（ｋ）と前記工程（ｎ）の間に、前記半導体基
   板上に堆積被膜を形成する工程（ｌ）と、前記堆積被膜
   を異方性エッチングして、前記ベース電極の側壁に前記
   堆積被膜からなるサイドウォールを形成する工程（ｍ）
   と、 前記工程（ｎ）と前記工程（ｑ）の間に、前記半導体基
   板上に第１導電型の第２の多結晶半導体膜を形成する工
   程（ｏ）と、前記第２の多結晶半導体膜を選択的にエッ
   チングして、前記ベース電極の凹部を含む所定領域上に
   前記第２の多結晶半導体膜からなるエミッタ電極を形成
   する工程（ｐ）と、をさらに備え、 前記工程（ｎ）で、前記サイドウォールをマスクに前記
   酸化防止膜を選択的にエッチングして、前記ベース電極
   の凹部にエミッタ窓を形成することを特徴とする半導体
   装置の製造方法。
6. 【請求項６】 請求項４または５に記載の半導体装置の
   製造方法において、 前記工程（ｋ）で、高圧酸化炉による低温酸化、あるい
   は陽極酸化法またはプラズマ酸化法による低温酸化、あ
   るいはランプ加熱装置による短時間の熱酸化を行って前
   記第２の絶縁膜を形成することを特徴とする半導体装置
   の製造方法。
7. 【請求項７】 半導体基板の活性領域に設けたバイポー
   ラトランジスタを備えた半導体装置の製造方法であっ
   て、 前記活性領域に第１導電型のコレクタ層を形成する工程
   （ａ）と、 前記コレクタ層上に前記単結晶半導体層からなる第２導
   電型のベース層を形成する工程（ｃ）と、 前記半導体基板を覆うように酸化防止膜を形成する工程
   （ｄ）と、 前記酸化防止膜上に第１の絶縁膜を形成する工程（ｅ）
   と、 前記ベース層の周辺部を含む所定領域上の前記第１の絶
   縁膜を選択的にエッチングして外部ベース形成領域を形
   成する工程（ｆ）と、 前記外部ベース形成領域内の前記酸化防止膜をエッチン
   グして前記ベース層の周辺部を露出する工程（ｇ）と、 前記半導体基板上に第２導電型の第１の多結晶半導体膜
   を形成する工程（ｈ）と、 前記第１の絶縁膜上にある前記第１の多結晶半導体膜を
   選択的に除去して、前記第１の多結晶半導体膜を前記外
   部ベース形成領域内に埋め込むようにベース電極を形成
   する工程（ｉ）と、 前記第１の絶縁膜をエッチングして、前記ベース電極に
   囲まれた凹部を形成する工程（ｊ）と、 物理的気相成長法により前記ベース電極の表面を覆うよ
   うに第２の絶縁膜を形成する工程（ｋ）と、 少なくとも前記凹部内の前記第２の絶縁膜と前記酸化防
   止膜とを選択的に順次エッチングして、前記ベース電極
   の凹部にエミッタ窓を形成する工程（ｎ）と、 前記エミッタ窓を通して前記ベース層に第１導電型のエ
   ミッタ層を形成する工程（ｑ）と、 を備えたことを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項７に記載の半導体装置の製造方法
   において、 前記工程（ｃ）の前に、前記半導体基板に前記活性領域
   を囲む素子分離領域を形成する工程（ｂ）と、 前記工程（ｋ）と前記工程（ｎ）の間に、前記半導体基
   板上に堆積被膜を形成する工程（ｌ）と、前記堆積被膜
   を異方性エッチングして、前記ベース電極の側壁に前記
   堆積被膜からなるサイドウォールを形成する工程（ｍ）
   と、 前記工程（ｎ）と前記工程（ｑ）の間に、前記半導体基
   板上に第１導電型の第２の多結晶半導体膜を形成する工
   程（ｏ）と、前記第２の多結晶半導体膜を選択的にエッ
   チングして、前記ベース電極の凹部を含む所定領域上に
   前記第２の多結晶半導体膜からなるエミッタ電極を形成
   する工程（ｐ）と、をさらに備え、 前記工程（ｎ）で、前記サイドウォールをマスクに少な
   くとも前記凹部内の前記第２の絶縁膜と前記酸化防止膜
   とを選択的に順次エッチングして、前記エミッタ窓を形
   成することを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項７または８に記載の半導体装置の
   製造方法において、 前記工程（ｋ）で、ＲＦスパッタ法またはイオンビーム
   スパッタ法または電子衝撃加熱蒸着法による指向性の堆
   積を行って前記第２の絶縁膜を形成し、 前記第２の絶縁膜のうち少なくとも前記凹部内に堆積さ
   れた膜厚が、前記ベース電極上の平坦部に堆積された膜
   厚よりも薄いことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項４〜９の何れか１つに記載の半
    導体装置の製造方法において、 前記工程（ｃ）で、選択エピ成長により前記単結晶半導
    体層を形成することを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 請求項４〜１０の何れか１つに記載の
    半導体装置の製造方法において、 前記単結晶半導体層はシリコンとゲルマニウム、あるい
    はシリコンとゲルマニウムとカーボンからなる混晶半導
    体層であり、 前記半導体基板はシリコン基板であり、 前記第１および第２の多結晶半導体膜はそれぞれ多結晶
    シリコン膜であり、 前記酸化防止膜は窒化シリコン膜であり、 前記絶縁膜は酸化シリコン膜であり、 前記堆積被膜は多結晶シリコン膜であることを特徴とす
    る半導体装置の製造方法。
12. 【請求項１２】 請求項４〜１１の何れか１つに記載の
    半導体装置の製造方法において、 前記工程（ｉ）で、エッチバック法または化学的機械研
    磨法により前記第１の多結晶半導体膜を前記外部ベース
    形成領域内に埋め込むことを特徴とする半導体装置の製
    造方法。