JPH11238879A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JPH11238879A
JPH11238879A JP10038683A JP3868398A JPH11238879A JP H11238879 A JPH11238879 A JP H11238879A JP 10038683 A JP10038683 A JP 10038683A JP 3868398 A JP3868398 A JP 3868398A JP H11238879 A JPH11238879 A JP H11238879A
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film
insulating film
gate electrode
forming
polysilicon film
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Toshiyuki Matsushima
俊幸 松島
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Sharp Corp
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Abstract

(57)【要約】 【解決手段】 素子分離領域を有する半導体基板表面に
第１絶縁膜を介してポリＳｉ膜を堆積し；該ポリＳｉ膜
上に所望形状の第２絶縁膜を形成し；該第２絶縁膜をマ
スクとして使用して前記ポリＳｉ膜を凸部を有するポリ
Ｓｉ膜にパターニングし；該ポリＳｉ膜の凸部及び前記
第２絶縁膜の側壁にスペーサを形成し；前記第２絶縁膜
及びスペーサをマスクとして使用して前記ポリＳｉ膜を
凸型ポリＳｉ膜にパターニングし；さらに等方性エッチ
ングしてゲート電極を形成するとともに、前記スペーサ
と半導体基板との間に中空を形成し；前記第２絶縁膜を
除去し、前記半導体基板の上方及び斜上からＳ／Ｄ領
域、ＬＤＤ領域及びハロー領域形成のための不純物注入
を行い；前記ゲート電極をマスクとして前記第１絶縁膜
を除去し；得られた基板上にシリサイド形成用金属膜を
堆積し、ゲート電極及びＳ／Ｄ領域にシリサイド層を形
成する半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、より詳細には、クォーター
ミクロン以下と称されるような微細パターンを有するデ
ュアルゲート構造ＣＭＯＳＦＥＴからなる半導体装置の
製造方法及び該半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、同一半導体基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴ
を形成したＣＭＯＳ半導体装置では、ＣＰＯＣｌ3を熱
拡散して不純物をドーピングしたＮ+−ポリシリコン膜
に低抵抗金属シリサイド膜を積層して形成されたゲート
電極（ポリサイドとも呼ばれ、例えばＷＳｉ）が用いら
れている。
【０００３】このようなＣＭＯＳ半導体装置では、ＮＭ
ＯＳＦＥＴを表面チャネル型、ＰＭＯＳＦＥＴを埋め込
みチャネル型にして使用しているのが一般的である。し
かし、クォーターミクロン以下のプロセスになると、特
に埋め込みチャネル型トランジスタでは短チャネル効果
の抑制が困難となるため、ＰＭＯＳＦＥＴも表面チャネ
ル型トランジスタにすることが行われている。
【０００４】この場合、ＰＭＯＳＦＥＴに対して従来の
閾値電圧で使用するためには、従来のＮ+−ポリシリコ
ンゲート電極でなく、Ｐ+−ポリシリコンゲート電極が
必要となる。このＮ+−ポリシリコンゲート電極を有す
るＮＭＯＳＦＥＴとＰ+−ポリシリコンゲート電極を有
するＰＭＯＳＦＥＴを同一半導体基板上に製造したもの
をデュアルゲート構造ＣＭＯＳＦＥＴとよんでいる。
【０００５】このデュアルゲート構造ＣＭＯＳＦＥＴを
製造するためには、Ｎ+−ポリシリコンゲート電極とＰ+
−ポリシリコンゲート電極を作り分ける必要があり、例
えば、ゲート酸化膜形成後に堆積されたポリシリコン膜
に、２枚のマスクを使用したＮ+−ゲート注入およびＰ+
−ゲート注入を行う等、従来に比べてＣＭＯＳ半導体装
置の製造工程数が増加する。
【０００６】ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを両方
共に表面チャネルで形成したデュアルゲート構造ＣＭＯ
ＳＦＥＴの製造方法はよく知られており、例えば、特開
平６−３１０６６６号公報に提案されている。これによ
れば、まず、ゲート酸化膜上にポリシリコン膜を形成
し、マスクを使用して、ＮＭＯＳ用ゲート電極形成領域
（Ｎチャネル領域）に対してはリンのイオン注入を行
い、別のマスクを使用して、ＰＭＯＳ用ゲート電極形成
領域（Ｐチャネル領域）に対してはボロンのイオン注入
を行う。上記２種のマスクは、有機レジストマスクを用
い、マスク形成は、レジスト全面塗布工程、ベーク処
理、マスク露光工程、現像処理工程により各々行う。
【０００７】その後、各々の不純物が注入されたポリシ
リコン膜をゲート電極形状にパターニングし、基板にイ
オン注入をしてソース／ドレイン領域を形成する（特開
平６−３１０６６６）。特に、ＮＭＯＳ形成領域に対す
る浅いソース／ドレイン接合を形成するための不純物の
イオン種はリンに比べて拡散係数が小さいヒ素（Ａｓ）
が有効に用いられている。
【０００８】また、ポリシリコンゲート電極への不純物
のドーピング方法に関しては、上記のイオン注入の他に
種々の方法が提案されている。例えば、特開平６−２７
５７８８号公報には、Ｎ型ポリシリコン膜の堆積とＰ型
不純物のイオン注入を組み合わせた方法、特開平７−１
５３８４７には、Ｐ型ポリシリコン膜の堆積とＮ型不純
物のイオン注入を組み合わせた方法などが記載されてい
る。
【０００９】さらに、Ｐチャネル領域に対するポリシリ
コンゲート電極への不純物のドーピング方法に関して
は、例えば、特開平５−１１０００４号公報に、ボロン
を含有する有機系塗布型拡散剤からの熱拡散を用いるプ
ロセスが記載されている。しかし、上述のデュアルゲー
ト構造ＣＭＯＳＦＥＴの製造方法は微細化に対しては有
効であるが、デュアルゲートとソース／ドレイン領域と
の形成を別のプロセスで行う必要があるため、その工程
数が増加するという課題があった。
【００１０】また、有機系塗布型拡散剤からの熱拡散に
よるポリシリコンゲート電極へのボロンのドーピング
は、面内の濃度均一性の点で問題があり、安定な半導体
製造プロセスを提供することが困難である。そこで、ゲ
ート電極のパターニング後に、ポリシリコンゲート電極
とソース／ドレイン領域への不純物導入を同じプロセス
で行う方法が提案されている。
【００１１】しかし、この場合、後の活性化熱処理によ
るＣＭＯＳＦＥＴ形成の整合性が困難であるという問題
がある。すなわち、Ｎ+−ポリシリコンゲート電極形成
に必要なリン（Ｐ）やヒ素（Ａｓ）のイオン注入により
Ｎチャネル領域と、Ｐ+−ポリシリコンゲート電極形成
に必要なボロン（Ｂ）やＢＦ2のイオン注入によりＰチ
ャネル領域とを形成しようとしても、ゲート電極自体の
空乏化の問題や、ＬＤＤ注入、ハロー注入等がＮＭＯＳ
とＰＭＯＳとの双方の条件を同時に満たすように適正化
することは困難であった。
【００１２】Ｐ+−ポリシリコンゲート電極形成に必要
なボロン（Ｂ）やＢＦ2のイオン注入において、ＢＦ2は
ボロンに比べ分子量が大きいため、シリコンへの注入深
さを小さくでき、浅いソース／ドレイン接合の形成に有
効だが、厚いゲート電極に注入するとゲート電極内部に
入りきらずゲート電極内部に所望のボロン濃度を確保で
きない。また、薄いゲート電極に注入するとゲート電極
内部に入りきるが逆にフッ素を触媒としてゲート絶縁膜
を介したボロン滲み出し現象（ペネトレイション）が生
じ、ゲート電極内部の不純物濃度の制御が難しい。
【００１３】また、Ｎ+−ポリシリコンゲート電極形成
に必要なリン（Ｐ）やヒ素（Ａｓ）のイオン注入におい
て、リンは拡散係数が大きいため、ゲート内部の濃度を
均一に確保するのに有利だが、浅いソース／ドレイン接
合を形成できなくなる。そこでヒ素による同時注入が考
えられるが、これにより浅いソース／ドレイン接合を形
成できたとしても、ゲート電極内部の濃度を均一に確保
するための拡散が不十分となる。これらの問題は上記の
Ｐチャネル領域形成の熱処理と関連しており、ボロンや
ＢＦ2の拡散係数がヒ素に比べてかなり大きいため、Ｐ
チャネル領域のソース／ドレイン接合形成用の熱処理だ
けではＮチャネル領域のゲート電極内部の不純物濃度を
均一に確保できない。
【００１４】そこで、図１７（ａ）〜図１９（ｉ）に示
すように、ポリシリコンゲート電極の膜厚を薄くしてデ
ュアルゲートとソース／ドレイン領域への不純物導入を
同一プロセスで実現することにより、デュアルゲート構
造ＣＭＯＳＦＥＴの製造工程を簡略化し、かつＣＭＯＳ
半導体装置の微細化を図る方法がある。まず、図１７
（ａ）に示したように、素子分離領域を有する半導体基
板７１上にゲート絶縁膜７２を介して比較的薄い膜厚
（１５００Å以下）を有するポリシリコン膜７３ａを形
成する。
【００１５】次いで、図１７（ｂ）に示したように、所
望の形状を有するレジストマスク７４を用いてゲート電
極７３にパターニングし、次いで、図１７（ｃ）に示し
たように、ゲート電極７３側壁に絶縁性のサイドウオー
ルスペーサ７５を形成する。続いて、図１８（ｄ）に示
したように、ＰＭＯＳ側をレジストマスク（図示せず）
でカバーし、拡散係数がリンよりも小さいヒ素（Ａｓ）
のみを用いて、注入エネルギーを５０ｋｅＶ以下、ドー
ズを３×１０15ｃｍ-2程度でイオン注入し、Ｎ+−ポリ
シリコンゲート電極及びＮ型ソース／ドレイン領域のＮ
型導電性不純物（ヒ素のみ）を高濃度で確保した（７７
ａ、７７ｂ）。
【００１６】なお、ＰＭＯＳを形成する場合には、ＮＭ
ＯＳ側をレジストマスクで保護し、さらにＰＭＯＳ用ポ
リシコンゲート電極用の不純物のイオン注入においてＢ
Ｆ2でなくボロンを用い、注入エネルギーを１０ＫｅＶ
以下に下げ、ドーズを２×１０15ｃｍ-2程度のイオン注
入によりＰ+−ポリシリコンゲート電極及びＰ型ソース
／ドレイン領域のＰ型導電性不純物（ボロンのみ）も高
濃度で確保した。
【００１７】次いで、図１８（ｅ）に示したように、斜
め注入にてサイドウォールスペーサ７５越しにＬＤＤ注
入７７ｃとハロー注入７８とを行う。その後、図１８
（ｆ）に示したように、８５０℃以下の炉アニール及び
１０００℃以上の高速熱処理（ＲＴＡ）により接合深さ
を０．１５μｍ以下で、Ｎ+−ポリシリコンゲート電極
７３、Ｎ型ソース／ドレイン領域７９ｂ、Ｐ+−ポリシ
リコンゲート電極、Ｐ型ソース／ドレイン領域、ＬＤＤ
領域７９ａ及びハロー領域８０を形成する。
【００１８】ここで、高速熱処理により、不純物の活性
化を完全に行い、よって、ＮＭＯＳ用ポリシリコンゲー
トの空乏化を防ぎ、かつデュアルゲートＣＭＯＳＦＥＴ
のＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ各々の短チャネル
効果を抑制するのに有効なソース／ドレイン接合領域を
浅く形成することができる。次に、素子の微細化に伴い
拡散層の低抵抗化を図るために、図１９（ｇ）に示した
ように、ポリシリコンゲート電極７３及びソース／ドレ
イン領域７９上に高融点金属膜８２を堆積し、図１９
（ｈ）に示したように、サリサイド化を行い、ゲート電
極７３及びソース／ドレイン領域７９上にシリサイド層
８３ａ、８３ｂを形成する。
【００１９】その後、図１９（ｉ）に示したように、シ
リコン基板７１上全面に、平坦化した絶縁膜８４、バリ
アメタル８６と埋め込み用金属８７とからなるＷプラグ
８５、所望の形状にパターニングされた金属配線８８を
形成し、半導体装置の製造を完了する。なお、上記プロ
セスにおいて、ゲート絶縁膜に窒素を含有させた場合に
は、ＰＭＯＳゲート電極からゲート絶縁膜を介した基板
表面へのボロンの滲み出し現象（ペネトレーション）を
抑制することができ、閾値電圧制御への悪影響を防止す
ることができる。
【００２０】しかし、上記のプロセスでは、図１８
（ｅ）において、ゲート端の電解緩和のためのＬＤＤ注
入と短チャネル効果抑制のためのハロー注入とがほぼ同
時に行われるが、ハロー注入は、ソース／ドレイン領域
よりもゲート電極７３側で、かつソース／ドレイン領域
よりも深い位置に行わなければならないため、そのよう
な注入エネルギーに調節すると、必然的にゲート電極７
３直下のチャネル領域にもハロー注入されてしまう（図
１８（ｆ）の８１参照）。これにより、チャネル領域の
不純物８１の濃度が高くなり、閾値電圧に悪影響を与え
るという問題がある。
【００２１】他方、図２０（ａ）〜図２１（ｆ）に示し
たように、サイドウォールスペーサを形成せずに、Ｔ字
型マスクゲート構造を用いる方法がある（特開平７−３
０７４７７号公報）。まず、図２０（ａ）に示したよう
に、シリコン基板９１上に、ゲート絶縁膜９２を介して
予め不純物が導入されたポリシリコン膜９３ａ及びマス
ク層９４を形成した。
【００２２】次いで、図２０（ｂ）に示したように、マ
スク層９４及びポリシリコン膜９３ａを所望の形状に異
方性プラズマエッチングにてエッチングし、続いて、図
２０（ｃ）に示したように、このマスク層９４を用いて
ポリシリコン膜９３ｂのみを等方性エッチングすること
により、ゲート電極９３ｃを形成する。その後、図２１
（ｄ）に示したように、マスク層９４を用いて、ソース
／ドレイン領域のイオン注入９５ａすることにより、オ
フセット領域Ｙを形成することができる。
【００２３】続いて、図２１（ｅ）に示したように、斜
めイオン注入によりＬＤＤ注入９５ｂ、ハロー注入９６
を行い、次いで、図２１（ｆ）に示したように、アニー
ル処理にてＬＤＤ領域９８ｂを有するソース／ドレイン
領域９８及びハロー領域９７を形成する。このように、
ソース／ドレイン領域９８およびＬＤＤ領域９８ｂを形
成することにより、短チャネル効果を抑制できるととも
に、ハロー注入を低い注入エネルギーで深い位置に行う
ことができる。
【００２４】しかし、ゲート電極９３ｃ上をマスク層９
４が覆っているため、予めゲート電極９３ｃ形成前のポ
リシリコン膜９３ａに不純物をドーピングしておく必要
があり、ゲート注入のマスクを削減するには有効ではな
い。また、ゲート電極９３ｃ側壁にサイドウォールスペ
ーサが存在しないため、通常の方法でサリサイド化を行
うと、ゲート電極９３ｃとソース／ドレイン領域９６と
の上に形成されるシリサイド層がつながってしまいゲー
ト電極９３ｃとソース／ドレイン領域９６との間でショ
ートするという問題が生じる。結局、サリサイド工程を
行うためには、イオン注入の後、マスク層９４を除去
し、ゲート電極９３ｃ側壁にサイドウォールスペーサを
形成してからサリサイド工程を行わなければならず、さ
らに工程が増加するという問題がある。
【００２５】本発明は上記課題に鑑みなされたものであ
り、ハロー注入における不純物の突き抜けの問題を改善
し、かつ、ゲート電極への注入とソース／ドレイン領域
形成のための注入とを同時に行ってもデバイス特性を保
持し、かつ注入マスクの製造工程を削減することがで
き、サリサイド化工程においても追加工程を必要としな
いデュアルゲートＣＭＯＳ半導体装置（ＣＭＯＳＦＥ
Ｔ）の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明によれば、(i) 素
子分離領域を有する半導体基板表面に第１絶縁膜を介し
てポリシリコン膜を堆積し、(ii)該ポリシリコン膜上に
所望の形状を有する第２絶縁膜を形成し、(iii) 該第２
絶縁膜をマスクとして用いて、前記ポリシリコン膜を途
中までエッチングして凸部を有するポリシリコン膜にパ
ターニングし、(iv)得られたポリシリコン膜の凸部及び
前記第２絶縁膜の側壁にサイドウォールスペーサを形成
し、(v) 前記第２絶縁膜及びサイドウォールスペーサを
マスクとして前記ポリシリコン膜を異方性エッチングし
て凸型ポリシリコン膜にパターニングし、(vi)得られた
凸型ポリシリコン膜を等方性エッチングして前記サイド
ウォールスペーサと半導体基板との間に中空を形成する
とともに、ゲート電極を形成し、(vii) 前記第２絶縁膜
を除去し、前記半導体基板の上方及び斜上からソース／
ドレイン領域、ＬＤＤ領域及びハロー領域形成のための
不純物注入を行い、(viii)前記ゲート電極をマスクとし
て使用して前記第１絶縁膜を除去し、(ix)得られた半導
体基板上にシリサイド形成用高融点金属膜を堆積し、ゲ
ート電極及びソース／ドレイン領域にシリサイド層を形
成する半導体装置の製造方法が提供される。
【００２７】また、本発明によれば、(i) 素子分離領域
を有する半導体基板表面に第１絶縁膜を介してポリシリ
コン膜を堆積し、(ii-a)該ポリシリコン膜上に所望の形
状を有する第３絶縁膜及び第２絶縁膜を形成し、(iii-
a) 該第３絶縁膜及び第２絶縁膜をマスクとして用い
て、前記ポリシリコン膜を途中までエッチングして凸部
を有するポリシリコン膜にパターニングし、(iv-a)得ら
れたポリシリコン膜の凸部、第３絶縁膜及び前記第２絶
縁膜の側壁にサイドウォールスペーサを形成し、(v) 前
記第２絶縁膜及びサイドウォールスペーサをマスクとし
て前記ポリシリコン膜を異方性エッチングして凸型ポリ
シリコン膜にパターニングし、(vi)得られた凸型ポリシ
リコン膜を等方性エッチングして前記サイドウォールス
ペーサと半導体基板との間に中空を形成するとともに、
ゲート電極を形成し、(vii) 前記第２絶縁膜を除去し、
前記半導体基板の上方及び斜上からソース／ドレイン領
域、ＬＤＤ領域及びハロー領域形成のための不純物注入
を行い、(viii-ａ) 前記ゲート電極をマスクとして使用
して前記第１絶縁膜を除去するとともに、第３絶縁膜を
除去し、(ix)得られた半導体基板上にシリサイド形成用
高融点金属膜を堆積し、ゲート電極及びソース／ドレイ
ン領域にシリサイド層を形成する半導体装置の製造方法
が提供される。
【００２８】さらに、本発明によれば、(i) 素子分離領
域を有する半導体基板表面に第１絶縁膜を介してポリシ
リコン膜を堆積し、(ii-b)該ポリシリコン膜上に所望の
形状を有するレジストマスクを形成し、(iii-b) 該レジ
ストマスクを用いて、前記ポリシリコン膜を途中までエ
ッチングして凸部を有するポリシリコン膜にパターニン
グし、(iv-b)得られたポリシリコン膜の凸部の側壁にサ
イドウォールスペーサを形成し、(v-vi-b)該サイドウォ
ールスペーサをマスクとして用いて、前記ポリシリコン
膜を等方性エッチングして前記サイドウォールスペーサ
と半導体基板との間に中空を形成するとともに、ゲート
電極を形成し、(vii-b) 得られた半導体基板の上方及び
斜上からソース／ドレイン領域、ＬＤＤ領域及びハロー
領域形成のための不純物注入を行い、(viii)前記ゲート
電極をマスクとして使用して前記第１絶縁膜を除去し、
(ix)得られた半導体基板上にシリサイド形成用高融点金
属膜を堆積し、ゲート電極及びソース／ドレイン領域に
シリサイド層を形成する半導体装置の製造方法が提供さ
れる。
【００２９】また、本発明によれば、半導体基板上に形
成された半導体装置のゲート電極が、その側壁にサイド
ウォールスペーサを有しており、該サイドウォールスペ
ーサが、ゲート電極側面の上方を被覆し、半導体基板と
の間に中空を形成する半導体装置が提供される。
【００３０】
【発明の実施の形態】本発明における半導体装置は、Ｐ
ＭＯＳＦＥＴ、ＮＭＯＳＦＥＴ、ＣＭＯＦＥＴからなる
半導体装置、特にデュアルゲート構造ＣＭＯＳＦＥＴか
らなる半導体装置であることが好ましい。
【００３１】本発明の工程(i) における半導体基板は、
予めロコス酸化膜やトレンチ酸化膜等により素子分離領
域が形成されているものが好ましい。また、この半導体
基板は、ＣＭＯＳＦＥＴを形成するために、少なくとも
１つのＰ型又はＮ型の不純物拡散層（Ｐウェル又はＮウ
ェル）が形成されていることが好ましい。この場合のＰ
ウェル及びＮウェルは、通常ＣＭＯＳＦＥＴ形成用基板
に形成されるような不純物濃度、サイズ等を有している
ものであれば、特に限定されない。
【００３２】半導体基板としては、通常ＣＭＯＳＦＥＴ
等の半導体装置を形成するための基板であれば特に限定
されるものではなく、例えばシリコン、ゲルマニウム等
の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導
体基板を使用することができる。なかでも、シリコン基
板が好ましい。上記半導体基板上に第１絶縁膜を形成す
る。この絶縁膜としては、例えばゲート絶縁膜として機
能しうる膜であることが好ましい。例えば、ＳｉＯ2 、
ＳｉＮ又はこれらの積層膜で形成することができる。こ
の絶縁膜の膜厚は、例えば、１０〜１００Å程度、さら
に５０〜６０Å程度が好ましい。この絶縁膜は、例えば
熱酸化、シランガスと水素又は窒素ガス等とを用いたＣ
ＶＤ法により形成することができる。
【００３３】上記第１絶縁膜上にポリシリコン膜を形成
する。このポリシリコン膜は、後の工程でゲート電極と
して加工されるものである。このポリシリコン膜の膜厚
は、半導体装置のサイズ、機能等により適宜調節するこ
とができるが、例えば１０００〜３０００Å程度が好ま
しい。このポリシリコン膜は、公知の方法、例えば、シ
ランガスと水素ガス等とを用いたＣＶＤ法により形成す
ることができる。
【００３４】工程(ii)において、上記ポリシリコン膜上
に所望の形状を有する第２絶縁膜を形成する。第２絶縁
膜としては、第１絶縁膜及びポリシリコン膜等に対し
て、エッチングにおける選択比が大きくできるような材
料を選択することが好ましい。例えば、第１ゲート絶縁
膜がＳｉＯ2 膜である場合には、第２絶縁膜はＳｉＮ膜
又はＳｉＮ／ＳｉＯ2 膜等が好ましい。この絶縁膜の膜
厚は、後の工程で例えばマスク機能等を適当に果たすこ
とができる膜厚であれば特に限定されるものではなく、
例えば、５００〜１３００Å程度が挙げられる。
【００３５】上記第２絶縁膜をポリシリコン膜上に所望
の形状で形成する方法としては、まず、公知の方法、例
えばＣＶＤ法により、ポリシリコン膜上全面に第２絶縁
膜を成膜し、その後にフォトリソグラフィ及びエッチン
グ工程により適当な形状を有するレジストマスク形成
し、このレジストマスクを使用して、所望の形状にパタ
ーニングする方法が挙げられる。
【００３６】工程(iii) において、上記で得られた第２
絶縁膜をマスクとして用いて、ポリシリコン膜をエッチ
ングする。この際のポリシリコン膜のエッチングは、第
２絶縁膜のみをマスクとして使用することができる。ポ
リシリコン膜をエッチングする方法としては、例えばＲ
ＩＥ法等の異方性エッチング法、ウェットエッチング法
等の等方性エッチング法等、種々の方法を利用すること
ができる。なかでも、ＲＩＥ法による異方性エッチング
法が好ましい。このエッチングにより、ポリシリコン膜
の途中まで、例えば、ポリシリコン膜の膜厚の２０〜７
０％程度、より好ましくは５０％前後まで、エッチング
する。これにより、ポリシリコン膜に２００〜２１００
Å程度の段差を有する凸部が形成されることとなる。
【００３７】工程(iv)においては、得られたポリシリコ
ン膜の凸部及び第２絶縁膜の側壁にサイドウォールスペ
ーサを形成する。サイドウォールスペーサを形成する方
法としては、例えば、半導体基板上全面に、ＳｉＯ2 、
ＳｉＮ又はこれらの積層膜等による絶縁膜を形成し、絶
縁膜上全面に対して異方性エッチングを行い、第２絶縁
膜及び半導体基板上の絶縁膜を除去する方法が挙げられ
る。これにより、ポリシリコン膜の凸部及び第２絶縁膜
の側壁にのみ絶縁膜が残ることとなり、サイドウォール
スペーサを形成することができる。
【００３８】サイドウォールスペーサの大きさ（肩幅）
は、半導体基板上全面に積層する絶縁膜の膜厚によって
決定することができる。この際の絶縁膜の膜厚は８００
〜１３００Å程度が好ましい。この膜厚を有する絶縁膜
により、肩幅６００〜９００Å程度のサイドウォールス
ペーサを形成することができる。工程(v) において、第
２絶縁膜及びサイドウォールスペーサをマスクとしてポ
リシリコン膜を異方性エッチングして凸型ポリシリコン
膜にパターニングする。つまり、この工程により、第２
絶縁膜及びサイドウォールスペーサをマスクとして使用
して、さらに凸部を有するポリシリコン膜をエッチング
することにより、サイドウォールスペーサの端部の外側
に配置するポリシリコン膜を除去することができ、これ
によって、凸型ポリシリコン膜を形成することができ
る。この際のエッチング方法は、上記した異方性エッチ
ング方法が好ましい。
【００３９】工程(vi)において、さらに得られたポリシ
リコン膜に対して、第２絶縁膜及びサイドウォールスペ
ーサをマスクとしてエッチングを行う。このエッチング
によりサイドウォールスペーサと半導体基板との間に中
空を形成することができる。中空の形状は、後の工程に
おける上方からのイオン注入をサイドウォールスペーサ
直下においては阻止できるが、斜上からのイオン注入を
サイドウォールスペーサ直下及びゲート電極端部直下に
おいては阻止しないような形状である限り、特に限定さ
れるものではなく、例えば、直方体、立方体、球、タマ
ゴ形、これらに凹部又は凸部を有する形状のいずれの形
態でもよい。
【００４０】この際のエッチングはサイドウォールスペ
ーサの下方のポリシリコン膜をエッチングできるような
方法、例えば等方性エッチング法が好ましい。このエッ
チングによって、ゲート電極を所望の形状、つまり、斜
上からのイオン注入をサイドウォールスペーサ直下及び
ゲート電極端部直下において低エネルギーで実現するこ
とができる形状に形成することができる。
【００４１】なお、工程(v) 及び(vi)は別々の工程で記
載しているが、工程(v) と(vi)とを連続的に行ってもよ
いし、工程(v) を優位に工程(vi)と同時に行ってもよい
し、工程(v) を優位に工程(vi)と同時に行い、徐々に工
程(vi)を優位にするように行ってもよい（工程(v-c)
）。
【００４２】工程(vii) においては、第２絶縁膜を除去
し、半導体基板の上方及び斜上からソース／ドレイン領
域、ＬＤＤ領域及びハロー領域形成のための不純物注入
を行う。
【００４３】第２絶縁膜の除去は、ゲート電極を構成す
るポリシリコン膜等と選択比の高いエッチング法により
行うことが好ましい。また、不純物注入のうち、半導体
基板の上方から、すなわち基板表面に対してほぼ垂直な
方向から行う場合には、ソース／ドレイン領域が形成さ
れるとともに、ゲート電極への不純物注入をも同時に行
うことができる。不純物注入の注入エネルギー、ドーズ
等は、通常ＣＭＯＳ半導体装置に使用される程度のもの
であってもよいが、半導体装置のサイズ、機能等により
適宜調節することができる。例えば、ＮＭＯＳを形成す
る場合には、Ａｓイオンを注入エネルギー２０〜８０ｋ
ｅＶ程度、ドーズ１×１０15〜５×１０15ｃｍ-2程度、
ＰＭＯＳを形成する場合には、ボロンイオンを注入エネ
ルギー５〜３０ｋｅＶ程度、ドーズ１×１０15〜３×１
０15ｃｍ-2程度が挙げられる。なお、ＰＭＯＳ又はＮＭ
ＯＳのための不純物注入を行う場合には、不純物注入を
行わないＮＭＯＳ又はＰＭＯＳ領域をマスクしておくこ
とが好ましい。
【００４４】半導体基板の斜上から不純物注入を行う場
合には、ＬＤＤ領域及びハロー領域をそれぞれ形成する
ことができる。この際の斜上とは、基板表面に対する法
線方向から３０〜６０度程度の傾斜角を有することをい
う。斜上からの不純物注入は、一対のＬＤＤ領域又はハ
ロー領域を形成するために、互いに対向する２方向から
行ってもよいし、半導体基板を法線方向を軸に回転させ
ながら行ってもよい。ＬＤＤ領域を形成するための不純
物注入は、ソース／ドレイン領域を形成する際に行った
のと同じ導電型を有する不純物、ハロー領域を形成する
ための不純物注入は、ソース／ドレイン領域を形成する
際に行ったのと同じ導電型を有する不純物で行う。
【００４５】ＬＤＤ領域は、ゲート電極端部直下付近で
あって、ソース／ドレイン領域よりも浅い領域に形成
し、ハロー領域は、ＬＤＤ領域のゲート電極直下側（チ
ャネル領域側）であって、ＬＤＤ領域のより深い領域に
形成するように、イオン種、注入エネルギー、ドーズを
選択することが好ましい。なお、ソース／ドレイン領
域、ＬＤＤ領域及びハロー領域形成のための不純物注入
はどのような順序で行ってもよいし、所望の領域に各領
域を形成することができる限り、不純物注入の２種又は
３種を同時に行ってもよい。
【００４６】また、上記不純物注入を行った後には、所
望の熱処理を行うことが好ましい。この際の熱処理は、
通常不純物注入後に、注入領域を活性化するために行う
熱処理と同様の工程が挙げられる。具体的には、炉アニ
ール、高速アニール、これらの組み合わせ等が挙げられ
る。熱処理温度や時間は、不純物種、ドーズ、ＣＭＯＳ
のサイズ等により適宜調節することができる。
【００４７】工程(viii)において、ゲート電極をマスク
として使用して第１絶縁膜を除去する。この際の第１絶
縁膜の除去は等方性エッチングでも異方性エッチングで
もよい。例えば、等方性エッチングの場合には、ＨＦ水
溶液を用いたウェットエッチング法が挙げられる。ただ
し、このエッチング法によれば、サイドウォールスペー
サ直下の第１絶縁膜も除去されるため、その後に、サイ
ドウォールスペーサ直下の半導体基板上に絶縁膜を形成
しておくことが好ましい。また、異方性エッチングの場
合には、ＲＩＥ法、不活性ガスを用いたスパッタ法等が
挙げられる。
【００４８】また、ソース／ドレイン領域、ＬＤＤ領域
及びハロー領域形成のための不純物注入を行った後、サ
イドウォールスペーサを除去し、さらにゲート電極の全
側壁を被覆するサイドウォールスペーサを形成し、ゲー
ト電極をマスクとして使用して第１絶縁膜を除去しても
よい。これにより、サイドウォールスペーサと半導体基
板との間の中空がなくなるが、後工程でのシリサイド層
の形成時におけるゲート電極とソース／ドレイン領域と
の橋状現象の回避に有効である。
【００４９】さらに、ソース／ドレイン領域等の不純物
注入を行った後、得られた半導体基板上全面に第４絶縁
膜を堆積して、この第４絶縁膜で中空の一部又は全部を
埋め込み、ゲート電極上の第４絶縁膜及びソース／ドレ
イン領域上の第１及び第４絶縁膜を除去してもよい。こ
こで、第４絶縁膜とは、絶縁膜であれば特に限定される
ものではなく、例えば第１絶縁膜又は第２絶縁膜と同様
の絶縁膜が挙げられる。なかでも、簡便にエッチングで
きるＳｉＯ2 膜が好ましい。
【００５０】また、ソース／ドレイン領域等の不純物注
入を行う前又は後、ゲート電極上及びゲート電極側壁に
のみ第５絶縁膜を形成し、ゲート電極上の第５絶縁膜及
びソース／ドレイン領域上の第１絶縁膜を除去してもよ
い。ここで、第５絶縁膜とは、絶縁膜であれば特に限定
されるものではなく、例えば第１絶縁膜又は第２絶縁膜
と同様の絶縁膜が挙げられる。なかでも、ＳｉＯ2 膜が
好ましい。
【００５１】工程(ix)において、得られた半導体基板上
にシリサイド形成用高融点金属膜を堆積し、ゲート電極
及びソース／ドレイン領域にシリサイド層を形成する。
ここで、シリサイド形成用高融点金属膜とは、高融点金
属膜を意味し、例えばＷ、Ｔａ、Ｔｉ等が挙げられる。
まず、高融点金属膜を形成する方法としては、真空蒸着
法、イオンビーム蒸着法、スパッタ法、プラズマＣＶＤ
法、ＣＶＤ法等種々の方法が挙げられる。なかでも、ス
パッタ法が好ましい。スパッタ法のなかでも、異方性ス
パッタ法、特に限定されるものではないが、ハニカム形
状のスリットを通してスパッタリングを行うコリメーシ
ョンスパッタ法が好ましい。異方性のスパッタ法を用い
ることにより、サイドウォールスペーサ下方においてゲ
ート電極側壁が露出している場合でも、高融点金属膜に
よりソース／ドレイン領域及びゲート電極がつながると
いう橋状現象を防止することができる。
【００５２】なお、異方性スパッタ法によらない場合に
は、高融点金属膜を形成する前に、予めゲート電極等を
含む半導体基板上全面に絶縁膜を形成し、その後に、シ
リサイド層を形成するゲート電極上及びソース／ドレイ
ン領域上の絶縁膜を除去し、次いで、高融点金属膜を形
成する方法が挙げられる。また、少なくともゲート電極
の側面の露出部のみに絶縁膜を形成してもよい。
【００５３】次に、シリサイド層を形成するために、熱
処理を行う。この際、上記高融点金属が直接接触してい
る半導体基板又はポリシリコン膜とシリサイドを形成す
るのに充分な温度、時間等を用いた高融点金属の種類に
応じて、適宜調節することが必要である。熱処理の方法
は、上記した方法と同様の方法を使用することができ
る。
【００５４】その後の工程としては、絶縁膜形成、コン
タクトホール形成、プラグ形成、配線形成工程等を適宜
行うことにより、ＣＭＯＳ半導体装置を完成することが
できる。
【００５５】また、本発明における別の態様である工程
(i) 、(ii-a)、(iii-a) 、(iv-a)、(v) 、(vi)、(vii)
、(viii-ａ) 、(ix)の一連の工程は、ポリシリコン膜
と第２絶縁膜との間に第３絶縁膜を形成する以外は、実
質的に上記工程(i) 〜(ix)の工程と同様に行うことがで
きる。
【００５６】第３絶縁膜としては、通常絶縁膜として使
用できる膜であれば特に限定されるものではなく、例え
ばＳｉＮ、ＳｉＯ2 、これらの積層膜等が挙げられる。
この第３絶縁膜の膜厚は、加工可能な膜厚であれば特に
限定されるものではない。例えば、ＳｉＮを２０００Å
程度以下で用いるのが好ましい。なお、第３絶縁膜は、
後工程で形成する第２絶縁膜とは異なる材料であること
が好ましい。この第３絶縁膜は、ゲート電極のエッチン
グダメージや不純物注入時の欠陥を防止することができ
る。
【００５７】さらに、本発明におけるさらに別の態様で
ある工程(i) 、(ii-b)、(iii-b) 、(iv-b)、(v-vi-b)、
(vii-b) 、(viii)、(ix)の一連の工程は、第２絶縁膜を
形成しない以外は、実質的に上記工程(i) 〜(ix)の工程
と同様に行うことができる。
【００５８】また、本発明における半導体装置は、主と
してＣＭＯＳ半導体装置を構成する半導体装置、つまり
ＦＥＴであり得るが、この半導体装置は、半導体基板上
に形成された半導体装置のゲート電極がその側壁にサイ
ドウォールスペーサを有しており、このサイドウォール
スペーサが、ゲート電極側面の上方を被覆するととも
に、半導体基板との間に中空を形成し、かつサイドウォ
ールスペーサの上端部がゲート電極の上面よりも高い位
置に存在する。
【００５９】ここで、ゲート電極側面の上方を被覆する
サイドウォールスペーサは、ゲート電極の表面からその
膜厚の３０％〜８０％程度以上、さらにその膜厚の５０
％前後程度被覆するような上部位置に形成されているこ
とが好ましい。これにより、ゲート電極の膜厚の２０％
〜７０％程度の高さを有する中空を、サイドウォールス
ペーサと半導体基板との間に形成することができる。こ
の中空の形状は、上記製造工程において説明したとおり
である。
【００６０】また、このサイドウォールスペーサは、そ
の上端部がゲート電極の上面よりも高い位置に存在す
る。サイドウォールスペーサ上端部とゲート電極上面と
の高低差は、第２絶縁膜の膜厚により決定され、具体的
には５００〜１３００Å程度が挙げられる。本発明の半
導体装置の製造方法及び半導体装置を、図面に基づいて
説明する。
【００６１】実施例１：まず、図１（ａ）に示したよう
に、Ｐ型シリコン基板１の表面に選択酸化法により素子
分離用酸化膜（図示せず）を形成し、Ｐ型領域及びＮ型
領域に対してそれぞれイオン注入を行い、Ｐウェル１ａ
及びＮウェル（図示せず）を形成した。この際、Ｐウェ
ルの最下部に対して２５０ＫｅＶ、Ｎウェルの最下部に
対して６００ＫｅＶの高エネルギーのイオン注入を行っ
た。
【００６２】続いて、シリコン基板１上に５０〜６０Å
厚のゲート絶縁膜２、１５００Å厚のポリシリコン膜３
ａ、８００Å厚のシリコン窒化膜４ａを堆積した。次い
で、図１（ｂ）に示したように、レジストマスク（図示
せず）とシリコンに対して選択比の高いＣＨx Ｆy ガス
とを用いて、シリコン窒化膜４ａを反応性イオンエッチ
ングすることにより、Ｓｉ3Ｎ4からなる絶縁性マスク４
を形成した。なお、この反応性イオンエッチングにおい
ては、プラズマ生成物による発光強度の変化からエッチ
ング終点検知がかかり、オーバーエッチを抑制すること
ができる。続いて、ポリシリコン膜３ａも、上記と同様
に、上記レジストマスク、絶縁性マスク４を用い、さら
に、シリコン酸化膜に対して選択比の高いＨＢｒガスを
用いて、約７００Åの深さだけ反応性イオンエッチング
した（第１ゲートエッチング）。この際、上記レジスト
マスクのない領域では、約８００Å厚のポリシリコン膜
３ｂを基板１表面に残して、段差５が形成された。
【００６３】次に、図１（ｃ）に示したように、高温Ｃ
ＶＤ−ＳｉＯ2膜を約１０００Å堆積させ、このＳｉＯ2
膜を異方性エッチングすることにより、肩幅約７００〜
８００Åのサイドウォールスペーサ６を形成した。次い
で、図２（ｄ）に示したように、再びポリシリコン膜３
ｂを、絶縁性マスク４とサイドウォールスペーサ６とに
よるエッチングマスク、ＨＢｒガスを用いて、反応性イ
オンエッチングにより除去し、凸型ポリシリコン膜３ｃ
を形成した。
【００６４】さらに、図２（ｅ）に示したように、等方
性エッチングにより凸型ポリシリコン膜３ｃの側面のポ
リシリコンを除去して、ゲート電極３ｄを形成した。こ
こでサイドウォールスペーサ６と基板１との間に中空７
が形成された。なお、この際、図５（ａ）及び図６
（ａ）に示したように、サイドウォールスペーサ６と基
板１との間に中空２７、３７が形成される限り、その側
面に凹部が形成されたゲート電極２３ｄでもよいし、凸
型のゲート電極３３ｄでもよい。
【００６５】次いで、図２（ｆ）に示したように、例え
ばリン酸処理により、絶縁性マスク４をエッチング除去
した。これにより、サイドウォールスペーサ６が残り、
ゲート電極３ｄ上だけが露出した。その後、これらゲー
ト電極３ｄ及びサイドウォールスペーサ６上からイオン
注入した。このイオン注入により、ゲート電極注入８ａ
とソース／ドレイン注入８ｂとを同時に行うことができ
る。この際のイオン注入は、例えば、Ｎチャネル領域の
場合、Ａｓを５０ｋｅＶ、３×１０15ｃｍ-2でイオン注
入する。なお、Ｐチャネル領域を形成する場合には、Ｂ
（ボロン）を１０ｋｅＶ、２×１０15ｃｍ-2でイオン注
入すればよい。ただし、サイドウォールスペーサ６の直
下はイオンが注入されないため、オフセット領域とな
る。
【００６６】続いて、図３（ｇ）に示したように、入射
角３０〜６０°でイオン注入を行った。このイオン注入
により、ＬＤＤ注入８ｃ、ハロー注入９を行うことがで
きる。なお、Ｎ- −ＬＤＤ領域形成のためにＰイオン
を、Ｐ- ハロ−領域形成のためにＢイオンを注入した。
この際のイオン注入においては、サイドウォールスペー
サ６の直下に中空７が形成されているため、ＬＤＤ領域
やハロー領域、さらには埋め込み注入領域等を、低エネ
ルギーのイオン注入で形成することができる。また、こ
れらの注入はドーズが小さいので、ゲート電極３ｄ内部
やソース／ドレイン領域の高濃度拡散層１０ｂへの影響
はない。さらに、従来の方法と比較して、ＬＤＤ領域の
接合深さを浅くしたまま、ゲート電極３ｄとＬＤＤ領域
とのオーバーラップを増やすことができる。しかも、ゲ
ート電極３ｄの膜厚に依存されずサイドウォールスペー
サ６を形成することにより、中空７の高さを変化させる
ことで、ＬＤＤ領域の深さを調節することができ、オー
バーラップする領域の幅は、イオン注入の注入角度を大
きく設定し、注入エネルギーを高くすることで、容易に
増加させることができる。よって、このように制御され
たオーバラップ領域により、最終的に半導体装置として
作動させる場合に、ＯＦＦ時及びＯＮ時の接合耐圧を酸
化膜耐圧程度まで向上させることができ、かつ浅いＬＤ
Ｄ領域により短チャネル効果が抑制できる。
【００６７】なお、図５（ａ）及び図６（ａ）に示した
ような形状を有するゲート電極２３ｄ、３３ｄでも、同
様にサイドウォールスペーサ６直下に中空２７、３７が
形成されているため、図５（ｂ）及び図６（ｂ）に示し
たように、上記と同様にＬＤＤ領域及びハロー領域形成
のためのイオン注入を行い、後工程においてアニールを
行うことによりＬＤＤ領域３０ａ、４０ａ、ハロー領域
３１、４１を形成することができる。
【００６８】また、Ｐチャネル領域にＬＤＤ領域及びハ
ロー領域を形成するためには、Ｎチャネル領域をレジス
トマスクで保護して、上記と異なる導電型を有するイオ
ンを注入すればよい。次いで、図３（ｈ）に示したよう
に、８５０℃以下の拡散炉を用いたアニール及び１００
０℃以上の高速アニール（ＲＴＡ）を行い、ゲート電極
３ｄ及びソース／ドレイン領域１０を活性化した。この
アニールは、浅い接合の形成と部分空乏化がないポリシ
リコンゲート電極の両者を実現するために重要である。
この際のアニールは、８００℃、３０分の炉アニールと
１１００℃、１０秒の高速アニール（ＲＴＡ）を組み合
わせたプロセスを用いることが望ましい。
【００６９】さらに、ウェットエッチ法により、ソース
／ドレイン領域１０（及びゲート電極３ｄ）上の酸化膜
を、例えば、１％ＨＦ水溶液に１６０秒程度浸漬するこ
とにより除去する。ただし、この方法ではサイドウォー
ルスペーサ６直下の中空７に露出している酸化膜までが
エッチングされてしまい、ゲート電極端部に問題が生じ
るので、ウェットエッチングを行わず、Ａｒスパッタリ
ング法によりシリコン酸化膜２を除去し、シリコン酸化
膜１２を形成する。
【００７０】続いて、図３（ｉ）に示したように、表面
が露出したシリコン基板１及びゲート電極３ｄ上に、高
融点金属膜を堆積してサリサイド化を行う。ここでは、
例えば、異方性スパッタリング法、特にハニカム形状の
スリットを通して基板上に高融点金属膜を成膜するコリ
メーションスパッタ法を用いて、垂直方向にＴｉ膜１３
を３００Å厚で成膜した。
【００７１】ここで、高融点金属膜の堆積に、表面の凹
凸に関係なく全面を完全に埋め込むＣＶＤ法を用いない
のは、以下の理由による。つまり、ゲート電極３ｄ側壁
にサイドウォールスペーサを有しない部分がある状態
で、Ｔｉ膜をＣＶＤ法により堆積すると、図７（ａ）に
示すように、Ｔｉ膜２４がゲート電極３ｄの側面中空部
７に入り込み、シリサイド化の際にＴｉ膜２４がゲート
電極３ｄの側面と反応することとなる。
【００７２】これにより、図７（ｂ）に示したように、
ゲート電極３ｄとソース／ドレイン領域１０との間に、
橋状のシリサイド層２４ｄがわずかに形成され、このシ
リサイド層２４ｄによりゲート電極３ｄ側面に形成され
たシリサイド層２４ｃがソース／ドレイン領域１０上の
シリサイド層２４ｂとつながってしまい、両者の間のシ
ョートが起こるという問題が発生する。なお、この橋状
のシリサイド層２４ｄを除去するため、アンモニア過水
処理等による追加工程を行うと、橋状のシリサイド層２
４ｄのみならず、他の有用なシリサイド層（例えば２４
ａ、２４ｂ）までがエッチングされ、所望の低い抵抗層
が得られなくなるという問題がある。
【００７３】よって、本実施例においては、指向性の有
るスパッタリング法として、コリメーションスパッタ法
を用いることにより、サイドウォールスペーサ６直下の
シリコン酸化膜１２上にはＴｉ膜１３を形成せず、図３
（ｉ）のようなＴｉ膜１３の断面形状が得られ、後工程
でチタンシリサイドを形成する際、側面にポリシリコン
を露出したゲート電極とソース／ドレイン領域との間に
シリサイド化による橋状現象（ブリッジング）が起こら
ないという利点がある。
【００７４】その後、図４（ｊ）に示したように、まず
６５０℃で４０秒間１回目のＲＴＡを行い、次いで、選
択エッチング法により未反応のＴｉを除去し、８５０℃
で７秒間２回目のＲＴＡをで行うことにより、ゲート電
極３ｄ及びソース／ドレインの高濃度拡散層１０ｂ上
に、それぞれＴｉＳｉ2であるシリサイド層１４ａ、１
４ｂを形成した。
【００７５】さらに、図４（ｋ）に示したように、１３
０００Åの層間絶縁膜を堆積し、化学的・機械的研磨
（ＣＭＰ）法により、４０００Å程度の研磨を行い、平
坦化した層間絶縁膜１５を形成し、任意にソース／ドレ
イン領域１０ｂ上、ゲート電極３ｄ上等にコンタクト開
口部（電極窓）を形成した。このコンタクト開口部内に
ブランケットＷデポ（Ｗ膜１６／バリアメタル１７（Ｔ
ｉＮ／Ｔｉ））を行い、Ｗエッチバック又はＣＭＰ法に
よる研磨を行って、Ｗプラグ１８を形成した。次いで、
このＷプラグ１８上にＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの多
層膜１９をスパッタ法により形成し、パターニングを行
うことにより金属配線を完成し、デュアルゲートＣＭＯ
Ｓの半導体装置を製造した。
【００７６】実施例２ 本実施例は、図８（ａ）に示したように、ポリシリコン
膜３ａ上に５０〜２００Å程度の膜厚の絶縁膜４１を介
してシリコン窒化膜４ａを堆積している以外、実施例１
とほぼ同様である。ここで、絶縁膜４１は、ポリシリコ
ン膜３ａの表面を酸化した膜、ＣＶＤ法によるシリコン
酸化膜のいずれでもよい。
【００７７】次いで、図８（ｂ）に示したように、実施
例１と同様に絶縁性マスク４を形成し、この絶縁性マス
ク４を用いて絶縁膜４１及びポリシリコン膜３ａをエッ
チングし、段差５を形成した。次に、図８（ｃ）に示し
たように、段差５、絶縁膜４１及び絶縁性マスク４の側
壁に、実施例１と同様にサイドウォールスペーサ６を形
成した。
【００７８】続いて、図９（ｄ）に示したように、ポリ
シリコン膜３ｂを、反応性イオンエッチング法によりエ
ッチングし、凸型ゲート３ｃを形成した。さらに、図９
（ｅ）に示したように、凸型ゲート３ｃの側面のポリシ
リコンを除去して、ゲート電極３ｄを形成するととも
に、サイドウォールスペーサ６と基板１との間に中空７
を形成した。
【００７９】次いで、図９（ｆ）に示したように、絶縁
性マスク３のみをエッチング除去し、絶縁膜４１を介し
てゲート電極３ｄ及びサイドウォールスペーサ６上から
イオン注入した。続いて、図１０（ｇ）に示したよう
に、入射角３０〜６０°で、ＬＤＤ領域及びハロー領域
形成のための注入８ｃ、９を行った。
【００８０】次いで、図１０（ｈ）に示したように、実
施例１と同様にアニールを行い、ゲート電極３ｄ及びソ
ース／ドレイン領域１０を活性化した。さらに、Ａｒス
パッタ法もしくはエッチバック法により、ソース／ドレ
イン領域１０上の酸化膜２と、ゲート電極３ｄ上の絶縁
膜４１とを除去する。その後、図３（ｉ）〜図４（ｋ）
に示したように、サリサイド化、配線工程を行い、実施
例１と同様にデュアルゲートＣＭＯＳの半導体装置を製
造した。
【００８１】上記のように、絶縁性マスク４とゲート電
極３ｄとの間に絶縁膜４１が形成されている場合には、
図９（ｆ）において絶縁性マスク４を除去する際にゲー
ト電極３ｄ表面のダメージが軽減される。また、図９
（ｆ）及び図１０（ｇ）において、イオン注入する際
に、絶縁膜４１がゲート電極３ｄ表面に存在するため、
注入時の異種不純物が絶縁膜４１に捕捉されることとな
る。
【００８２】実施例３ 本実施例は、図１１（ａ）に示したように、ポリシリコ
ン膜３ａ上にシリコン窒化膜を堆積しておらず、よっ
て、絶縁性マスクを有していない以外、実施例１とほぼ
同様である。これにより、実施例１では図１（ｃ）〜図
２（ｅ）におけるゲート電極３ｄ形成までのポリシリコ
ン膜３ｂのエッチング工程が２回要するのに対し、本実
施例では、１回のエッチング工程ですみ（図１１（ｃ）
及び図１２（ｄ）参照）、実施例１の製造工程をさらに
簡略化することができる。ただし、絶縁性マスクが存在
しないため、図１２（ｄ）でのエッチングがポリシリコ
ン膜側面のみならず、表面上も行われるため、その分の
エッチングを考慮して、実施例１よりも厚膜、例えば３
０００Å程度の膜厚のポリシリコン膜３ａを形成するこ
とが好ましい。
【００８３】次いで、図１１（ｂ）に示したように、所
望の形状を有するレジストマスク４２を形成し、このレ
ジストマスクを使用してポリシリコン膜３ａをエッチン
グし、段差５を形成した。次に、図１１（ｃ）に示した
ように、レジストマスク４２を除去した後、段差５の側
壁に、実施例１と同様にサイドウォールスペーサ６を形
成した。
【００８４】続いて、図１２（ｄ）に示したように、ポ
リシリコン膜３ｂを、反応性イオンエッチング法により
エッチングし、ゲート電極３ｄを形成するとともに、サ
イドウォールスペーサ６と基板１との間に中空７を形成
した。次いで、図１２（ｅ）に示したように、ゲート電
極３ｄ及びサイドウォールスペーサ６上からイオン注入
した。
【００８５】続いて、図１２（ｆ）に示したように、入
射角３０〜６０°で、ＬＤＤ領域及びハロー領域形成の
ための注入８ｃ、９を行った。次いで、図１３（ｇ）に
示したように、実施例１と同様にアニールを行い、ゲー
ト電極３ｄ及びソース／ドレイン領域１０を活性化し
た。さらに、図１３（ｈ）に示したように、Ａｒスパッ
タ法もしくはエッチバック法により、ソース／ドレイン
領域１０上の酸化膜２を除去する。その後、図３（ｉ）
〜図４（ｋ）に示したように、サリサイド化、配線工程
を行い、実施例１と同様にデュアルゲートＣＭＯＳの半
導体装置を製造した。
【００８６】実施例４ 本実施例では、サリサイド化工程におけるゲート電極と
ソース／ドレイン領域との間の橋状現象（ブリッジン
グ）を防止するためのさらなる改良について説明する。
【００８７】つまり、指向性の有るスパッタリング方法
の限界と制御性とを越える微細パターンを形成する場
合、実施例１で述べたコリメーションスパッタ法では対
応できなくなることが予想される。具体的には、サイド
ウォールスペーサの幅がコリメーションスパッタ法によ
る付着指向性の横方向成分よりも小さくなった場合に
は、コリメーションスパッタ法を用いても図７（ａ）と
同じ状況が起こり得る。
【００８８】そこで、実施例１（実施例２及び３も同
様）でのイオン注入工程完了後（図３（ｈ））とシリサ
イド形成のためのＴｉ膜の製膜工程（図３（ｉ））の前
に、注入防止マスクとして用いたサイドウォールスペー
サ６をＨＦ／Ｈ2Ｏ処理、Ａｒスパッタリング又はシリ
コン酸化膜用のプラスマエッチングにより除去する。そ
の後、再度ＣＶＤ法にて基板全面にＳｉＯ2膜を１１５
０Å程度堆積し、プラスマエッチングによりエッチバッ
クして、ゲート電極の側壁全面に８００Å程度の幅のサ
イドウォールスペーサを形成する。
【００８９】これにより、Ｔｉ膜の成膜方法にかかわら
ず、ゲート電極とソース／ドレイン領域との間の橋状現
象（ブリッジング）を防止することができる。ただし、
上記方法では、サイドウォールスペーサ形成のためのエ
ッチング時に、ソース／ドレイン領域上の薄い酸化膜は
除去されて基板表面が露出した状態となるが、その後
は、実施例１と同様の方法を行うことにより、橋状現象
なくサリサイド化を実現することができる。
【００９０】実施例５ 本実施例では、ゲート電極とソース／ドレイン領域との
間の橋状現象を防止しながら、実施例４における製造工
程の増加を防止するための改良について説明する。実施
例１における図１（ａ）〜図３（ｈ）と同様の工程を行
った後、図１４（ａ）に示したように、ゲート電極３ｄ
及びサイドウォールスペーサ６を含むシリコン基板１上
全面に、第４絶縁膜として絶縁膜４３を膜厚５０〜２０
０Å程度で形成する。絶縁膜４３としては、例えばＣＶ
Ｄ法によるＳｉＯ2 膜等が使用できる。
【００９１】次いで、図１４（ｂ）に示したように、絶
縁膜４３をＡｒスパッタリング又はシリコン酸化膜用の
プラズマエッチングにより異方性エッチングする。この
際のエッチングによって、ソース／ドレイン領域１０上
及びゲート電極３ｄ上の絶縁膜４３が除去されるが、ゲ
ート電極３ｄ側壁は完全に絶縁膜４４で覆われることと
なり、後工程におけるサリサイド化の際に発生する橋状
現象をなくし、ゲート電極３ｄ−ソース／ドレイン領域
１０間のショートを防止することができる。
【００９２】なお、実施例１で述べた図５（ｂ）に示し
たゲート電極２３ｄの場合でも、絶縁膜４３を形成した
後は、図１５（ａ）に示したように、絶縁膜４３がゲー
ト電極２３ｄ側壁の中空２７に入り込む。よって、上記
と同様の異方性エッチング後には、図１５（ｂ）に示し
たように、ゲート電極２３ｄ側壁は完全に絶縁膜４５で
覆われることとなり、ゲート電極２３ｄ−ソース／ドレ
イン領域１０間のショートを防止することができる。
【００９３】実施例６ 本実施例では、ゲート電極とソース／ドレイン領域との
間の橋状現象を防止しながら、実施例４における製造工
程の増加を防止するための別の改良について説明する。
実施例１における図１（ａ）〜図３（ｈ）と同様の工程
を行った後、図１６に示したように、酸化することによ
り、第５絶縁膜として、ゲート電極２３ｄの側面及び上
面を膜厚５０〜１５０Å程度の絶縁膜４６ａ、４６ｂで
被覆するとともに、ソース／ドレイン領域１０、ハロー
領域１１等の拡散層のアニール処理を行う。
【００９４】これにより、拡散層のアニール処理を別途
行う必要がなくなり、さらに工程を削減できる。また、
ゲート電極２３ｄの側面の絶縁膜４６ａにより、サリサ
イド化におけるゲート電極２３ｄ−ソース／ドレイン領
域１０との間の強電界耐性を上昇させ、絶縁破壊耐性や
ゲート電極２３ｄ端のホットエレクトロン耐性を向上さ
せ、動作時の素子の信頼性を向上させることができる。
【００９５】なお、本実施例においては、絶縁膜４６
ａ、４６ｂの形成をイオン注入後に行う場合について説
明したが、イオン注入前に行ってもよい。この場合に
は、ゲート電極２３ｄの側面の露出部に注入ダメージが
入りにくくなり、かつ異種不純物の進入を防ぐことがで
きることとなる。一方、ソース／ドレイン領域１０上の
酸化膜の膜厚が増大するが、ＣＶＤ法による酸化膜堆積
に比べ、その厚膜化は小さいので、浅い拡散層を形成す
るための低エネルギーイオン注入を行うのに特に支障は
ない。
【００９６】
【発明の効果】本発明によれば、サイドウォールスペー
サは、ソース／ドレイン領域形成の際のマスクだけでな
くＬＤＤ領域とハロー領域形成のための不純物注入のマ
スク開口部を与える役割を果たすため、ＣＭＯＳ半導体
装置のＮＭＯＳ及びＰＭＯＳのいずれにおいてもゲート
電極とソース／ドレイン領域への不純物注入を同一工程
で行うことができることとなる。
【００９７】さらに、微細化のために必要となるＬＤＤ
領域やハロー領域への不純物注入を、ほぼ同時に、同様
に行うことができるため、従来行われていたゲート電極
形成前の不純物注入工程を省略することができ、不純物
注入のためのフォトレジストパターニング工程を、ＣＭ
ＯＳの片側のチャネル保護を行うために２回に省略する
ことができる。しかも、従来問題となっていたゲート電
極薄膜化によるハロー注入の突き抜けが発生しない程度
の低い注入エネルギーにて不純物注入が可能となる。
【００９８】このように、半導体装置、ことにデュアル
ゲート構造ＣＭＯＳ半導体装置を簡略化したプロセスで
製造することができるとともに、チャネル領域の不純物
の高濃度化を抑え、ＭＯＳＦＥＴの閾値電圧への悪影響
を防止することができる。さらに、微細化のための低抵
抗化も容易に実現することができ、特性を劣化させるこ
とのない、信頼性の高い半導体装置の微細化が可能とな
る。
【００９９】また、本発明におけるゲート電極上に第３
絶縁膜が形成される場合には、その上の第２絶縁膜をエ
ッチング除去する際のゲート電極上面のエッチングマス
クの役割を果たすこととなるとともに、ゲート電極への
不純物注入の際のダメージを低減でき、信頼性の高い半
導体装置を製造することができる。また、ゲート電極及
びソース／ドレイン領域にシリサイド層を形成する際に
シリサイド形成用高融点金属膜を異方性スパッタリング
法（コリメーションスパッタ）にて成膜させる場合に
は、ゲート電極側面とソース／ドレイン間のシリサイド
によるショートを抑制することができるとともに、その
ための追加の処理又は工程の必要がなくなる。
【０１００】さらに、第４絶縁膜や第５絶縁膜により、
ゲート電極側壁等を完全に被覆することにより、ゲート
電極とソース／ドレイン領域との間の橋状現象を完全に
防止できることとなり、より信頼性の高い半導体装置を
製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
【図２】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
【図５】本発明の半導体装置の製造方法の別の製造工程
を示す要部の概略断面図である。
【図６】本発明の半導体装置の製造方法のさらに別の製
造工程を示す要部の概略断面図である。
【図７】半導体装置の製造方法における問題点を説明す
るための要部の概略断面製造工程図である。
【図８】本発明の半導体装置の製造方法の別の製造工程
を示す要部の概略断面図である。
【図９】本発明の半導体装置の製造方法の別の製造工程
を示す要部の概略断面図である。
【図１０】本発明の半導体装置の製造方法の別の製造工
程を示す要部の概略断面図である。
【図１１】本発明の半導体装置の製造方法のさらに別の
製造工程を示す要部の概略断面図である。
【図１２】本発明の半導体装置の製造方法のさらに別の
製造工程を示す要部の概略断面図である。
【図１３】本発明の半導体装置の製造方法のさらに別の
製造工程を示す要部の概略断面図である。
【図１４】本発明の半導体装置の製造方法の別の製造工
程を示す要部の概略断面図である。
【図１５】本発明の半導体装置の製造方法のさらに別の
製造工程を示す要部の概略断面図である。
【図１６】本発明の半導体装置の製造方法の別の製造工
程を示す要部の概略断面図である。
【図１７】従来のＭＯＳＦＥＴの製造工程を示す要部の
概略断面図である。
【図１８】従来のＭＯＳＦＥＴの製造工程を示す要部の
概略断面図である。
【図１９】従来のＭＯＳＦＥＴの製造工程を示す要部の
概略断面図である。
【図２０】従来の別のＭＯＳＦＥＴの製造工程を示す要
部の概略断面図である。
【図２１】従来の別のＭＯＳＦＥＴの製造工程を示す要
部の概略断面図である。
【符号の説明】
１ シリコン基板（半導体基板） １ａ Ｐウェル ２ ゲート絶縁膜（第１絶縁膜） ３ａ ポリシリコン膜 ３ｂ 凸部を有するポリシリコン膜 ３ｃ 凸型ポリシリコン膜 ３ｄ、２３ｄ、３３ｄ ゲート電極 ４ａ シリコン窒化膜（第２絶縁膜） ４ 絶縁性マスク ５ 段差部 ６ サイドウォールスペーサ ７、２７、３７ 中空 ８ａ ゲート注入 ８ｂ ソース／ドレイン注入 ８ｃ ＬＤＤ注入 ９ ハロー注入 １０ａ、３０ａ、４０ａ ＬＤＤ領域 １０ｂ ソース／ドレイン領域の高濃度拡散層 １０ ソース／ドレイン領域 １１、３１、４１ ハロー領域 １２、４１、４４、４５ 絶縁膜 １３、２４ Ｔｉ膜（高融点金属膜） １４ａ、１４ｂ、２４ａ、２４ｂ、２４ｃ、２４ｄ シ
リサイド層 １５ 層間絶縁膜 １６ ｗ膜 １７ バリアメタル １８ Ｗプラグ １９ ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの多層膜 ４２ レジストマスク ４３ 絶縁膜（第４絶縁膜） ４６ａ、４６ｂ 絶縁膜（第５絶縁膜）

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 (i) 素子分離領域を有する半導体基板表
    面に第１絶縁膜を介してポリシリコン膜を堆積し、 (ii)該ポリシリコン膜上に所望の形状を有する第２絶縁
    膜を形成し、 (iii) 該第２絶縁膜をマスクとして用いて、前記ポリシ
    リコン膜を途中までエッチングして凸部を有するポリシ
    リコン膜にパターニングし、 (iv)得られたポリシリコン膜の凸部及び前記第２絶縁膜
    の側壁にサイドウォールスペーサを形成し、 (v) 前記第２絶縁膜及びサイドウォールスペーサをマス
    クとして前記ポリシリコン膜を異方性エッチングして凸
    型ポリシリコン膜にパターニングし、 (vi)得られた凸型ポリシリコン膜を等方性エッチングし
    て前記サイドウォールスペーサと半導体基板との間に中
    空を形成するとともに、ゲート電極を形成し、 (vii) 前記第２絶縁膜を除去し、前記半導体基板の上方
    及び斜上からソース／ドレイン領域、ＬＤＤ領域及びハ
    ロー領域形成のための不純物注入を行い、 (viii)前記ゲート電極をマスクとして使用して前記第１
    絶縁膜を除去し、 (ix)得られた半導体基板上にシリサイド形成用高融点金
    属膜を堆積し、ゲート電極及びソース／ドレイン領域に
    シリサイド層を形成することを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 (i) 素子分離領域を有する半導体基板表
    面に第１絶縁膜を介してポリシリコン膜を堆積し、 (ii-a)該ポリシリコン膜上に所望の形状を有する第３絶
    縁膜及び第２絶縁膜を形成し、 (iii-a) 該第３絶縁膜及び第２絶縁膜をマスクとして用
    いて、前記ポリシリコン膜を途中までエッチングして凸
    部を有するポリシリコン膜にパターニングし、 (iv-a)得られたポリシリコン膜の凸部、第３絶縁膜及び
    前記第２絶縁膜の側壁にサイドウォールスペーサを形成
    し、 (v) 前記第２絶縁膜及びサイドウォールスペーサをマス
    クとして前記ポリシリコン膜を異方性エッチングして凸
    型ポリシリコン膜にパターニングし、 (vi)得られた凸型ポリシリコン膜を等方性エッチングし
    て前記サイドウォールスペーサと半導体基板との間に中
    空を形成するとともに、ゲート電極を形成し、 (vii) 前記第２絶縁膜を除去し、前記半導体基板の上方
    及び斜上からソース／ドレイン領域、ＬＤＤ領域及びハ
    ロー領域形成のための不純物注入を行い、 (viii)前記ゲート電極をマスクとして使用して前記第１
    絶縁膜を除去し、 (ix)得られた半導体基板上にシリサイド形成用高融点金
    属膜を堆積し、ゲート電極及びソース／ドレイン領域に
    シリサイド層を形成することを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 (i) 素子分離領域を有する半導体基板表
    面に第１絶縁膜を介してポリシリコン膜を堆積し、 (ii-b)該ポリシリコン膜上に所望の形状を有するレジス
    トマスクを形成し、 (iii-b) 該レジストマスクを用いて、前記ポリシリコン
    膜を途中までエッチングして凸部を有するポリシリコン
    膜にパターニングし、 (iv-b)得られたポリシリコン膜の凸部の側壁にサイドウ
    ォールスペーサを形成し、 (v-vi-b)該サイドウォールスペーサをマスクとして用い
    て、前記ポリシリコン膜を等方性エッチングして前記サ
    イドウォールスペーサと半導体基板との間に中空を形成
    するとともに、ゲート電極を形成し、 (vii-b) 得られた半導体基板の上方及び斜上からソース
    ／ドレイン領域、ＬＤＤ領域及びハロー領域形成のため
    の不純物注入を行い、 (viii)前記ゲート電極をマスクとして使用して前記第１
    絶縁膜を除去し、 (ix)得られた半導体基板上にシリサイド形成用高融点金
    属膜を堆積し、ゲート電極及びソース／ドレイン領域に
    シリサイド層を形成することを特徴とする半導体装置の
    製造方法。
  4. 【請求項４】 シリサイド形成用高融点金属膜の堆積
    が、異方性スパッタリング法である請求項１〜３のいず
    れかに記載の半導体装置の製造方法。
  5. 【請求項５】 ソース／ドレイン領域、ＬＤＤ領域及び
    ハロー領域形成のための不純物注入を行った後、サイド
    ウォールスペーサを除去し、さらにゲート電極の全側壁
    を被覆するサイドウォールスペーサを形成し、前記ゲー
    ト電極をマスクとして使用して第１絶縁膜を除去する請
    求項１〜３のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 ソース／ドレイン領域、ＬＤＤ領域及び
    ハロー領域形成のための不純物注入を行った後、得られ
    た半導体基板上全面に第４絶縁膜を堆積して該第４絶縁
    膜で中空の一部又は全部を埋め込み、ゲート電極上の第
    ４絶縁膜及びソース／ドレイン領域上の第１及び第４絶
    縁膜を除去する請求項１〜３のいずれかに記載の半導体
    装置の製造方法。
  7. 【請求項７】 ソース／ドレイン領域、ＬＤＤ領域及び
    ハロー領域形成のための不純物注入を行う前又は後、ゲ
    ート電極上及びゲート電極側壁にのみ第５絶縁膜を形成
    し、ゲート電極上の第５絶縁膜及びソース／ドレイン領
    域上の第１絶縁膜を除去する請求項１〜３のいずれかに
    記載の半導体装置の製造方法。
  8. 【請求項８】 半導体装置が、デュアルゲート構造ＣＭ
    ＯＳＦＥＴからなる半導体装置である請求項１〜７のい
    ずれかに記載の半導体装置の製造方法。
  9. 【請求項９】 (i) 素子分離領域を有する半導体基板表
    面に第１絶縁膜を介してポリシリコン膜を堆積し、 (ii)該ポリシリコン膜上に所望の形状を有する第２絶縁
    膜を形成し、 (iii) 該第２絶縁膜をマスクとして用いて、前記ポリシ
    リコン膜を途中までエッチングして凸部を有するポリシ
    リコン膜にパターニングし、 (iv)得られたポリシリコン膜の凸部及び前記第２絶縁膜
    の側壁にサイドウォールスペーサを形成し、 (v-c) 前記第２絶縁膜及びサイドウォールスペーサをマ
    スクとして前記ポリシリコン膜をエッチングして、前記
    サイドウォールスペーサと半導体基板との間に中空を形
    成することを含む半導体装置の製造方法。
  10. 【請求項１０】 半導体基板上に形成された半導体装置
    のゲート電極が、その側壁にサイドウォールスペーサを
    有しており、該サイドウォールスペーサが、ゲート電極
    側面の上方を被覆し、半導体基板との間に中空を形成す
    ることを特徴とする半導体装置。
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