JP2001284364A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セル面積を増すことなくバイポーラトランジ
スタのベース抵抗を確実に低減できる優れた半導体装置
及びその製造方法を提供する。 【解決手段】 本発明の半導体装置及びその製造方法
は、半導体基板１００上のコレクタ層に深いトレンチ１
０３Ａと浅いトレンチ１０５を形成し、各トレンチに第
１のシリコン酸化膜１０６を充填した後、ウェットエッ
チを行い、第１のシリコン酸化膜１０６の一部をエッチ
ングしてコレクタ層の凸状部分の上面と側面の一部を露
出させ、真性ベース層１０９をコレクタ層の上面と側面
に成長させて断面を「コ」の字状に形成し、さらにその
真性ベース層１０９の上面と側面に接触するようにＰ型
の多結晶シリコン膜１１２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にバ
イポーラトランジスタを搭載した半導体装置及びその製
造方法に関するものである。

【０００２】

【従来の技術】近年、バイポーラトランジスタを搭載し
た半導体装置に関する提案が数多くみられる。以下、半
導体基板上にバイポーラトランジスタを搭載した半導体
装置の従来の製造方法について図面を参照しながら説明
する。なお、レジスト膜の除去工程については説明を省
略している。

【０００３】まず、図２０に示すように、Ｐ型の半導体
基板３００上にＮ型のコレクタ領域３０１を形成する。
次に、選択酸化法などを用いてコレクタ領域３０１の一
部に第１のシリコン酸化膜３０２を形成する。次に、図
２１に示すように、全面に第２のシリコン酸化膜３０３
を形成した後、第１のレジスト膜３０４を用いて第２の
シリコン酸化膜３０３の一部を除去する。次に、図２２
に示すように真性ベース層３０５をエピタキシャル成長
により形成する。このとき、真性ベース層３０５は第２
のシリコン酸化膜３０３に覆われている場所には成長し
ない。

【０００４】次に、図２３に示すように、全面に第３の
シリコン酸化膜３０６を形成した後、第２のレジスト膜
３０７を用いて第３のシリコン酸化膜３０６の一部を除
去する。次に、図２４に示すように全面にＰ型の多結晶
シリコン膜３０８を堆積させた後、さらに第４のシリコ
ン酸化膜３０９を形成する。次に、第３のレジスト膜３
１０のパターニングにより第４のシリコン酸化膜３０９
及び多結晶シリコン膜３０８の一部を除去する。このと
き、第３のシリコン酸化膜３０６の一部が露出される。
次に、図２５に示すように、全面に第５のシリコン酸化
膜３１１を形成した後、第１のＮ型の多結晶シリコン膜
を形成し、例えばエッチバックを行い、サイドウォール
３１２を形成する。次に、例えばウェットエッチを行
い、第５のシリコン酸化膜３１１及び第３のシリコン酸
化膜３０６の一部を除去する。このとき、真性ベース層
３０５の一部が露出される。

【０００５】次に、図２６に示すように、第２のＮ型の
多結晶シリコン膜３１３を堆積させた後、熱処理を行
う。これにより真性ベース層３０５の一部にＮ型の不純
物が導入され、エミッタ領域３０５ａとなる。最後に、
図２７に示すように、第２のＮ型の多結晶シリコン膜３
１３の一部を除去した後、第６のシリコン酸化膜３１４
を形成する。第６のシリコン酸化膜３１４の一部を開口
して、開口したコンタクト窓に金属電極３１５を形成す
れば半導体装置が完成する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置においては、ベース抵抗を低減すること
が難しいという問題があった。ベース抵抗の値はトラン
ジスタの高周波特性に大きな影響を及ぼすものであり、
これを低減することはトランジスタにおける最大発振周
波数（ｆｍａｘ）の大幅な改善につながる。従って、特
に高周波動作を行う回路においてはベース抵抗の値を低
減することが強く求められていた。

【０００７】ベース抵抗は次の３つの成分の和で定義さ
れる。 （１）外部ベース層であるＰ型の多結晶シリコン膜３０
８のシート抵抗、（２）Ｐ型の多結晶シリコン膜３０８
とエピタキシャル成長により形成される真性ベース層３
０５との接触抵抗、及び（３）真性ベース層３０５のシ
ート抵抗、である。このほか、ベース抵抗には、実際に
はＰ型の多結晶シリコン膜３０８と金属電極３１５との
接触抵抗なども加わるが、これらは本発明に直接的に関
連しないため以下の説明において除外する。

【０００８】これら３つの成分のうち、（１）のＰ型の
多結晶シリコン膜３０８のシート抵抗については、高濃
度でＰ型の不純物を導入することにより低減できること
が知られており、従来の半導体装置においてすでに十分
に低い抵抗値となっていた。従って、従来の半導体装置
において、（１）のシート抵抗の抵抗値をこれ以上低減
することは困難であった。また、（３）の真性ベース層
３０５のシート抵抗についても高濃度のＰ型の不純物を
導入するか、真性ベース層３０５の厚みを厚くすること
により低減することが可能であるが、いずれの場合でも
トランジスタの電流増幅率が小さくなってしまうという
問題があった。このために、（３）の真性ベース層３０
５のシート抵抗を、単純に低減することは困難であっ
た。

【０００９】そこで、トランジスタにおける最大発振周
波数（ｆｍａｘ）を改善するために、（２）の接触抵抗
を低減することが考えられる。このためには、外部ベー
ス層であるＰ型の多結晶シリコン膜３０８と真性ベース
層３０５との接触面積を増加させる必要がある。しか
し、図２７に示すように、従来のトランジスタでは、真
性ベース層３０５の上面の一部しか多結晶シリコン膜３
０８と接触させて使用することができなかった。この接
触面積を増やすために、真性ベース層３０５の上面の部
分の面積を広くする必要があるが、このように構成した
場合、トランジスタのセル面積が大きくなってしまうと
いう問題があった。

【００１０】セル面積が大きくなることにより、トラン
ジスタの寄生容量が増加し、これが高周波特性に悪影響
を及ぼすことが懸念される。さらに、当然の事ながらセ
ル面積が増加することにより、半導体装置の歩留まりが
低下することも懸念される。また、真性ベース層３０５
の上面だけでなくその側面も一部接触させるよう構成す
ることは可能であるが、最大に接触させたとしても、そ
の接触面積は真性ベース層３０５の厚みに相当する分だ
けである。近年の高周波バイポーラトランジスタにおい
て、その厚みは最大でも２００ｎｍ程度であり、接触面
積の増大に対する寄与としては小さいものである。以上
にように、従来の半導体装置において、バイポーラトラ
ンジスタにおける最大発振周波数（ｆｍａｘ）を改善す
るために、セル面積を大きくすることなくベース抵抗の
値を低減することは非常に困難であった。

【００１１】本発明は上記ような従来の半導体装置にお
ける問題点を解消して、半導体基板上にバイポーラトラ
ンジスタを搭載した半導体装置及びその製造方法におい
て、セル面積を大きくすることなくバイポーラトランジ
スタのベース抵抗を確実に低減できる優れた性能を有す
る半導体装置及びその製造方法を提供することを目的と
する。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置及びその製造方法において
は下記に示す構造及び手段を有している。本発明は、半
導体基板上にバイポーラトランジスタを有する半導体装
置において、前記バイポーラトランジスタが、第１導電
型不純物を含み、上面に凸形状が形成されたコレクタ層
と、前記コレクタ層の凸形状の上方と側方に断面が
「コ」の字状を有して形成され、第２導電型不純物を含
む真性ベース層と、前記真性ベース層の少なくとも上方
の一部と側方で接触し、前記真性ベース層よりも高濃度
の第２導電型不純物を含む外部ベース層と、前記真性ベ
ース層内に形成された高濃度の第１導電型不純物を含む
エミッタ層とを具備する。このように構成された本発明
に係る半導体装置の構造により、真性ベース層がコレク
タ層の上方と側方に形成されており、さらに外部ベース
層が真性ベース層の上方及び側方で接触しているいるた
め、真性ベース層とコレクタ層は大きな面積で接触し、
かつ外部ベース層と真性ベース層がその上方と側方で接
触するために、両者の接触面積が大きくなり、バイポー
ラトランジスタのベース抵抗が低減される。

【００１３】他の観点の本発明は、半導体基板上にバイ
ポーラトランジスタを有する半導体装置において、前記
バイポーラトランジスタが、第１導電型不純物を含み、
上面にトレンチが形成されたコレクタ層と、前記トレン
チの内部にエッチング速度の異なる絶縁材が層をなして
形成された第１と第２の絶縁層と、前記コレクタ層の上
面と前記トレンチの側面とに断面が「コ」の字状を有し
て形成され、第２導電型不純物を含む真性ベース層と、
前記真性ベース層の少なくとも上方の一部と側方で接触
し、前記真性ベース層よりも高濃度の第２導電型不純物
を含む外部ベース層と、前記真性ベース層内に形成され
た高濃度の第１導電型不純物を含むエミッタ層とを具備
する。このように構成された本発明に係る半導体装置
は、製造において自己整合的に容易に且つ高精度にエッ
チング加工を行うことができるため、ベース抵抗のばら
つきの極めて少ない優れた半導体装置となる。また、本
発明に係る半導体装置において、真性ベース層は少なく
ともシリコン及びゲルマニウムを含む半導体により構成
されることが好ましい。

【００１４】本発明に係る半導体装置の製造方法は、半
導体基板上にバイポーラトランジスタを有する半導体装
置の製造方法において、前記半導体基板の所定の領域に
第１導電型不純物を導入してコレクタ層を形成する工程
と、前記コレクタ層の側方に前記コレクタ層より深い第
１のトレンチを形成し、前記コレクタ層内の所定の位置
に前記コレクタ層よりも浅い第２のトレンチを形成する
工程と、前記第１のトレンチと前記第２のトレンチのう
ち少なくとも前記第２のトレンチ内に第１の絶縁層を形
成する工程と、前記第１の絶縁層を有する半導体基板上
に第２の絶縁層を形成する工程と、前記コレクタ層の表
面の所定の領域とその周辺の前記第１のトレンチと前記
第２のトレンチのそれぞれの一部の上に形成された前記
第２の絶縁層を除去する工程と、前記第１の絶縁層の一
部を除去し、前記コレクタ層の表面に加えてその側面の
一部を露出させて前記コレクタ層の表面に露出した凸形
状を形成する工程と、前記コレクタ層の凸形状の表面と
側面に第２導電型不純物を含む真性ベース層をエピタキ
シャル成長により形成してその断面を「コ」の字状にす
る工程と、前記真性ベース層上の所定の領域に第３の絶
縁層を形成する工程と、前記真性ベース層の少なくとも
表面の一部と側面とに接触させるように高濃度の第２導
電型不純物を含む第１の導電性半導体膜を形成する工程
と、前記第１の導電性半導体膜の所定の領域を除去し、
前記第３の絶縁層の一部を露出させる工程と、前記第３
の絶縁層の一部が露出した前記半導体基板上に第４の絶
縁層を形成する工程と、前記第３の絶縁層と前記第４の
絶縁層の所定の領域を除去し、前記真性ベース層の一部
を露出させる工程と、前記真性ベース層の所定の領域に
高濃度の第１導電型不純物を含むエミッタ層を形成する
工程とを少なくとも有する。上記のような工程を有する
本発明に係る半導体装置の製造方法により、真性ベース
層がコレクタ層の上方と側方に形成されており、さらに
外部ベース層が真性ベース層の上方及び側方で接触して
いるいるため、真性ベース層とコレクタ層は大きな面積
で接触し、かつ外部ベース層と真性ベース層がその上方
と側方で接触するために、両者の接触面積が大きくな
り、バイポーラトランジスタのベース抵抗が低減された
半導体装置を得る。

【００１５】他の観点の発明に係る半導体装置の製造方
法は、半導体基板上にバイポーラトランジスタを有する
半導体装置の製造方法において、前記半導体基板の所定
の領域に第１導電型不純物を導入してコレクタ層を形成
する工程と、前記コレクタ層の側方に前記コレクタ層よ
り深い第１のトレンチを形成し、前記コレクタ層内の所
定の位置に前記コレクタ層よりも浅い第２のトレンチを
形成する工程と、前記第１のトレンチと前記第２のトレ
ンチのうち少なくとも前記第２のトレンチ内に第１の絶
縁層を形成して当該第２のトレンチを部分的に埋めた
後、前記第１の絶縁層とはエッチング速度の異なる第２
の絶縁層を当該第２のトレンチに埋める工程と、前記第
１の絶縁層と前記第２の絶縁層を有する前記半導体基板
上に第３の絶縁層を形成する工程と、前記コレクタ層の
表面の所定の領域とその周辺の前記第１のトレンチと前
記第２のトレンチのそれぞれの一部の上に形成された前
記第３の絶縁層を除去する工程と、前記第１の絶縁層の
一部を選択的に除去し、前記コレクタ層の表面に加えて
その側面の一部を露出させて前記コレクタ層の表面に露
出した凸形状を形成する工程と、前記コレクタ層の凸形
状の表面と側面に第２導電型不純物を含む真性ベース層
をエピタキシャル成長により形成してその断面を「コ」
の字状にする工程と、前記真性ベース層上の所定の領域
に第４の絶縁層を形成する工程と、前記真性ベース層の
少なくとも表面の一部と側面とに接触させるように高濃
度の第２導電型不純物を含む第１の導電性半導体膜を形
成する工程と、前記第１の導電性半導体膜の所定の領域
を除去し、前記第４の絶縁層の一部を露出させる工程
と、前記第４の絶縁層の一部が露出した前記半導体基板
上に第５の絶縁層を形成する工程と、前記第４の絶縁層
と前記第５の絶縁層の所定の領域を除去し、前記真性ベ
ース層の一部を露出させる工程と、前記真性ベース層の
所定の部分に高濃度の第１導電型不純物を含むエミッタ
層を形成する工程とを少なくとも有する。上記のような
工程を有する本発明に係る半導体装置の製造方法によ
り、第１の絶縁膜のエッチングを行うときは、第２の絶
縁膜もマスクとして機能するため、自己整合的にエッチ
ングを行うことができ、ベース抵抗のばらつきの極めて
少ない優れた半導体装置を製造することができる。ま
た、本発明に係る半導体装置の製造方法において、真性
ベース層は少なくともシリコン及びゲルマニウムを含む
半導体により製造されることが好ましい。

【００１６】

【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法に関する好ましい実施の形態について添
付の図面を参照しつつ説明する。

【００１７】《第１の実施の形態》まず、本発明に係る
半導体装置の第１の実施の形態について説明する。図１
から図１１は、第１の実施の形態における半導体装置の
製造工程を示す構造断面図であり、図１から順にその製
造工程を示している。なお、レジスト膜の除去工程につ
いては特に断らない限り、一般的な除去方法を用いるた
めその説明は省略する。

【００１８】図１は第１の実施の形態における半導体装
置の製造工程における初期段階を示す構造断面図であ
る。まず、第１の実施の形態の半導体装置の製造におい
て、比抵抗が例えば１０〜１５Ω・ｃｍの（１００）面
を主面とするシリコン単結晶からなるＰ型半導体基板１
００にレジスト膜（図示せず）を形成して、Ｐ型半導体
基板１００のバイポーラトランジスタ形成領域にＮ型埋
め込み層１０１を形成する。次に、熱処理を行った後、
Ｎ型エピタキシャル層１０２を全面に形成する。

【００１９】次に、図１に示すように、Ｎ型埋め込み層
１０１の側方にこのＮ型埋め込み層１０１よりも深い溝
の第１のトレンチ１０３を形成する。第１のトレンチ１
０３に対して、熱酸化を行い、第１のトレンチ１０３の
表面を酸化する。次に、例えばポリシリコンを堆積させ
た後、エッチバックを行って深い溝の第１のトレンチ１
０３にポリシリコンを充填する。次に、図２に示すよう
に、所望のパターンを有するレジスト膜１０４を形成
し、浅い溝の第２のトレンチ１０５を形成する。この第
２のトレンチ形成工程において、深い溝の第１のトレン
チ１０３の上部にも第１のトレンチ１０３の幅より広い
浅い溝が形成される。以下の説明において、浅い溝のみ
の構造を第２のトレンチ１０５、深い溝の上に幅の広い
浅い溝を有する複合構造のトレンチを第３のトレンチ１
０３Ａと称する。

【００２０】次に、図３に示すように、全面に第１のシ
リコン酸化膜１０６を堆積後、化学的機械的研磨法（Ｃ
ＭＰ）などにより平坦化を行い、第２のトレンチ１０５
と第３のトレンチ１０３Ａのすべてのトレンチに第１の
シリコン酸化膜１０６を充填する。次に、全面に第２の
シリコン酸化膜１０７を形成した後、図４に示すよう
に、レジスト膜１０８によりパターニングを行い、ウェ
ットエッチを行う。この結果、バイポーラトランジスタ
のベース形成領域及びその周囲の第２のトレンチ１０５
と第３のトレンチ１０３Ａのそれぞれの一部の上に形成
された第２のシリコン酸化膜１０７をエッチングする。
このとき、第２のトレンチ１０５と第３のトレンチ１０
３Ａに充填されている第１のシリコン酸化膜１０６の一
部もエッチングされる。これにより、バイポーラトラン
ジスタのベース形成領域内のコレクタ層としてのＮ型エ
ピタキシャル層１０２には、凸形状が形成され、その表
面と側面が露出される。

【００２１】次に、図５に示すように、エピタキシャル
成長によりシリコン及びゲルマニウムを含む厚みが１０
０ｎｍ程度のＰ型の真性ベース層１０９を形成する。こ
のとき、ベース形成領域以外の部分は第２のシリコン酸
化膜１０７で覆われているため、エピタキシャル成長は
行われない。このとき真性ベース層１０９はコレクタ層
としてのＮ型エピタキシャル層１０２の凸形状部分の上
面と側面に成長し、その断面が「コ」の字状となる。次
に、図６に示すように、第３のシリコン酸化膜１１０を
形成した後、所望のパターンを有するレジスト膜１１１
を形成して、エッチングを行う。このエッチングにおい
て、真性ベース層１０９の一部に第３のシリコン酸化膜
１１０を残す。また、このときのエッチングのオーバー
エッチにより第２のシリコン酸化膜１０７も除去され
る。

【００２２】次に、図７に示すように、Ｐ型の多結晶シ
リコン膜１１２を堆積させる。このとき、Ｐ型の多結晶
シリコン膜１１２は真性ベース層１０９の上面と側面に
接触するように形成される。さらにこの後、第４のシリ
コン酸化膜１１３を形成する。次に、図８に示すよう
に、レジスト膜１１４によりパターニングして、Ｐ型の
多結晶シリコン膜１１２と第４のシリコン酸化膜１１３
のエッチングを行う。上記のエッチング処理により、第
３のシリコン酸化膜１１０の一部が露出される。

【００２３】次に、図９に示すように、第５のシリコン
酸化膜１１５を形成した後、例えば第１のＮ型の多結晶
シリコン膜を形成し、例えばエッチバックを行い、サイ
ドウォール１１６を形成する。次に、ウェットエッチを
行い、サイドウォール１１６により囲まれた部分の第５
のシリコン酸化膜１１５及び第３のシリコン酸化膜１１
０をエッチングする。これにより、真性ベース層１０９
の一部が露出する。次に、図１０に示すように、第２の
Ｎ型の多結晶シリコン膜１１７を形成し、例えば９００
℃、１０秒程度の熱処理を行う。これにより、第２のＮ
型の多結晶シリコン膜１１７中のＮ型の不純物が真性ベ
ース層１０９に拡散し、エミッタ層１１８が形成され
る。

【００２４】次に、図１１に示すように、レジスト膜
（図示せず）を用いて第２のＮ型の多結晶シリコン膜１
１７の一部をエッチングした後、層間絶縁膜として第６
のシリコン酸化膜１１９を形成し、例えば、化学的機械
的研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化
膜１１９の表面を平坦化する。さらに、レジスト膜（図
示せず）をマスクとして、第６のシリコン酸化膜１１９
の一部をエッチングして、コンタクト窓を形成する。最
後に、図１１に示すように、例えば金属配線として、ス
パッタリング法などの金属蒸着によりアルミ（Ａｌ）膜
を形成し、その後、レジスト膜（図示せず）をマスクと
してＡｌ膜をエッチングして、Ａｌ配線１２０を形成す
る。このようにＡｌ配線１２０を形成することにより、
第１の実施の形態の半導体装置は完成する。

【００２５】以上のように、第１の実施の形態によれ
ば、真性ベース層１０９はコレクタ層としてのＮ型エピ
タキシャル層１０２の上面と側面の一部に沿って形成さ
れる。従って、真性ベース層１０９の断面はコレクタ層
の上方部分を覆うように「コ」の字状の形状を有してい
る。この結果、従来においてはコレクタ層の上面部分だ
けに真性ベース層が形成されていたが、上記の第１の実
施の形態においては真性ベース層１０９がコレクタ層の
上面部分と側方部分に形成されている。このため、真性
ベース層１０９とコレクタ層との接触面積が従来のもの
に比べて大きく形成されている。

【００２６】また、第１の実施の形態においては、真性
ベース層１０９の上面と側面に接触するようＰ型の多結
晶シリコン膜１１２を形成しているため、真性ベース層
１０９と多結晶シリコン膜１１２は広い面積で接触して
おり、従来に比べてその接触面積は大幅に増大してい
る。この結果、第１の実施の形態の半導体装置は、バイ
ポーラトランジスタのベース抵抗を低減することができ
る。さらに、第１の実施の形態においては、真性ベース
層１０９の側面が第２のトレンチ１０５と第１のトレン
チ１０３の側面に沿って形成されているため、トランジ
スタのセル面積を大きくするものではない。従って、第
１の実施の形態において、半導体装置の歩留まり低下を
招くことがない。

【００２７】《第２の実施の形態》次に、本発明に係る
第２の実施の形態の半導体装置について添付の図面を参
照しつつ説明する。図１２から図１９は、第２の実施の
形態における半導体装置の製造工程を示す構造断面図で
あり、図１２から順にその製造工程を示している。な
お、レジスト膜の除去工程については特に断らない限
り、一般的な除去方法を用いるためその説明は省略す
る。図１２は第２の実施の形態における半導体装置の製
造工程における初期段階を示す構造断面図である。ま
ず、第２の実施の形態の半導体装置の製造において、比
抵抗が例えば１０〜１５Ω・ｃｍの（１００）面を主面
とするシリコン単結晶からなるＰ型半導体基板２００に
レジスト膜（図示せず）を形成して、Ｐ型半導体基板２
００のバイポーラトランジスタ形成領域にＮ型埋め込み
層２０１を形成する。次に、熱処理を行った後、Ｎ型エ
ピタキシャル層２０２を全面に形成する。

【００２８】次に、図１２に示すように、Ｎ型埋め込み
層２０１の側方にこのＮ型埋め込み層２０１よりも深い
溝の第１のトレンチ２０３を形成する。第１のトレンチ
２０３に対して、熱酸化を行い、第１のトレンチ２０３
の表面を酸化する。次に、例えばポリシリコンを堆積さ
せた後、エッチバックを行って深い溝の第１のトレンチ
２０３にポリシリコンを充填する。次に、図１３に示す
ように、レジスト膜２０４によりパターニングして、浅
い溝の第２のトレンチ２０５を形成する。この第２のト
レンチ形成工程において深い溝の第１のトレンチ２０３
の上部にもこの第１のトレンチ２０３の幅より広い浅い
溝が形成される。以下の説明において、浅い溝のみの構
造を第２のトレンチ２０５、深い溝の上に幅の広い浅い
溝を有する複合構造のトレンチを第３のトレンチ２０３
Ａと称する。

【００２９】次に、図１４に示すように、全面に例えば
ＣＶＤ法によるボロン及びリンを含む第１のシリコン酸
化膜２０６を浅い第２のトレンチ２０５の深さの半分程
度の膜厚で堆積させる。さらに、例えばＣＶＤ法による
無添加の第２のシリコン酸化膜２０７を堆積させた後、
化学的機械的研磨法（ＣＭＰ）などにより平坦化処理を
行う。この堆積及び平坦化処理により、すべてのトレン
チには第１のシリコン酸化膜２０６と第２のシリコン酸
化膜２０７が充填される。上記の平坦化処理において、
第１のシリコン酸化膜２０６はその膜中にボロン及びリ
ンを含むため、無添加の第２のシリコン酸化膜２０７と
はウェットエッチを行う際のエッチング速度が異なる。

【００３０】次に、図１５に示す構造図について説明す
る。図１４に示したウェーハ上面に第３のシリコン酸化
膜２０８を形成した後、レジスト膜２０９によりパター
ニングして、ウェットエッチを行う。レジスト膜２０９
でパターンニングされていないバイポーラトランジスタ
のベース形成領域及びその周囲にある第２のトレンチ２
０５と第３のトレンチ２０３Ａのそれぞれの一部の上に
形成された第３のシリコン酸化膜２０８をエッチングす
る。さらに、第２のトレンチ２０５と第１のトレンチ２
０３の一部に形成された第１のシリコン酸化膜２０６も
エッチングする。これにより、図１５に示すように、バ
イポーラトランジスタのベース形成領域内のコレクタ層
であるＮ型エピタキシャル層２０２には凸形状が形成さ
れ、その表面と側面が露出される。上記の製造工程にお
いて、第３のシリコン酸化膜２０８がエッチングされた
後に第１のシリコン酸化膜２０６がエッチングされる。
第１のシリコン酸化膜２０６がエッチングされるとき第
２のシリコン酸化膜２０７はエッチング速度が遅いた
め、殆どエッチングされない。

【００３１】次に、図１６に示すように、エピタキシャ
ル成長によりシリコン及びゲルマニウムを含む厚みが１
００ｎｍ程度のＰ型の真性ベース層２１０を形成する。
このとき真性ベース層２１０はコレクタ層の凸形状部分
の上面と側面に成長し、その断面が「コ」の字状とな
る。このとき、ベース形成領域以外の部分は第３のシリ
コン酸化膜２０８で覆われているため、エピタキシャル
成長は行われない。次に、図１７に示す構造図について
説明する。図１６に示したウェハーの上面に第４のシリ
コン酸化膜２１１を形成した後、所望のパターンを有す
るレジスト膜２１２を形成し、エッチングを行う。この
エッチング処理により真性ベース層２１０の一部が第４
のシリコン酸化膜２１１の上面に残る。また、このとき
のエッチング処理のオーバーエッチにより第３のシリコ
ン酸化膜２０８もエッチングされる。

【００３２】次に、図１８に示すように、Ｐ型の多結晶
シリコン膜２１３を堆積させる。このとき、Ｐ型の多結
晶シリコン膜２１３は真性ベース層２１０の上面と側面
に接触するように形成される。図１８以降の製造工程に
ついては、前述の第１の実施の形態において図７〜図１
１に示した製造工程と同様の工程が実施される。従っ
て、ここではその製造工程についての説明は省略する。
その結果、図１９に示した第２の実施の形態の半導体装
置が製造される。図１９において、第１の実施の形態の
半導体装置と同じ機能を有するものには同じ符号を付
す。従って、図１８以降の製造工程については、Ｐ型の
多結晶シリコン膜２１３の加工及びエミッタ領域１１８
の形成を行い、層間絶縁膜を形成し、コンタクト窓の開
口を行い、金属配線を形成して半導体装置を完成させ
る。

【００３３】以上のように、第２の実施の形態によれ
ば、真性ベース層２１０はコレクタ層としてのＮ型エピ
タキシャル層２０２の上面と側面の一部に沿って形成さ
れる。従って、真性ベース層２１０の断面はコレクタ層
の上方部分を覆うように「コ」の字状の形状を有してい
る。この結果、従来においてはコレクタ層の上面部分だ
けに真性ベース層が形成されていたが、第２の実施の形
態においては真性ベース層２１０がコレクタ層の上面部
分と側方部分に形成されている。このため、真性ベース
層２１０とコレクタ層との接触面積が大きく形成されて
いる。

【００３４】また、第２の実施の形態においては、真性
ベース層２１０の表面と側面に接触するようＰ型の多結
晶シリコン膜２１３を形成しているため、真性ベース層
２１０と多結晶シリコン膜２１３は大きな面積で接触し
ており、従来に比べてその接触面積は増大している。こ
の結果、第２の実施の形態の半導体装置は、バイポーラ
トランジスタのベース抵抗の値を低減することができ
る。さらに、第２の実施の形態においては、真性ベース
層２１０がコレクタ層の上面と第２のトレンチ２０５と
第３のトレンチ２０３Ａの各側面に形成されているた
め、トランジスタのセル面積を大きくすることなくベー
ス抵抗の値を低減している。従って、第２の実施の形態
においては、半導体装置の歩留まり低下を招くことがな
い。

【００３５】次に、前述の第１の実施の形態と第２の実
施の形態における半導体装置の違いについて説明する。
第１の実施の形態の半導体装置においては、浅い第２の
トレンチ１０５と深い第３のトレンチ１０３Ａの上部に
充填されている第１のシリコン酸化膜１０６をレジスト
膜１０８を用いてエッチングしていた。このため、レジ
スト膜１０８を形成する際のフォトリソグラフィ工程に
おいて、重ね合わせずれが発生する恐れがあった。従っ
て、第１の実施の形態における半導体装置の製造方法に
よれば、エッチングされる面積が異なり、結果としてベ
ース抵抗がややばらつく可能性がある。一方、第２の実
施の形態における半導体装置の製造方法によれば、第１
のシリコン酸化膜２０６のエッチングを行うときは、レ
ジスト膜２０９に加えて、第２のシリコン酸化膜２０７
もマスクとして機能する。従って、自己整合的にエッチ
ングを行うことができ、ベース抵抗のばらつきの極めて
少ない優れた半導体装置を製造することができる。

【００３６】前述の第１の実施の形態及び第２の実施の
形態においては、バイポーラトランジスタのうち、特に
ＮＰＮバイポーラトランジスタを例にとって説明した
が、本発明はこれに限定されるものではなく、例えばＰ
ＮＰバイポーラトランジスタでも良い。また、第１の実
施の形態及び第２の実施の形態においては、絶縁膜とし
てシリコン酸化膜を用いた例で説明したが、絶縁膜とし
ては絶縁性の物であればよく、例えばシリコン窒化膜で
もよい。また、第１の実施の形態及び第２の実施の形態
においては、Ｎ型埋め込み層を形成した後、Ｎ型エピタ
キシャル層を形成した例で説明したが、これらは高エネ
ルギーイオン注入により形成してもよい。この場合、比
較的コストの高いＮ型エピタキシャル層形成に要する工
程を削減することが出来るというメリットを有する。

【００３７】また、第１の実施の形態及び第２の実施の
形態においては、コレクタ金属電極と半導体基板が接す
る部分付近に濃いＮ型の層をさらに形成するための工程
を追加することができる。このように製造された半導体
装置の場合、コレクタ層の寄生抵抗がさらに低減され、
電流駆動能力が高くなるというさらなる効果を有する。
また、第１の実施の形態及び第２の実施の形態において
は、深いトレンチをシリコン酸化膜及びポリシリコンで
充填した例で説明したが、ポリシリコンを充填せずにシ
リコン酸化膜のみでも、本発明と同様の効果を奏する。
また、第１の実施の形態及び第２の実施の形態において
は、層間絶縁膜を平坦化する際にＣＭＰ（化学的機械的
研磨法）を用いたが、これはレジストエッチバック法を
用いて平坦化しても良く、また層間絶縁膜を流動性のあ
る膜とし、熱処理によりリフローをさせて平坦化しても
良い。

【００３８】第２の実施の形態においては、第１のシリ
コン酸化膜２０６をボロン及びリンを含むシリコン酸化
膜で形成し、第２のシリコン酸化膜２０７を無添加のシ
リコン酸化膜で形成した例で説明したが、第１のシリコ
ン酸化膜２０６と第２のシリコン酸化膜２０７はエッチ
ング速度が異なる材料で形成されていれば良く、第１の
シリコン酸化膜２０６のエッチング速度が第２のシリコ
ン酸化膜２０７のエッチング速度より速いものであれば
良い。第１の実施の形態及び第２の実施の形態において
は、製造のプロセスを特定の工程に限定して説明した
が、本発明の製造方法はこれらの工程に限定されるもの
ではなく、例えば酸化膜を形成する際の熱酸化とＣＶ
Ｄ、エッチングを行う際のドライエッチングとウェット
エッチングといった具合に互いに互換性のあるプロセス
であれば良い。

【００３９】

【発明の効果】以上、実施の形態について詳細に説明し
たところから明らかなように、本発明は次の効果を有す
る。本発明の半導体装置において、真性ベース層はコレ
クタ層の凸形状の上面と側面の一部に沿って形成されて
おり、真性ベース層の断面はコレクタ層の上方部分を覆
うように「コ」の字状の形状を有しているため、真性ベ
ース層とコレクタ層との接触面積が大きく形成されてい
る。また、本発明の半導体装置において、真性ベース層
の表面と側面に接触するよう多結晶シリコン膜を形成し
ているため、真性ベース層と多結晶シリコン膜は広い面
積で接触しており、本発明の半導体装置ではバイポーラ
トランジスタのベース抵抗を低減することができる。さ
らに、本発明の半導体装置においては、真性ベース層が
コレクタ層の上面及び深いトレンチと浅いトレンチの各
側面に沿って形成されているため、トランジスタのセル
面積を大きくする必要がなく、半導体装置の歩留まり低
下を招くことがない。本発明の半導体装置の製造方法に
よれば、真性ベース層とコレクタ層は大きな面積で接触
し、かつ外部ベース層と真性ベース層がその上方と側方
で接触するために、両者の接触面積が大きくなり、バイ
ポーラトランジスタのベース抵抗が低減された半導体装
置を製造することができる。また、本発明の半導体装置
の製造方法によれば、第１の絶縁膜のエッチングを行う
ときは、第２の絶縁膜もマスクとして機能するため、自
己整合的にエッチングを行うことができ、ベース抵抗の
ばらつきの極めて少ない優れた半導体装置を製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図２】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図３】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図４】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図５】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図６】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図７】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図８】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図９】本発明の第１の実施の形態における半導体装置
の製造工程を説明する構造断面図である。

【図１０】本発明の第１の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１１】本発明の第１の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１２】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１３】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１４】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１５】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１６】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１７】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１８】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図１９】本発明の第２の実施の形態における半導体装
置の製造工程を説明する構造断面図である。

【図２０】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２１】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２２】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２３】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２４】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２５】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２６】従来の半導体装置の製造工程を説明する構造
断面図である。

【図２７】従来の半導体装置の製造工程を説明する構造
断面図である。

【符号の説明】

１００ Ｐ型半導体基板 １０１ Ｎ型埋め込み層 １０２ Ｎ型エピタキシャル層 １０３ 第１のトレンチ １０４ レジスト膜 １０５ 第２のトレンチ １０６ 第１のシリコン酸化膜 １０７ 第２のシリコン酸化膜 １０８ レジスト膜 １０９ 真性ベース層 １１０ 第３のシリコン酸化膜 １１１ レジスト膜 １１２ Ｐ型の多結晶シリコン膜 １１３ 第４のシリコン酸化膜 １１４ レジスト膜 １１５ 第５のシリコン酸化膜 １１６ サイドウォール １１７ Ｎ型の多結晶シリコン膜 １１８ エミッタ層 １１９ 第６のシリコン酸化膜 １２０ Ａｌ配線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にバイポーラトランジスタ
   を有する半導体装置において、 前記バイポーラトランジスタは、第１導電型不純物を含
   み、上面に凸形状が形成されたコレクタ層と、 前記コレクタ層の凸形状の上方と側方に断面が「コ」の
   字状を有して形成され、第２導電型不純物を含む真性ベ
   ース層と、 前記真性ベース層の少なくとも上方の一部と側方で接触
   し、前記真性ベース層よりも高濃度の第２導電型不純物
   を含む外部ベース層と、 前記真性ベース層内に形成された高濃度の第１導電型不
   純物を含むエミッタ層と、を具備することを特徴とする
   半導体装置。
2. 【請求項２】 半導体基板上にバイポーラトランジスタ
   を有する半導体装置において、 前記バイポーラトランジスタは、第１導電型不純物を含
   み、上面にトレンチが形成されたコレクタ層と、 前記トレンチの内部にエッチング速度の異なる絶縁材が
   層をなして形成された第１と第２の絶縁層と、 前記コレクタ層の上面と前記トレンチの側面とに断面が
   「コ」の字状を有して形成され、第２導電型不純物を含
   む真性ベース層と、 前記真性ベース層の少なくとも上方の一部と側方で接触
   し、前記真性ベース層よりも高濃度の第２導電型不純物
   を含む外部ベース層と、 前記真性ベース層内に形成された高濃度の第１導電型不
   純物を含むエミッタ層と、を具備することを特徴とする
   半導体装置。
3. 【請求項３】 真性ベース層は少なくともシリコン及び
   ゲルマニウムを含む半導体により構成されていることを
   特徴とする請求項１又は２に記載の半導体装置。
4. 【請求項４】 半導体基板上にバイポーラトランジスタ
   を有する半導体装置の製造方法において、 前記半導体基板の所定の領域に第１導電型不純物を導入
   してコレクタ層を形成する工程と、 前記コレクタ層の側方に前記コレクタ層より深い第１の
   トレンチを形成し、前記コレクタ層内の所定の位置に前
   記コレクタ層よりも浅い第２のトレンチを形成する工程
   と、 前記第１のトレンチと前記第２のトレンチのうち少なく
   とも前記第２のトレンチ内に第１の絶縁層を形成する工
   程と、 前記第１の絶縁層を有する半導体基板上に第２の絶縁層
   を形成する工程と、 前記コレクタ層の表面の所定の領域とその周辺の前記第
   １のトレンチと前記第２のトレンチのそれぞれの一部の
   上に形成された前記第２の絶縁層を除去する工程と、 前記第１の絶縁層の一部を除去し、前記コレクタ層の表
   面に加えてその側面の一部を露出させて前記コレクタ層
   の表面に露出した凸形状を形成する工程と、 前記コレクタ層の凸形状の表面と側面に第２導電型不純
   物を含む真性ベース層をエピタキシャル成長により形成
   してその断面を「コ」の字状にする工程と、 前記真性ベース層上の所定の領域に第３の絶縁層を形成
   する工程と、 前記真性ベース層の少なくとも表面の一部と側面とに接
   触させるように高濃度の第２導電型不純物を含む第１の
   導電性半導体膜を形成する工程と、 前記第１の導電性半導体膜の所定の領域を除去し、前記
   第３の絶縁層の一部を露出させる工程と、 前記第３の絶縁層の一部が露出した前記半導体基板上に
   第４の絶縁層を形成する工程と、 前記第３の絶縁層と前記第４の絶縁層の所定の領域を除
   去し、前記真性ベース層の一部を露出させる工程と、 前記真性ベース層の所定の領域に高濃度の第１導電型不
   純物を含むエミッタ層を形成する工程と、 を少なくとも有することを特徴とする半導体装置の製造
   方法。
5. 【請求項５】 半導体基板上にバイポーラトランジスタ
   を有する半導体装置の製造方法において、 前記半導体基板の所定の領域に第１導電型不純物を導入
   してコレクタ層を形成する工程と、 前記コレクタ層の側方に前記コレクタ層より深い第１の
   トレンチを形成し、前記コレクタ層内の所定の位置に前
   記コレクタ層よりも浅い第２のトレンチを形成する工程
   と、 前記第１のトレンチと前記第２のトレンチのうち少なく
   とも前記第２のトレンチ内に第１の絶縁層を形成して当
   該第２のトレンチを部分的に埋めた後、前記第１の絶縁
   層とはエッチング速度の異なる第２の絶縁層を当該第２
   のトレンチに埋める工程と、 前記第１の絶縁層と前記第２の絶縁層を有する前記半導
   体基板上に第３の絶縁層を形成する工程と、 前記コレクタ層の表面の所定の領域とその周辺の前記第
   １のトレンチと前記第２のトレンチのそれぞれの一部の
   上に形成された前記第３の絶縁層を除去する工程と、 前記第１の絶縁層の一部を選択的に除去し、前記コレク
   タ層の表面に加えてその側面の一部を露出させて前記コ
   レクタ層の表面に露出した凸形状を形成する工程と、 前記コレクタ層の凸形状の表面と側面に第２導電型不純
   物を含む真性ベース層をエピタキシャル成長により形成
   してその断面を「コ」の字状にする工程と、 前記真性ベース層上の所定の領域に第４の絶縁層を形成
   する工程と、 前記真性ベース層の少なくとも表面の一部と側面とに接
   触させるように高濃度の第２導電型不純物を含む第１の
   導電性半導体膜を形成する工程と、 前記第１の導電性半導体膜の所定の領域を除去し、前記
   第４の絶縁層の一部を露出させる工程と、 前記第４の絶縁層の一部が露出した前記半導体基板上に
   第５の絶縁層を形成する工程と、 前記第４の絶縁層と前記第５の絶縁層の所定の領域を除
   去し、前記真性ベース層の一部を露出させる工程と、 前記真性ベース層の所定の部分に高濃度の第１導電型不
   純物を含むエミッタ層を形成する工程と、を少なくとも
   有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 真性ベース層は少なくともシリコン及び
   ゲルマニウムを含む半導体により構成されていることを
   特徴とする請求項４又は５に記載の半導体装置の製造方
   法。