JP2002016077A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ベース層の抵抗が低く、リーク電流が小さい
高速化と低リークの両特性を備え、しかも小型化した半
導体装置を提供する。 【解決手段】 第１の方法は、ベースとなるＳｉ−Ｇｅ
混晶層とエミッタとなるシリコンエピタキシャル膜を連
続して成膜し、ウエットエッチングによりシリコンエピ
タキシャル膜を除去してエミッタを形成する。第２の方
法は、ベースとなるＳｉ−Ｇｅ混晶層とエミッタとなる
シリコンエピタキシャル膜の上にシリコン酸化膜とシリ
コン窒化膜を形成し、シリコン窒化膜を選択性エッチャ
ントを用いてウエットエッチングしてエミッタ開口部を
形成する。いずれの方法でもエミッタとなるシリコンエ
ピタキシャル膜にプラズマダメッジが入らないので、リ
ーク電流が小さい半導体装置が得られる。また、エミッ
タ周囲の側壁を薄くできるのでベース抵抗を低くするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン−ゲルマ
ニウム（Ｓｉ−Ｇｅ）合金ベース層のヘテロ接合バイポ
ーラトランジスタ半導体装置の製造方法並びにその方法
により得られた半導体装置に関するものである。

【０００２】

【従来の技術】Ｓｉ−Ｇｅ合金をベース層とするヘテロ
接合バイポーラトランジスタが、広い周波数応答及び低
雑音という有利な特性を備えたものであることは良く知
られている。例えば、Ｓｉ−Ｇｅ合金をベースとするヘ
テロ接合バイポーラトランジスタの製造方法としては、
特開平９−１８６１７２に開示されているように、シリ
コン基板上に埋め込み型サブコレクタ領域、コレクタ
層，ロコス法（ Local Oxidation of Silikon： ＬＯＣ
ＯＳ）からなる酸化膜を形成した後、ベース領域となる
バッファ層としてのシリコン層、ボロン（Ｂ）ドープの
Ｓｉ−Ｇｅ合金層、及びキャッピング層としてのシリ
コン層を基板全面に非選択成長させ、不要領域をリソグ
ラフィーによるパターニングにより除去し、その上に酸
化膜を形成した後、活性領域となる部分にのみ開口部を
窓明けし、基板全面にＡｓをドープした多結晶シリコン
を載置して、熱処理することにより多結晶シリコン中の
不純物であるＡｓをキャッピング層であるシリコン層に
拡散させて、真性エミッタ領域を形成している。

【０００３】さらに詳しくは、まずシリコン基板上の所
定の位置に、Ａｓ等をイオン注入して埋め込み型のサブ
コレクタ領域を形成する。次に通常のＣＶＤ法または熱
酸化法により、シリコン酸化膜を形成する。次いで、該
シリコン酸化膜の所定の位置に通常の方法で開口部が明
けられ、この開口部内にシリコン膜が選択的エピタキシ
ャル成長によって成膜され、Ａｓをドーピングしてコレ
クタ層が形成される。次いで、Ｓｉ−Ｇｅ合金の成長を
容易にするため、シランを用いてシリコン膜を成長させ
る。シリコン膜は、外因性エミッタ領域では酸化物上に
成長させるので多結晶膜として形成される。一方、真性
エミッタ部分では単結晶シリコン上にエピタキシャル膜
として形成される。次に、ベース領域となるＳｉ−Ｇｅ
合金層が形成される。Ｓｉ−Ｇｅ合金層は先のシリコン
膜と同様に、外因性エミッタ領域では多結晶膜として形
成され、真性エミッタ部分ではエピタキシャルに成長す
る。

【０００４】次に、Ｓｉ−Ｇｅ合金層の上全面にシリコ
ン膜をエピタキシャル成長させる。このシリコン膜も先
の場合と同様に、外因性エミッタ領域では多結晶膜とし
て形成され、真性エミッタ部分ではエピタキシャルに成
長する。次いで、約３００ｎｍ程度の厚さのシリコン酸
化膜を、化学気相成長法等によって形成し、このシリコ
ン酸化膜のエミッタ領域に相当する位置に、反応イオン
エッチングを利用してエミッタ開口部を設ける。次い
で、このエミッタ開口部を含む全面に多結晶シリコンを
堆積させると、多結晶シリコンが前記エミッタ開口部内
を埋め尽くす。

【０００５】次に、レジスト処理及びその後のエッチン
グ処理により、前記多結晶シリコン膜及びその下のシリ
コン酸化膜を所定の形状にパターニングする。次いで、
先のＳｉ−Ｇｅ合金層及びＳｉ−Ｇｅ合金層を挟む上下
のシリコンエピタキシャル膜に、ボロン（Ｂ）及びボロ
ンジフルオライド（ＢＦ）をイオン注入して、外因性ベ
ース領域を形成する。その後、フォトリソグラフィーに
より、前記Ｓｉ−Ｇｅ合金層及びＳｉ−Ｇｅ合金層を挟
む上下のシリコンエピタキシャル膜をパターニングし
て、外因性ベース領域を形成する。

【０００６】最後に、エミッタ上側のコンタクト層及び
ベースコンタクト層を形成する。この工程は、チタニウ
ムジシリサイドを６４０℃で６０秒間、次いで８００℃
で４０秒間の急速熱アニーリングプロセスを用いて自己
整合的に成長させることにより行われる。このアニール
は、好ましくは窒素気流中で行う。

【０００７】

【発明が解決しようとする課題】上記のような従来の方
法では、以下に述べるような問題点がある。即ち、 １）エミッタ部を形成する際に、約３００ｎｍ程度の厚
いシリコン酸化膜をプラズマ強化化学気相成長法により
成膜し、しかる後該シリコン酸化膜をプラズマイオンエ
ッチングしてエミッタ開口部を形成する。この際、エミ
ッタ開口部直下の将来エミッタとなるべきシリコンエピ
タキシャル膜やベースとなるＳｉ−Ｇｅ合金層にプラズ
マダメージが入り、接合リークが生じるためリーク電流
が大きくなり、トランジスタの性能が低下する。 ２）エミッタ電極と外部ベース領域との間の絶縁分離領
域を形成する際に、シリコン酸化膜のエッチングによる
開口部の形成及びエミッタ電極のエッチングによる形成
と、２回のリソグラフィー工程を使用して形成するの
で、リソグラフィーのズレ分の余裕を見込まねばなら
ず、その分絶縁分離領域が大きくなる。絶縁分離領域の
下部のＳｉ−Ｇｅベース層は低抵抗化するための手段が
無く、絶縁分離領域が大きくなると、それだけベース抵
抗が大きくなり、トランジスタの性能に悪影響を及ぼす
こととなる。従来技術では、捏塩分離領域の幅を０．５
μｍ以下に狭くすることは困難であった。 ３）エミッタ電極と外部ベース領域との間の絶縁分離領
域を形成する際に、シリコン酸化膜のエッチングによる
開口部の形成及びエミッタ電極のエッチングによる形成
と、２回のリソグラフィー工程を使用して形成するの
で、リソグラフィー工程のズレを見込んで、シリコン酸
化膜の開口部サイズよりもエミッタ電極のサイズをを大
きくしなければならず、その分だけ素子の微細化が困難
となる。

【０００８】本発明は上記の問題点を解決するためにな
されたものであって、素子の高速化と低リークの両特性
を備え、しかも小型化した半導体装置を提供しようとす
るものである。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の方法は、シリコンゲルマニウム合金
をベース層とするプレーナ型バイポーラトランジスタの
製造方法であって、第１導電型のコレクタ層が形成され
たシリコン基板上に、シリコンとゲルマニウムの合金か
らなる前記第１の導電型とは反対型の第２導電型のベー
ス領域を形成し、該ベース領域を含む前記基板全面に多
結晶シリコン層と絶縁膜を順次連続的に形成した後、前
記ベース領域内の活性領域の上部以外の前記絶縁膜と前
記多結晶シリコン層の一部とをドライエッチングにより
除去した後、露出した残りの前記多結晶シリコン層をウ
エットエッチングにより除去して前記活性領域上にエミ
ッタ電極部を形成し、次いで、該エミッタ電極部上の前
記絶縁膜を除去した後、該エミッタ電極部を含む前記シ
リコン基板全面を絶縁膜にて被覆した後に、該絶縁膜を
エッチバックして該エミッタ電極部に側壁を形成する製
造方法を採用した。

【００１０】この方法によれば、ベース層となるＳｉ−
Ｇｅ合金層とエミッタとなるシリコンエピタキシャル層
を連続成膜し、これらＳｉ−Ｇｅ合金層とシリコンエピ
タキシャル層の上部でプラズマ処理をすることは無いの
で、Ｓｉ−Ｇｅ合金層やシリコンエピタキシャル層にプ
ラズマダメージが入ることも無く、リーク電流が少なく
なるので高特性のバイポーラトランジスタが得られる。
また、この方法によれば、エミッタ領域の周囲に側壁を
形成するに際して、エミッタ用多結晶シリコンの周囲を
シリコン酸化膜で覆った後、所定のエッチング条件でシ
リコン酸化膜を除去して形成するので、側壁の厚さを薄
く形成することが可能となり、側壁直下の高抵抗のベー
ス領域を０．１μｍ程度に狭く構成することが可能とな
るので、ベース抵抗の小さな高性能のトランジスタを得
ることができる。それと同時に、半導体素子の微細化に
も貢献するものとなる。

【００１１】また、本発明の半導体装置の製造方法にあ
っては、前記側壁を形成後、前記シリコン基板表面全面
に電極形成用金属膜を形成した後、熱処理を施して金属
シリサイド膜を形成し、電極部以外の該金属シリサイド
膜をエッチングにより除去する方法を採用することがで
きる。金属シリサイド膜を使用することより、容易にベ
ース抵抗を低くすることができる。

【００１２】また、本発明のもう一つの半導体装置の製
造方法は、シリコンゲルマニウム合金をベース層とする
プレーナ型バイポーラトランジスタの製造方法であっ
て、第１導電型のコレクタ層が形成されたシリコン基板
上に、シリコンとゲルマニウムの混晶相からなる前記第
１の導電型とは反対型の第２導電型のベース領域を形成
し、該ベース領域を含む前記基板全面にシリコン窒化膜
とシリコン酸化膜を順次連続的に形成した後、該ベース
領域内の活性領域上の該シリコン酸化膜をドライエッチ
ングにより除去した後、露出した該シリコン窒化膜をウ
エットエッチングにより除去して開口部を形成し、次い
で該開口部を含む前記シリコン基板全面に多結晶シリコ
ン層を形成した後、該多結晶シリコン層をエッチバック
してエミッタ電極部を形成し、次いで前記シリコン窒化
膜と前記シリコン酸化膜を除去した後、該エミッタ電極
部を含む前記シリコン基板全面に絶縁膜を形成し、該絶
縁膜をエッチバックして該エミッタ電極部に側壁を形成
する半導体装置の製造方法とした。

【００１３】この方法によれば、シリコン酸化膜をエッ
チングしてエミッタ開口部を形成する際に、シリコン酸
化膜の下にシリコン窒化膜を配置し、シリコン酸化膜の
エッチングはドライエッチングで行い、シリコン窒化膜
のエッチングはウエットエッチングで行うので、将来エ
ミッタ領域となるシリコンエピタキシャル層やベース層
であるＳｉ−Ｇｅ合金層にはプラズマダメッジが入るこ
とは無い。従って、リーク電流が少なくなるので高特性
のバイポーラトランジスタが得られる。また、本発明の
半導体装置の製造方法にあっても、前記側壁を形成する
際にエミッタ用多結晶シリコンの周囲のシリコン酸化膜
を、所定のエッチング条件で除去して形成するので、側
壁の厚さを薄く形成することが可能となり、側壁直下の
高抵抗のベース領域を０．１μｍ程度に狭く構成するこ
とが可能となるので、ベース抵抗の小さな高性能のバイ
ポーラトランジスタを得ることができる。それと同時
に、半導体素子の微細化にも貢献するものとなる。

【００１４】また、本発明の半導体装置の製造方法にあ
っても、前記側壁を形成後、前記シリコン基板表面全面
に電極形成用金属膜を形成した後、熱処理を施して金属
シリサイド膜を形成し、電極部以外の該金属シリサイド
膜をエッチングにより除去する方法を採用することがで
きる。金属シリサイド膜を使用することにより容易にベ
ース抵抗を低くすることができる。

【００１５】本発明の半導体装置は、前記第２の半導体
装置の製造方法によって得られる半導体装置であって、
シリコンゲルマニウム合金をベース層とするプレーナ型
バイポーラトランジスタ半導体装置であって、シリコン
ゲルマニウム合金のベース層上に多結晶シリコンからな
るエミッタ電極部を有し、該エミッタ電極部は周囲を絶
縁膜材からなる側壁で囲まれてベース領域と分離されて
おり、前記シリコンゲルマニウム混晶ベース層と接する
部分の該側壁の厚さが他の部分の側壁の厚さよりも薄い
半導体装置である。このような側壁の厚さが薄い半導体
装置の構造を採用することにより、側壁直下の高抵抗部
分が少なくなり、ベース抵抗が小さな半導体装置とする
ことができる。

【００１６】

【発明の実施の形態】次に図面を用いて本発明を詳細に
説明する。 （第１の実施形態）図１は、本発明の第１の実施形態の
方法によって得られる半導体装置の断面を示す図であ
る。図１において埋め込みサブコレクタ層１を設けたｐ
型シリコン基板１０に、素子分離のためのＬＯＣＯＳ酸
化膜３を形成し、一方のＬＯＣＯＳ酸化膜３の上にはベ
ース層となるエピタキシャルに成長させたシリコンゲル
マニウム合金層７とチタンシリサイド膜１３を介して、
Ａｌ−Ｓｉ合金からなるベース電極４１が設けてある。
もう一方のＬＯＣＯＳ酸化膜３には、埋め込みサブコレ
クタ層１まで達するコレクタ開口部を設け、コレクタ補
償領域５、多結晶シリコン１１及びチタンシリサイド膜
１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ
電極３１を設けてある。さらに、ＬＯＣＯＳ酸化膜３が
無い部分には、リンドープのシリコンエピタキシャル層
２を設け、このシリコンエピタキシャル層２の上にベー
ス層となるエピタキシャルなシリコンゲルマニウム（Ｓ
ｉ−Ｇｅ）合金層７、エミッタ電極領域となるシリコン
エピタキシャル膜８、多結晶シリコン１１及びチタンシ
リサイド膜１３を順次載置して、Ａｌ−Ｓｉ合金からな
るエミッタ電極２１を設けてある。エミッタ電極領域周
囲には絶縁膜からなる側壁１５が設けられている。

【００１７】図１に示す半導体装置においては、エミッ
タ電極用の多結晶シリコン１１の周囲の側壁１５の幅は
極力狭く構成されているので、側壁１５の下のベース層
である高抵抗のＳｉ−Ｇｅ合金層７の幅は狭く、ベース
層の大部分は低抵抗のチタンシリサイド膜１３で覆われ
て構成されているので、ベース抵抗の小さな半導体装置
となっている。

【００１８】次に、図面を使用して、本発明の第１の実
施形態の半導体装置の製造方法について詳しく説明す
る。図２〜図１３に、本発明の第１の半導体装置の製造
方法の工程断面図を示す。先ず、図２に示すようにｐ型
シリコン基板１０の、素子領域にのみＡｓイオンを注入
し、活性化のための熱処理を行って埋め込みサブコレク
タ層１を形成する。その上にＬＰ−ＣＶＤによりリンド
ープのシリコンエピタキシャル層２を成膜した後、ＬＯ
ＣＯＳ酸化膜３により素子間分離を行う。次に、図３に
示すようにコレクタ電極開口部３３を開け、該コレクタ
電極開口部３３にリンイオン３５を注入してコレクタ補
償領域５を形成し、熱酸化を行ってコレクタ補償領域５
の活性化処理と、コレクタ補償領域５上への酸化膜の形
成を行う。

【００１９】続いて、図４に示すように、ベース層とな
るエピタキシャルなアンドープ又はボロンドープのシリ
コンゲルマニウム（Ｓｉ−Ｇｅ）合金層７と、将来エミ
ッタとなるアンドープのシリコンエピタキシャル膜８を
ＬＰ−ＣＶＤにより連続して成膜する。しかる後、コレ
クタ電極部３０のＳｉ−Ｇｅ合金層７及びシリコンエピ
タキシャル膜８を所定の形状にパターニングしてエッチ
ング除去する。次いで、図５に示すように、コレクタ電
極開口部３３の酸化膜を除去した後、ＬＰ−ＣＶＤによ
りリンドープの多結晶シリコン１１を載置し、さらにＡ
Ｐ−ＣＶＤによりシリコン酸化膜９を成膜する。

【００２０】次いで、エミッタ電極部２０及びコレクタ
電極部３０のシリコン酸化膜９をリソグラフィーにより
パターニングして、レジストパターン４をマスクとして
前記シリコン酸化膜９、及び多結晶シリコン１１の深さ
方向の９割方をドライエッチングにより除去して、図６
に示すようにエミッタ電極部２０及びコレクタ電極部３
０以外の部分に僅かの多結晶シリコン１１を残す。ドラ
イエッチングにより多結晶シリコン１１を全部除去しよ
うとすると、シリコンエピタキシャル膜８及びＳｉ−Ｇ
ｅ合金層７にプラズマダメッジが入る恐れがあるので、
ドライエッチングは多結晶シリコン１１の一部にとどめ
るべきである。

【００２１】そして、次に図７に示すように、レジスト
パターン４を除去した後、シリコン酸化膜９をマスクと
して前記僅かに残った多結晶シリコン１１とシリコンエ
ピタキシャル膜８を、選択性エッチャントを用いてウエ
ットエッチングして除去する。選択性エッチャントとし
ては、例えばエチレンジアミン・ピロカテコール水溶液
が利用できる。シリコンエピタキシャル膜８をウエット
エッチングすれば、ベース層となるＳｉ−Ｇｅ合金層７
にプラズマダメージが入ることは無い。また、この際Ｓ
ｉ−Ｇｅ合金層７は、エッチングストッパーとして作用
するので、必要以上にエッチングが進むこともない。ま
た、この時シリコン酸化膜９はエミッタ電極部２０及び
コレクタ電極部３０の多結晶シリコン１１の上に、傘状
に残っている。

【００２２】次に、図８に示すように、この傘状に残っ
ているシリコン酸化膜９を残したまま、ＡＰ−ＣＶＤに
より基板全面に再度シリコン酸化膜２６を約１，０００
Å程度の厚さに成膜する。次いで、図９に示すように、
先に成膜したシリコン酸化膜２６をドライエッチングに
よりエッチバックして、エミッタ電極部２０及びコレク
タ電極部３０の周囲に側壁１５，１６をそれぞれ形成す
る。この時、側壁１５，１６の幅は、シリコン酸化膜９
の厚さとエッチング条件によって決まる。従って、シリ
コン酸化膜９の厚さによってエッチング条件を最適に設
定して、側壁１５，１６の幅がなるべく薄くなるように
する。側壁１５，１６の幅が薄くなれば、その下の側壁
１５，１６によって覆われる高抵抗のＳｉ−Ｇｅ合金層
７の幅も狭くなり、ベース抵抗を低くすることが可能に
なる。

【００２３】続いて、図１０に示すように、基板全面に
スパッタにより下地膜としてのＴｉとその上にＴｉＮを
成膜し（Ｔｉ／ＴｉＮ膜を符号１２で表示）、熱処理を
する。熱処理をすることによりＴｉ／ＴｉＮ膜１２はよ
り抵抗の低いチタンシリサイド膜１３となる。さらにこ
のチタンシリサイド膜１３をフッ酸過水により除去し
て、図１１に示すように、エミッタ電極部２０、コレク
タ電極部３０及びベース電極部４０の上面部のみに、チ
タンシリサイド膜１３を残す。これによりベース層とな
るＳｉ−Ｇｅ合金層７は、側壁１５の直下を除いて抵抗
の低いチタンシリサイド膜１３で覆われることになり、
ベース抵抗の低い半導体装置が得られる。

【００２４】最後に、図１２に示すように、ＡＰ−ＣＶ
Ｄにより再度全面にシリコン酸化膜２７を形成し、所定
にパターニングとエッチングを行って、エミッタ電極部
２０、コレクタ電極部３０及びベース電極部４０にそれ
ぞれエミッタ電極開口部２３、コレクタ電極開口部３３
及びベース電極開口部４３を設ける。次いで、図１３に
示すように、電極となるアルミニウム−シリコン（Ａｌ
−Ｓｉ）合金膜１７を全面にスパッタにより成膜し、所
定の形状にパターニングとエッチングをして、エミッタ
電極２１、コレクタ電極３１及びベース電極４１を形成
する。このようにして図１に示すバイポーラ型半導体装
置を得る。

【００２５】このようにして得られた半導体装置は、ベ
ース層となるＳｉ−Ｇｅ合金層とエミッタとなるシリコ
ンエピタキシャル層を連続成膜し、これらＳｉ−Ｇｅ合
金層とシリコンエピタキシャル層の上部でプラズマ処理
をすることは無いので、Ｓｉ−Ｇｅ合金層やシリコンエ
ピタキシャル層にプラズマダメージが入ることも無く、
リーク電流が少なくなるので高特性の半導体装置バイポ
ーラトランジスタが得られる。また、この方法により得
られた半導体装置は、エミッタ領域の周囲に側壁を形成
するのに際して、エミッタ用多結晶シリコンの周囲をシ
リコン酸化膜で覆った後、所定のエッチング条件でシリ
コン酸化膜を除去して形成するので、側壁の厚さを薄く
形成することが可能となり、側壁直下の高抵抗のベース
領域を極力狭く構成することが可能となるので、ベース
抵抗の小さな高性能のトランジスタを得ることができ
る。それと同時に、半導体素子の微細化にも貢献するも
のとなる。

【００２６】また、この方法により得られた半導体装置
は前記側壁を形成後、前記シリコン基板表面全面に電極
形成用金属膜を形成した後、熱処理を施して抵抗の低い
金属シリサイド膜をＳｉ−Ｇｅ合金層の上に形成するこ
とより、ベース抵抗の低い半導体装置となっている。

【００２７】（第２の実施形態）図２４に、本発明の第
２の実施形態の製造方法によって得られる半導体装置の
断面図を示す。図１に示す第１の製造方法によって得ら
れる半導体装置と異なる点は、エミッタ電極部１２０の
側壁１１５のシリコンゲルマニウム（Ｓｉ−Ｇｅ）合金
層１０７と接する部分の厚さが、他の部分よりも薄くな
っている点である。その他の構造は、第１の実施形態の
場合と同様である。第２の実施形態によって得られた半
導体装置においても、エミッタ開口部を形成するのに際
してウエットエッチングを採用するので、ベース層とな
るＳｉ−Ｇｅ合金層やエミッタとなるシリコンエピタキ
シャル層にプラズマダメッジがはいることは無く、リー
ク電流が少なくなるので高特性の半導体装置バイポーラ
トランジスタが得られる。

【００２８】また、この方法により得られた半導体装置
は、エミッタ領域を形成するのに際してシリコン酸化膜
であらかじめエミッタ開口部を形成しておき、該エミッ
タ開口部内にエミッタ用の多結晶シリコンを埋め込み、
しかる後、エミッタ領域の周囲に側壁を形成する。この
時、エミッタ開口部を形成するシリコン酸化膜を所定の
エッチング条件で除去して形成するので、側壁の厚さを
薄く形成することが可能となり、側壁直下の高抵抗のベ
ース領域を極力狭く構成することが可能となるので、ベ
ース抵抗の小さな高性能のトランジスタを得ることがで
きる。それと同時に、半導体素子の微細化にも寄与する
ものとなる。また、この方法により得られた半導体装置
でも、前記側壁を形成後前記シリコン基板表面全面に電
極形成用金属膜を形成した後、熱処理を施して抵抗の低
い金属シリサイド膜をＳｉ−Ｇｅ合金層の上に形成する
ことより、ベース抵抗の低い半導体装置となっている。

【００２９】次に、図面を使用して、本発明の第２の実
施形態の方法について詳しく説明する。図１４〜図２４
に、本発明の第２の実施形態による半導体装置の製造方
法の工程断面図を示す。先ず、図１４に示すようにｐ型
シリコン基板１１０の、素子領域にのみＡｓイオンを注
入し、活性化のための熱処理を行って埋め込みサブコレ
クタ層１０１を形成する。その上にＬＰ−ＣＶＤにより
リンドープのシリコンエピタキシャル層１０２を成膜し
た後、ＬＯＣＯＳ酸化膜１０３により素子間分離を行
う。次に、図１５に示すようにコレクタ電極開口部１３
３のみを開口したレジストパターン１０４を通して、シ
リコンエピタキシャル層１０２にリンイオンを注入して
コレクタ補償領域１０５を形成し、熱酸化を行ってコレ
クタ補償領域１０５の活性化処理と、コレクタ補償領域
１０５への酸化膜の形成を行う。この時、図１６に示す
ように、高濃度にリンイオン１３５が注入されたコレク
タ補償領域１０５の上に厚いシリコン酸化膜１０６が形
成される。

【００３０】続いて、図１７に示すように、アンドープ
のシリコンエピタキシャル層、ボロンドープのシリコン
ゲルマニウム（Ｓｉ−Ｇｅ）混晶エピタキシャル層及び
アンドープのシリコンエピタキシャル層の３層積層構造
からなるエピタキシャルなシリコンゲルマニウム（Ｓｉ
−Ｇｅ）合金層１０７をＬＰ−ＣＶＤにより連続して成
膜する。この３層積層構造のＳｉ−Ｇｅ合金層１０７
は、将来ベース層とエミッタとなる層である。次いで、
フォトリソ加工によりコレクタ電極部１３０の該Ｓｉ−
Ｇｅ合金層１０７を除去し、ベース電極部１４０及びエ
ミッタ電極部１２０にのみＳｉ−Ｇｅ合金層１０７を残
す。

【００３１】次に、図１８に示すように、熱ＣＶＤによ
りシリコン窒化膜（Ｓｉ₃Ｎ₄）１１４及びシリコン酸化
膜１０９を成膜する。さらに、図１９に示すように、レ
ジストパターンをマスクとして、ドライエッチングによ
りエミッタ電極部１２０のシリコン酸化膜１０９を除去
し、続いてダメッジフリーのウエットエッチングにより
シリコン窒化膜１１４も除去してエミッタ電極開口部１
２３を形成する。この際、シリコン酸化膜よりもシリコ
ン窒化膜に対して大きなエッチングレートを有する選択
性エッチャントを使用して、ウエットエッチングを行
う。このような選択性エッチャントとしては、例えば
熱リン酸が利用できる。選択性エッチャントを使用する
と、シリコン酸化膜１０９はほとんどエッチングされ
ず、シリコン窒化膜１１４のみエッチングされる。エッ
チングをややオーバー気味に行うと、エミッタ電極開口
部１２３の底部のシリコン窒化膜１１４がオーバーエッ
チングされて横に広がり、Ｓｉ−Ｇｅ合金層１０７と接
する部分にエミッタ電極開口部の窪み１２３ａが形成さ
れる。このエミッタ電極開口部の窪み１２３ａは、エミ
ッタ電極周囲に側壁１１５を形成した時に、側壁１１５
の厚さを薄くして、高抵抗のＳｉ−Ｇｅ合金ベース層の
幅を狭くし、ベース抵抗を下げる働きをするものであ
る。

【００３２】次いで、図２０に示すように、ＬＰ−ＣＶ
Ｄによりリンドープの多結晶シリコン１１１を載置す
る。引き続き該多結晶シリコン１１１をエッチバック
し、図２１に示すようにエミッタ電極開口部１２３内に
のみ多結晶シリコン１１１を残して、エミッタ電極領域
１２２を形成する。続いて、図２２に示すように、シリ
コン酸化膜１０９とシリコン窒化膜１１４をエッチング
除去してエミッタ電極部１２０に側壁１１５を形成す
る。側壁１１５の幅は、エミッタ開口部１２２の大きさ
とエッチング条件によって決まる。従って、エミッタ電
極領域の大きさによってエッチング条件を最適に設定し
て、側壁１１５の幅がなるべく薄くなるようにする。側
壁１１５の幅が薄くなれば、その下の側壁１１５によっ
て覆われるＳｉ−Ｇｅ合金層１０７の幅も狭くなり、ベ
ース抵抗を低くすることが可能になる。

【００３３】次に、図２３に示すように、基板全面にス
パッタにより下地膜としてのＴｉとその上にＴｉＮを成
膜し（Ｔｉ／ＴｉＮ膜を符号１１２で表示）、熱処理を
してＴｉ／ＴｉＮ膜１１２をチタンシリサイド膜１１３
にする。さらにチタンシリサイド膜１１３をフッ酸過水
により選択的に除去して、図２３に示すように、コレク
タ電極部１３０を除いた部分にチタンシリサイド膜１１
３を残す。これによりベース層となるＳｉ−Ｇｅ合金層
１０７は、側壁１１５の直下を除いて抵抗の低いチタン
シリサイド膜１１３で覆われることになり、ベース抵抗
の低い半導体装置が得られる。

【００３４】最後に、図２４に示すように、熱ＣＶＤに
より再度全面にシリコン酸化膜１２６を形成し、所定に
パターニングとエッチングを行って、エミッタ電極部１
２０、コレクタ電極部１３０及びベース電極部１４０に
それぞれエミッタ電極開口部、コレクタ電極開口部及び
ベース電極開口部を設ける。次いで電極となるアルミニ
ウム−シリコン（Ａｌ−Ｓｉ）合金膜を全面にスパッタ
により成膜し、所定の形状にパターニングとエッチング
をして、エミッタ電極１２１、コレクタ電極１３１及び
ベース電極１４１を形成する。このようにして図２４に
示すバイポーラ型半導体装置を得る。

【００３５】このようにして得られた半導体装置は、エ
ミッタ開口部をシリコン酸化膜とシリコン窒化膜で構成
し、シリコン酸化膜はドライエッチングにより開口し、
リコン窒化膜は選択性エッチャントを使用してウエット
エッチングするので、ベース層となるＳｉ−Ｇｅ合金層
やエミッタとなるシリコンエピタキシャル層にプラズマ
ダメージが入ることも無く、リーク電流が少なくなるの
で高特性の半導体装置バイポーラトランジスタが得られ
る。また、この方法により得られた半導体装置は、エミ
ッタ領域の周囲に側壁を形成するのに際して、エミッタ
用多結晶シリコンの周囲を覆っているシリコン酸化膜を
所定のエッチング条件で除去して形成するので、側壁の
厚さを薄く形成することが可能となり、側壁直下の高抵
抗のベース領域を極力狭く構成することが可能となるの
で、ベース抵抗の小さな高性能のトランジスタを得るこ
とができる。それと同時に、半導体素子の微細化にも寄
与するものとなる。

【００３６】また、この方法により得られた半導体装置
は前記側壁を形成後、前記シリコン基板表面全面に電極
形成用金属膜を形成した後、熱処理を施して抵抗の低い
金属シリサイド膜をＳｉ−Ｇｅ合金層の上に形成するこ
とより、より一層ベース抵抗の低い半導体装置となる。

【００３７】

【発明の効果】本発明の方法による半導体装置の製造方
法によれば、ベース層であるＳｉ−Ｇｅ合金層やエミッ
タのシリコンエピタキシャル層にプラズマダメージが入
ることは無く、リーク電流が少なくなるので高特性の半
導体装置バイポーラトランジスタが得られる。即ち、第
１の実施の形態による場合には、ベース層となるＳｉ−
Ｇｅ合金層とエミッタとなるシリコンエピタキシャル層
を連続成膜し、プラズマ処理することなく多結晶シリコ
ンを載置し、多結晶シリコンとシリコンエピタキシャル
層をウエットエッチングによりエッチング除去してエミ
ッタ部を形成する。また、第２の実施の形態による場合
には、エミッタ開口部をシリコン酸化膜とシリコン窒化
膜で構成し、シリコン酸化膜はドライエッチングにより
開口し、リコン窒化膜は選択性エッチャントを使用して
ウエットエッチングにより開口するので、ベース層とな
るＳｉ−Ｇｅ合金層やエミッタとなるシリコンエピタキ
シャル層にプラズマダメージが入ることはない。従っ
て、リーク電流が少なくなり高特性の半導体装置バイポ
ーラトランジスタが得られる。

【００３８】また、本発明の半導体装置の製造方法によ
れば、エミッタ領域の周囲に側壁を形成するのに際し
て、エミッタ用多結晶シリコン周囲シリコン酸化膜を所
定のエッチング条件で除去して形成するので、側壁の厚
さを薄く形成することが可能となり、側壁直下の高抵抗
のベース領域を極力狭く構成することが可能となるの
で、ベース抵抗の小さな高性能のトランジスタを得るこ
とができる。それと同時に、半導体素子の微細化も可能
となる。このように本発明によれば、素子の高速化と低
リークの両特性を備え、しかも小型化した素子を提供で
きる効果を奏するものとなる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態により得られる半導
体装置の断面構造を示す図である。

【図２】 図１に示す半導体装置の製造方法を示す工程
断面図である。

【図３】 図２に続く工程断面図である。

【図４】 図３に続く工程断面図である。

【図５】 図４に続く工程断面図である。

【図６】 図５に続く工程断面図である。

【図７】 図６に続く工程断面図である。

【図８】 図７に続く工程断面図である。

【図９】 図８に続く工程断面図である。

【図１０】 図９に続く工程断面図である。

【図１１】 図１０に続く工程断面図である。

【図１２】 図１１に続く工程断面図である。

【図１３】 図１２に続く工程断面図である。

【図１４】 本発明の第２の実施形態の半導体装置の製
造方法を示す工程断面図である。

【図１５】 図１４に続く工程断面図である。

【図１６】 図１２に続く工程断面図である。

【図１７】 図１２に続く工程断面図である。

【図１８】 図１２に続く工程断面図である。

【図１９】 図１２に続く工程断面図である。

【図２０】 図１２に続く工程断面図である。

【図２１】 図１２に続く工程断面図である。

【図２２】 図１２に続く工程断面図である。

【図２３】 図１２に続く工程断面図である。

【図２４】 本発明の第２の実施形態により得られる半
導体装置の断面構造を示す図である

【符号の説明】

１，１０１・・・・・埋め込みサブコレクタ層、２，１０２・
・・・・シリコンエピタキシャル層、３，１０３・・・・・ＬＯ
ＣＯＳ酸化膜、４，１０４・・・・・レジストパターン、
５，１０５・・・・・コレクタ補償領域 、７，１０７・・・・・
シリコンゲルマニウム合金層、８・・・・・シリコンエピタ
キシャル膜、９，１０９・・・・・シリコン酸化膜、１０，
１１０・・・・シリコン基板、１１，１１１・・・・多結晶シリ
コン、１２，１１２・・・・・Ｔｉ／ＴｉＮ膜、１３，１１
３・・・・・チタンシリサイド膜、１１４・・・・・シリコン窒化
膜、１５，１６，１１５・・・・・側壁、１７・・・・・アルミニ
ウム−シリコン（Ａｌ−Ｓｉ）合金膜、２０，１２０・・
・・・エミッタ電極部、２１，１２１・・・・エミッタ電極、
１２２・・・・・エミッタ電極領域、１２３・・・・・エミッタ電
極開口部、２６，１０６，１２６・・・・・シリコン酸化
膜、３０，１３０・・・・・コレクタ電極部、３１，１３１・
・・・・コレクタ電極、３３，１３３・・・・・コレクタ電極開
口部、３５，１３５・・・・・リンイオン、４０，１４０・・・
・・ベース電極部、４１，１４１・・・・ベース電極、４３・・
・・・ベース電極開口部、

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP00 AP04 BA11 BA97 BB05 BB06 BB07 BC07 BC08 BE07 BE08 BE90 BF03 BF06 BF90 BH06 BH07 BH08 BM01 BP12 BP31 BP34 BP94 BP96

Claims (5)

【特許請求の範囲】
1. 【請求項１】 シリコンゲルマニウム合金をベース層と
   するプレーナ型バイポーラトランジスタの製造方法であ
   って、第１導電型のコレクタ層が形成されたシリコン基
   板上に、シリコンとゲルマニウムの合金からなる前記第
   １の導電型とは反対型の第２導電型のベース領域を形成
   し、該ベース領域を含む前記基板全面に多結晶シリコン
   層と絶縁膜を順次連続的に形成した後、前記ベース領域
   内の活性領域の上部以外の、前記絶縁膜と前記多結晶シ
   リコン層の一部とをドライエッチングにより除去した
   後、露出した残りの前記多結晶シリコン層をウエットエ
   ッチングにより除去して前記活性領域上にエミッタ電極
   部を形成し、次いで、該エミッタ電極部上の前記絶縁膜
   を除去した後、該エミッタ電極部を含む前記シリコン基
   板全面を絶縁膜にて被覆した後に、該絶縁膜をエッチバ
   ックして該エミッタ電極部に側壁を形成することを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 前記側壁を形成後、前記シリコン基板表
   面全面に電極形成用金属膜を形成した後、熱処理を施し
   て金属シリサイド膜を形成し、電極部以外の該金属シリ
   サイド膜をエッチングにより除去することを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 シリコンゲルマニウム合金をベース層と
   するプレーナ型バイポーラトランジスタの製造方法であ
   って、第１導電型のコレクタ層が形成されたシリコン基
   板上に、シリコンとゲルマニウムの合金からなる前記第
   １の導電型とは反対型の第２導電型のベース領域を形成
   し、該ベース領域を含む前記基板全面にシリコン窒化膜
   とシリコン酸化膜を順次連続的に形成した後、該ベース
   領域内の活性領域上の該シリコン酸化膜をドライエッチ
   ングにより除去した後、露出した該シリコン窒化膜をウ
   エットエッチングにより除去して開口部を形成し、次い
   で該開口部を含む前記シリコン基板全面に多結晶シリコ
   ン層を形成した後、該多結晶シリコン層をエッチバック
   してエミッタ電極部を形成し、次いで前記シリコン窒化
   膜と前記シリコン酸化膜を除去した後、該エミッタ電極
   部を含む前記シリコン基板全面に絶縁膜を形成し、該絶
   縁膜をエッチバックして該エミッタ電極部に側壁を形成
   することを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記側壁を形成後、前記シリコン基板表
   面全面に電極形成用金属膜を形成した後、熱処理を施し
   て金属シリサイド膜を形成し、電極部以外の該金属シリ
   サイド膜をエッチングにより除去することを特徴とする
   請求項３に記載の半導体装置の製造方法。
5. 【請求項５】 シリコンゲルマニウム合金をベース層と
   するプレーナ型バイポーラトランジスタ半導体装置であ
   って、シリコンゲルマニウム合金からなるベース層上に
   多結晶シリコンからなるエミッタ電極部を有し、該エミ
   ッタ電極部は周囲を絶縁膜材からなる側壁で囲まれてベ
   ース領域と分離されており、前記シリコンゲルマニウム
   混晶ベース層と接する部分の該側壁の厚さが他の部分の
   側壁の厚さよりも薄いことを特徴とする半導体装置。