KR100361697B1 - 이종접합 바이폴라 소자 및 그 제조방법 - Google Patents
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Abstract
TI(Trench Isolation) 공정을 적용하여 소자분리영역과 액티브영역을 분리하되, 액티브영역에도 인위적으로 STI(Shallow Trench Isolation)를 형성해서 베이스와 금속전극 간의 접촉이 상기 액티브영역의 STI 상에서 이루어지도록 소자 구조를 변경하므로써, 베이스와 켈렉터간의 접촉 면적을 줄이고 동작속도를 개선할 수 있도록 한 HBT(Hetero-Bipolar Transistor) 소자 및 그 제조방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상에 에피택셜층을 형성하는 단계; 상기 에피택셜층을 일정 두께 선택식각하여, 상기 에피택셜층 내의 소자분리영역과 액티브영역에 각각 트랜치를 형성하는 단계; 소자분리영역의 상기 트랜치 내에는 제 1 STI를 형성하고, 액티브영역의 상기 트랜치 내에는 제 2 STI를 형성하는 단계; 상기 제 1 및 제 2 STI를 포함한 상기 에피택셜층 상에 박막 구조의 베이스를 형성하는 단계; 액티브영역의 상기 베이스 상에 도전막 재질의 에미터를 형성하는 단계; 상기 제 1, 제 2 STI 상의 상기 베이스 표면과 상기 에미터 상면이 각각 소정 부분 노출되도록, 상기 결과물 상에 절연막을 형성하는 단계; 및 상기 에미터 상면과 접하는 제 1 금속전극과 상기 베이스 표면과 접하는 제 2 금속전극을 형성하는 단계를 거쳐 제조되는 HBT 소자가 제공된다.
Description
본 발명은 실리콘 게르마늄(SiGe라 한다) 박막을 베이스로 하는 이종접합 바이폴라 트랜지스터(HBT:Hetero-Bipolar Transistor)의 동작속도를 개선할 수 있는 HBT 소자 및 그 제조방법에 관한 것이다.
실리콘(Si) 바이폴라 트랜지스터를 주축으로 한 Si 고속 소자의 단위소자 개발은 현재 최대 30ＧＨｚ의 동작속도를 가지는 수준까지 기술 개발이 이루어진 상태이다.
이와 같이 Si 바이폴라 소자의 동작속도를 30ＧＨｚ 수준으로 가져가기 위해서는 통상, 0.8㎛의 사진식각(lithogrphy) 기술을 적용하여 0.45㎛의 자기정렬된 에미터 폭을 구현하는 방식으로 소자를 제조해 주어야 하는데, 이 경우 공정의 CD(Critical Dimension) 제어에 한계가 뒤따를 뿐 아니라 공정의 난이도 또한 매우 커지게 된다. 게다가, 이온주입공정에 의해 베이스 폭이 조절되므로 베이스 두께를 0.1㎛ 이하로 형성하는 것이 불가능하고 에미터를 초미세 패턴으로 형성하기가 어려워, 이를 적용해서는 더 이상의 동작속도 향상을 기대할 수 없다는 문제가 발생된다.
이를 개선하고자 최근에는 공정 난이도를 낮추고 동작속도를 개선할 목적으로 SiGe 박막을 베이스로 적용하여 바이폴라 트랜지스터 설계를 이루는 일명, SiGe HBT 소자 제조 기술이 제안된 바 있다.
상기 기술은 기존의 실리콘 공정을 대부분 그대로 사용하되, 단지 베이스를 결정 성장법을 이용하여 실리콘보다 에너지 밴드 갭이 작은 SiGe 재질로 형성하고 있다는 점에서만 차이를 지닌다. 도 1에는 상기 기술에서 소개된 SiGe HBT 소자 구조를 도시한 단면도가 제시되어 있다.
도 1의 단면도에 의하면, 종래의 SiGe HBT 소자는 N형 반도체 기판(10) 상에는 소정 두께의 N형 에피택셜층(12)이 성장되고, 상기 에피택셜층(12) 상의 소자분리영역에는 필드산화막(14)이 형성되며, 상기 에피택셜층(12) 상의 액티브영역에는 SiGe 박막 구조의 베이스(16)가 형성되고, 상기 베이스(16) 상에는 N형 불순물(예컨대, As)이 도핑된 폴리실리콘 재질의 에미터(18)가 서로 소정 간격 이격되도록 배치되며, 상기 결과물 상에는 산화막 재질의 절연막(20)이 형성되고, 상기 절연막(20)을 관통해서는 에미터(18)에 접속되는 제 1 금속전극(에미터 전극)(22a)과 베이스(16)에 접속되는 제 2 금속전극(베이스 전극)(22b)이 각각 개별적으로 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 SiGe HBT 소자는 다음의 제 3 단계 공정을 거쳐 제조된다. 이를 도 2a 내지 도 2c에 제시된 공정순서도를 참조하여 살펴보면 다음과 같다.
제 1 단계로서, 도 2a와 같이 N형 반도체 기판(10) 상에 N형 에피택셜층(12)을 형성한 후, 로커스(LOCOS) 공정으로 기판 상의 소자분리영역에만 선택적으로 필드산화막(14)을 형성하여 액티브영역을 정의하고, 기판 상의 액티브영역에 SiGe 재질의 베이스(16)를 형성한다.
제 2 단계로서, 도 2b와 같이 N형 불순물(As)이 도핑된 폴리실리콘막 증착 및 이의 식각 공정을 거쳐 상기 베이스(16) 위에 서로 소정 간격 이격되도록 복수의 에미터(18)를 형성한다.
제 3 단계로서, 도 2c와 같이 상기 결과물 상에 산화막 재질의 절연막(20)을 형성한 후, "에미터(18)-에미터(18)" 간의 베이스(16) 표면과 "로커스 산화막(14)-에미터(18)" 간의 베이스(16) 표면 및 에미터(18)의 상면이 각각 소정 부분 노출되도록 이를 선택식각한 다음, 금속막 증착 및 이의 식각공정을 거쳐 에미터(18) 상면과 접하는 제 1 금속전극(22a)과 베이스(16) 표면과 접하는 제 2 금속전극(22b)을 각각 형성하므로써, 본 공정 진행을 완료한다. 그 결과, 도 1에 제시된 구조의 SiGe HBT 소자가 완성된다.
이와 같이 SiGe HBT 소자를 설계할 경우, ① 베이스가 이온주입 공정이 아닌 결정 성장법에 의해 형성되므로 베이스 두께를 0.02㎛까지 조절 가능하고, ② Si보다 에너지 밴드 갭이 작은 SiGe를 베이스 박막으로 사용할 뿐 아니라 Ge 함량과 그 분포 프로파일을 임의로 조작하는 방식으로 간단히 소자의 전류이득과 동작속도는 향상시키고 동작 전류는 감소시킬 수 있으므로 저전력화가 가능하며, ③ 1㎛의 사진식각 기술로 1㎛의 자기정렬된 에미터 폭을 형성하여 동작속도를 60ＧＨｚ 이상까지 구현하므로 공정의 난이도 측면에서 매우 유리하다는 잇점이 있다.
그러나 상기와 같이 소자 설계를 이룰 경우 역시 소자의 동작속도 개선이라는 측면에서는 다음과 같은 한계가 발생된다.
SiGe HBT 소자의 속도 특성을 나타내는 차단주파수(fT:Cutoff Frequency)는 일반적으로 아래의 식(1)과 같이 표현된다.
fT= 1/(2π·τec)(at τec= τE+ τB+ τC+ τ'C)--------식(1)
여기서, τec는 소자의 속도 특성을 결정하는 인자(factor)로서 전자가 에미터(E)에서 컬렉터(C)까지 통과하는데 걸리는 시간(trnsit time)을 나타내고, τE는 에미터 통과 시간을, τB는 베이스 통과 시간을, τC는 에미터-베이스의 충반전 시간을 그리고 τ'C는 베이스-컬렉터의 충방전 시간을 각각 나타낸다. 이때, 베이스-컬렉터의 충방전 시간(τ'C)은 베이스 컬렉터 간의 접합 용량의 함수로 나타나므로 베이스-컬렉터의 접합 면적이 중요한 인자가 된다.
따라서 τE와 τB및 τC가 동일하다는 조건하에서 SiGe HBT 소자의 속도 특성을 개선하기 위해서는 베이스(16)와 컬렉터(C)인 기판(10),(12) 간의 접촉 면적을 최대한 축소시켜 차단주파수를 향상시키는 방향으로 소자 설계가 이루어져야 한다.
하지만 일반적인 SiGe HBT 소자의 경우, 도 1에서와 같이 베이스(16)와 금속전극(22b) 간의 접촉이 액티브영역에서 이루어지므로, 베이스(B)와 컬렉터(C) 간의 접촉 면적을 줄이는데 한계가 있고, 그 결과 접합 용량 또한 어느 한도 이하로는 낮출 수 없어 현 상태에서는 더 이상의 동작속도 향상을 기대하기 어렵다는 문제가 발생된다.
이에 본 발명의 목적은, SiGe HBT 소자 설계시 TI(Trench Isolation) 공정을 적용하여 소자분리영역과 액티브영역을 분리하되, 액티브영역에도 인위적으로 STI(Shallow Trench Isolation)를 형성해서 베이스와 금속전극 간의 접촉이 상기 액티브영역의 STI 상에서 이루어지도록 하므로써, 베이스와 켈렉터간의 접촉 면적을 줄이고 소자의 동작속도를 개선할 수 있도록 한 HBT 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 구조의 HBT 소자를 효과적으로 제조할 수 있는제조방법을 제공함에 있다.
도 1은 종래의 SiGe HBT(Hetero-Bipolar Transistor) 소자 구조를 도시한 단면도,
도 2a 내지 도 2c는 도 1의 HBT 소자 제조방법을 보인 공정순서도,
도 3은 본 발명에 의한 SiGe HBT 소자 구조를 도시한 단면도,
도 4a 내지 도 4c는 도 3의 HBT 소자 제조방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판과, 상기 기판 상에 형성된 에피택셜층과, 상기 에피택셜층 내의 소자분리영역에 형성된 제 1 STI와, 상기 에피택셜층 내의 액티브영역에 형성된 다수의 제 2 STI와, 상기 제 1 및 제 2 STI를 포함한 상기 결과물 상에 형성된 박막 형상의 베이스와, 상기 액티브영역 상의 상기 베이스 위에 형성된 도전막 재질의 에미터와, 상기 에미터에 개별 접속된 제 1 금속전극 및 상기 제 1, 제 2 STI 상의 상기 베이스에 개별 접속된 제 2 금속전극을 포함하는 HBT 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 에피택셜층을 형성하는 단계와, 상기 에피택셜층을 일정 두께 선택식각하여, 상기 에피택셜층 내의 소자분리영역과 액티브영역에 각각 트랜치를 형성하는 단계와, 소자분리영역의 상기 트랜치 내에는 제 1 STI를 형성하고, 액티브영역의 상기 트랜치 내에는 제 2 STI를 형성하는 단계와, 상기 제 1 및 제 2 STI를 포함한 상기 에피택셜층 상에 박막 구조의 베이스를 형성하는 단계와, 액티브영역의 상기 베이스 상에 도전막 재질의 에미터를 형성하는 단계와, 상기 제 1 및 제 2 STI 상의 베이스 표면과 상기 에미터 상면이 각각 소정 부분 노출되도록 상기 결과물 상에 절연막을 형성하는 단계와, 상기 에미터 상면과 접하는 제 1 금속전극 및 상기 베이스 표면과 접하는 제 2 금속전극을 동시에 형성하는 단계를 포함하는 HBT 소자 제조방법이 제공된다.
이때, 상기 베이스는 SiGe 재질로 형성하는 것이 바람직하고, 상기 에미터는 불순물이 도핑된 폴리실리콘 재질로 형성하는 것이 바람직하다.
상기 구조를 가지도록 SiGe HBT 소자를 설계할 경우, 베이스와 금속전극 간의 접촉이 액티브영역의 STI 상에서 이루어지므로, 베이스와 켈렉터간의 접촉 면적을 기존대비 현격하게 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명에서 제안된 SiGe HBT 소자 구조를 도시한 단면도이다.
상기 단면도에 의하면, 본 발명에서 제안된 SiGe HBT 소자는 N형 반도체 기판(10) 상에는 N형 에피택셜층(12)이 형성되고, 소자분리영역의 상기 에피택셜층(12) 내부 표면쪽에는 제 1 STI(14a)가 형성되며, 액티브영역의 상기 에피택셜층(12) 내부 표면쪽에는 다수의 제 2 STI(14b)가 형성되고, 상기 제 1, 제 2 STI(14a),(14b)를 포함한 에피택셜층(12) 상에는 SiGe 박막 구조의 베이스(16)가 형성되며, 상기 액티브영역 상의 베이스(16) 위에는 N형 불순물(예컨대, As)이 도핑된 폴리실리콘 재질의 에미터(18)가 형성되고, 상기 에미터(18)에는 제 1 금속전극(에미터 전극)(22a)이 개별 접속되며, 상기 제 1 및 제 2 STI(14a),(14b) 상의 베이스(16)에는 제 2 금속전극(베이스 전극)(22b)이 개별 접속되는 구조로 이루어져 있음을 알 수 있다. 상기 도면에서 미설명 참조번호 20은 절연막을 나타낸다.
따라서, 상기 구조의 SiGe HBT 소자는 도 4a 내지 도 4c에 제시된 공정순서도에서 알 수 있듯이 다음의 제 3 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 4a와 같이 N형 반도체 기판(10) 상에 N형 에피택셜층(12)을 형성한 후, 트랜치 형성부를 한정하는 감광막 패턴을 마스크로해서 상기 에피택셜층(12)을 일정 두께 선택식각하여, 기판 내의 소자분리영역과 액티브영역 내에 각각 트랜치(t)를 형성한다. 이어, 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 상에 절연막을 형성하고, 에피택셜층(12)의 표면이 노출될 때까지 이를 CMP(Chemical Mechanical Polishing)처리하여 상기 트랜치(t) 내에 STI(14a),(14b)를 형성한다. 여기서는 편의상, 소자분리영역의 트랜치(t) 내에 형성된 제 1 STI는 참조번호 14a로 표시하였고, 액티브영역의 트랜치(t) 내에 형성된 제 2 STI는 참조번호 14b로 표시하였다. 그후, 제 1 및 제 2 STI(14a),(14b)을 포함한 상기 에피택셜층(12) 상에 SiGe 재질의 베이스(16)를 형성한다.
제 2 단계로서, 도 4b와 같이 N형 불순물(As)이 도핑된 폴리실리콘막 증착 및 이의 식각 공정을 거쳐, 액티브영역 상의 베이스(16) 위에만 선택적으로 에미터(18)를 형성한다.
제 3 단계로서, 도 4c와 같이 상기 결과물 상에 산화막 재질의 절연막(20)을 형성하고, 제 1 및 제 2 STI(14a),(14b) 상의 베이스(16) 표면과 에미터(18) 상면이 각각 소정 부분 노출되도록 상기 절연막(20)을 선택식각한 다음, 금속막 증착 및 이의 식각 공정을 거쳐 에미터(18)의 상면과 접하는 제 1 금속전극(22a)과 베이스(16) 표면과 접하는 제 2 금속전극(22b)을 각각 형성하므로써, 본 공정 진행을 완료한다. 그 결과, 도 3에 제시된 형태의 SiGe HBT 소자가 완성된다.
이와 같이 SiGe HBT 소자를 설계할 경우, 베이스(16)와 금속전극(22b) 간의 접촉이 액티브영역 내에 구비된 STI(14b) 위에서 이루어지게 되므로, 베이스(B)와 켈렉터(C)인 기판(10),(12) 간의 실제 접촉 면적을 기존대비 현격하게 줄일 수 있게 된다.
그 결과, 베이스와 컬렉터 간의 접합 용량을 줄일 수 있어 차단주파수 특성을 향상시킬 수 있게 되므로, 도 1의 구조로 소자를 설계할 때보다 동작속도를 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, SiGe HBT 소자 설계시 액티브영역에도 STI가 구비되도록 하여, 베이스와 금속전극 간의 접촉이 상기 액티브영역에 형성된 STI 상에서 이루어지도록 하므로써, 베이스와 컬렉터 간의 접촉 면적을 줄일 수 있게 되므로 소자의 동작속도를 향상시킬 수 있게 된다.
Claims (7)
- 반도체 기판;상기 기판 상에 형성된 에피택셜층;상기 에피택셜층 내의 소자분리영역에 형성된 제 1 STI;상기 에피택셜층 내의 액티브영역에 형성된 다수의 제 2 STI;상기 제 1 및 제 2 STI를 포함한 상기 결과물 상에 형성된 박막 형상의 베이스;상기 액티브영역 상의 상기 베이스 위에 형성된 도전막 재질의 에미터; 상기 에미터에 개별 접속된 제 1 금속전극; 및상기 제 1, 제 2 STI 상의 상기 베이스에 개별 접속된 제 2 금속전극으로 이루어진 것을 특징으로 하는 이종접합 바이폴라 소자.
- 제 1항에 있어서, 상기 베이스는 SiGe 재질로 이루어진 것을 특징으로 하는 이종접합 바이폴라 소자.
- 제 1항에 있어서, 상기 에미터는 불순물이 도핑된 폴리실리콘 재질로 이루어진 것을 특징으로 하는 이종접합 바이폴라 소자.
- 반도체 기판 상에 에피택셜층을 형성하는 단계;상기 에피택셜층을 일정 두께 선택식각하여, 상기 에피택셜층 내의 소자분리영역과 액티브영역에 각각 트랜치를 형성하는 단계;소자분리영역의 상기 트랜치 내에는 제 1 STI를 형성하고, 액티브영역의 상기 트랜치 내에는 제 2 STI를 형성하는 단계;상기 제 1 및 제 2 STI를 포함한 상기 에피택셜층 상에 박막 구조의 베이스를 형성하는 단계;액티브영역의 상기 베이스 상에 도전막 재질의 에미터를 형성하는 단계;상기 제 1, 제 2 STI 상의 상기 베이스 표면과 상기 에미터 상면이 각각 소정 부분 노출되도록, 상기 결과물 상에 절연막을 형성하는 단계; 및상기 에미터 상면과 접하는 제 1 금속전극과 상기 베이스 표면과 접하는 제 2 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 소자 제조방법.
- 제 4항에 있어서, 상기 베이스는 SiGe 재질로 형성하는 것을 특징으로 하는 이종접합 바이폴라 소자 제조방법.
- 제 4항에 있어서, 상기 에미터는 불순물이 도핑된 폴리실리콘 재질로 형성하는 것을 특징으로 하는 이종접합 바이폴라 소자 제조방법.
- 제 4항에 있어서, 소자분리영역의 상기 트랜치 내에는 제 1 STI를 형성하고, 액티브영역의 상기 트랜치 내에는 제 2 STI를 형성하는 단계는상기 트랜치 내부가 충분히 채워지도록 상기 에피택셜층 상에 절연막을 형성하는 단계;상기 에피택셜층의 표면이 노출될 때까지 상기 절연막을 CMP처리하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 소자 제조방법.
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-
2001
- 2001-01-10 KR KR1020010001287A patent/KR100361697B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910001882A (ko) * | 1989-06-27 | 1991-01-31 | 금성일렉트론 주식회사 | 적층 고주파 바이폴라 접합 트랜지스터 제조방법 |
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