JPH11233524A

JPH11233524A - バイポーラトランジスタ及びその製造方法

Info

Publication number: JPH11233524A
Application number: JP3458898A
Authority: JP
Inventors: Hirokazu Fujimaki; 浩和藤巻
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-02-17
Filing date: 1998-02-17
Publication date: 1999-08-27
Anticipated expiration: 2018-02-17
Also published as: JP4147605B2

Abstract

(57)【要約】【課題】ホトリソ工程による主要部分の形成を減らす
とともに、トータルのベース抵抗を低減することができ
る半導体装置とその製造方法を提供する。【解決手段】Ｐ型のシリコン基板の一主面に形成され
るＮ型の島状領域１０１と、この島状領域１０１の表面
の一部分に接して上方に形成されるコレクタ領域となる
柱状のエピタキシャル層１０２と、この柱状のエピタキ
シャル層１０２の上面に形成される真性ベース１１０
と、この真性ベース１１０の周縁部に形成されるベース
電極１０８Ａ，１０８Ｂと、このベース電極１０８Ａ，
１０８Ｂに接続されるＰ型の多結晶シリコン膜１０７，
１０８と、このＰ型の多結晶シリコン膜１０７，１０８
の開口縁及び上面を覆う絶縁膜１０９，１１１Ａ，１１
１Ｂと、前記真性ベース１１０の中央部であって、前記
絶縁膜１０９，１１１Ａ，１１１Ｂによって形成される
開口部に形成される真性エミッタ１１３と、この真性エ
ミッタ１１３に接続されるＮ型の多結晶シリコン膜１１
２を設けるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の構造
及びその製造方法に係り、特に、バイポーラ型ＬＳＩ構
造及びその製造方法に関するものである。

【０００２】

【従来の技術】近年ＣＭＯＳＬＳＩは、そのゲート長の
短縮により、トランジスタの高速性能は大幅に向上し、
０．３〜０．４μｍクラスでは、最大遮断周波数ｆＴは
２０ＧＨｚ〜３０ＧＨｚ程度を実現していると言われて
おり、現在主流のバイポーラのｆＴとほぼ同じレベルに
達している。また、単位ゲート当たりの遅延時間が２０
ｐｓｅｃ以下のものも報告されており、ＥＣＬ（Ｅｍｉ
ｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）に匹敵する。
その意味で、基本的論理演算のみのディジタル回路にお
いては、ＣＭＯＳが集積度や消費電力のみならず、高速
性能に関しても既に優位と言える。

【０００３】しかし、アナログ系のＩＣやトランジスタ
の差動対を必要とする電流モードの高速論理回路に関し
ては事情が異なる。アナログ系ＩＣには容量負荷が内部
と外部に付加されるため、一般的に高い電流駆動能力が
必要とされる場合が多い。ところが原理的にＣＭＯＳで
は、Ｉ_ds（ドレイン・ソース間電流）がほぼ（Ｖ_g−Ｖ
_T）〔ゲート−閾値電圧〕の２乗に比例するのに対し、
バイポーラはＩ_e（エミッタ電流）がｅｘｐ（Ｖ_be）
〔ベース・エミッタ間電圧〕に比例するため、ｇｍ（コ
ンダクタンス）に決定的な違いが生じ、バイポーラがか
なり優位になる。

【０００４】特に、高電流域でこのことが顕著である。
このため、容量負荷（配線容量、外部負荷等）への遅延
依存率が大きく異なり、ＣＭＯＳでは、例えば、Ｇｂｐ
ｓ帯の伝送用ＩＣで必要となるディジタル系以外の前置
アンプ、ＡＧＣ（自動利得制御）アンプ、レーザー駆動
用ＩＣにはほとんど適用が不可能である。また、電流モ
ードの高速論理回路を構成した場合、バイポーラが約８
０ｍＶのドライブ電圧で、差動対のスイッチングが可能
なのに対して、ＣＭＯＳでは最低３００ｍＶが必要とな
る。

【０００５】このような理由から、原理的にＣＭＯＳＬ
ＳＩでは実現不可能なデバイス機能があり、このような
領域においてはバイポーラＬＳＩの高い電流駆動能力を
兼ね備えた高速性能の重要性がますます高くなってい
る。バイポーラトランジスタの電流駆動能力は、根本的
には飽和電流Ｉ_Sで決定される。その飽和電流Ｉ_Sが高
いと、同じＶ_beで高いＩ_eが得られる。さらに、飽和電
流Ｉ_sはエミッタ面積に比例し、ベース幅とベース濃度
に反比例する。これは、ベースキャリア濃度×ベース幅
であるガンメル数を一定にした場合は、飽和電流Ｉ_sは
エミッタ面積に比例することを意味する。

【０００６】よって、電流駆動能力を劣化させないため
には、エミッタ面積を小さくしないことが望ましい。さ
らに、高速性能を向上させるためには、ベース幅の短縮
や、ベース・コレクタ接合容量の低減、そして入力イン
ピーダンスであるベース抵抗の削減が重要である。この
ような目的で高速化を実現してきたプロセスを以下に説
明する。

【０００７】図３は従来のバイポーラトランジスタの主
要な部分の製造工程断面図である。以下、従来のバイポ
ーラトランジスタの製造方法について図３を参照しなが
ら説明する。（１）まず、図３（ａ）に示すように、Ｐ型のウエハ基
板に、高濃度のＳｂをドープした島状の埋め込みＮ型コ
レクタ領域２０１を形成し、ウエハ全面に１×１０¹⁶／
ｃｍ³程度のリンをドープしたＮ型エピタキシャル層２
０２を形成し、さらにトランジスタ形成領域を残して、
公知のホトリソ技術により、選択酸化膜を部分的に形成
して、いわゆるフィールド酸化膜２０３を形成する。

【０００８】（２）次に、図３（ｂ）に示すように、ア
クティブ領域を１０００Å程度熱酸化した酸化膜２０４
を形成した後、全面に多結晶シリコン膜２０５を１００
０Å程度生成し、その後、その多結晶シリコン膜２０５
の表面を２００Å程度熱酸化して酸化膜２０６を形成す
る。さらに、全面にシリコン窒化膜２０７をＬＰＣＶＤ
により１０００Å程度生成した後、公知のホトリソ技術
によりアクティブ領域の中心部分を０．５μｍ程度の幅
でレジストのスリットをパターニングした後、連続的な
異方性エッチングにより、前記シリコン窒化膜２０７、
酸化膜２０６、多結晶シリコン膜２０５を開口する。

【０００９】さらに、全面にシリコン窒化膜を５００Å
程度ＬＰＣＶＤにより生成した後、異方性エッチングに
より、このシリコン窒化膜をエッチングして、前記開口
部の側壁にのみ窒化膜のサイドウォール２０７Ａ、２０
７Ｂを形成する。（３）次いで、図３（ｃ）に示すように、希釈ＨＦ溶液
等により露出した酸化膜２０４をエッチングし、さらに
オーバーエッチングにより、横方向に１５００Å程度サ
イドエッチさせる。

【００１０】（４）次に、図３（ｄ）に示すように、選
択的なエピタキシャル成長法により、２×１０¹⁸／ｃｍ
³程度のボロンを含んだシリコン膜を１０００Å程度成
長させる。この時、単結晶露出部には、シリコン結晶が
エピタキシャル成長し、多結晶シリコンの露出部には、
多結晶シリコンが成長する。これにより、トランジスタ
の真性ベース２０８が形成され、この真性ベース２０８
への電気的な入出力を行う多結晶シリコン電極とのコン
タクトが自己整合的に形成される。さらに、選択成長の
ため、表面に露出したシリコン窒化膜やシリコン酸化膜
等の絶縁膜上へのシリコン膜の成長は起こらない。

【００１１】その後、全面を薄く熱酸化した後、ＣＶＤ
酸化膜を５００Å程度生成した後、エッチバックして、
真性ベース２０８上のシリコンを露出させると共に、サ
イドウォール状のＣＶＤ酸化膜２０９Ａ、２０９Ｂを形
成させる。（５）最後に、図３（ｅ）に示すように、リンを２×１
０²¹／ｃｍ³程度にドーピングした多結晶シリコン膜２
１０を、露出した真性ベース２０８上部にのみ選択的に
成長させた後、真性ベース２０８へ熱処理によりリンを
浅く拡散させ、真性エミッタ２１１を形成させる。

【００１２】このようにして、バイポーラトランジスタ
を製造したので、バイポーラトランジスタのベース抵
抗、ベース幅そしてベース・コレクタ接合容量を大幅に
削減し、トランジスタの高速性能として、最大遮断周波
数および最大発振周波数共に３０ＧＨｚ以上の高速性能
のトランジスタが実現している。

【００１３】

【発明が解決しようとする課題】以上述べたように、自
己整合技術により、多結晶シリコンベース電極を、活性
ベースの近傍まで近づけ、さらに選択エピタキシャル成
長技術によるベース形成と、前記多結晶シリコン電極と
のコンタクト形成を実現することにより、ベース抵抗の
削減と遮断周波数の向上が可能となり、以前に比べバイ
ポーラＩＣの高速性能が大幅に改善された。

【００１４】しかしながら、１０Ｇｂｐｓ以上の超高速
光伝送用ＬＳＩに代表されるデバイスを実現するために
は、トランジスタの高速性能のさらなる改善が要求され
る。具体的に改善の余地がある部分は、前記プロセスに
おいては、前記図３（ａ）及び図３（ｂ）に示すよう
に、主要部分の形成に２枚のホトリソマスクを使用して
いるため、合わせ余裕の必要がある等の問題があり、コ
レクタ・ベース接合容量に影響する面積が増加してしま
う。また、真性ベースからの取り出し部分にトータルの
ベース抵抗を増大させてしまう領域があることである。

【００１５】本発明は、上記問題点を除去し、ホトリソ
工程による主要部分の形成を低減させるとともに、トー
タルのベース抵抗を低減することができるバイポーラト
ランジスタ及びその製造方法を提供することを目的とす
る。

【００１６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕バイポーラトランジスタにおいて、第１導電型の
半導体単結晶基体の一主面に形成される第２導電型の島
状領域（１０１）と、この島状領域（１０１）の表面の
一部分に接して上方に形成されるコレクタ領域となる柱
状の単結晶領域（１０２）と、この柱状の単結晶領域
（１０２）の上面に形成されるベース領域（１１０）
と、このベース領域（１１０）の周縁部に形成されるベ
ース電極（１０８Ａ，１０８Ｂ）と、このベース電極
（１０８Ａ，１０８Ｂ）に接続される第１導電型の多結
晶半導体膜（１０７，１０８）と、この第１導電型の多
結晶半導体膜（１０７，１０８）の開口縁及び上面を覆
う絶縁膜（１０９，１１１Ａ，１１１Ｂ）と、前記ベー
ス領域（１１０）の中央部であって、前記絶縁膜（１０
９，１１１Ａ，１１１Ｂ）の開口部に形成されるエミッ
タ領域（１１３）と、このエミッタ領域（１１３）に接
続される第２導電型の多結晶半導体膜（１１２）とを具
備するようにしたものである。

【００１７】〔２〕バイポーラトランジスタの製造方法
において、第１導電型の半導体単結晶基体の表面の一部
もしくは全面を第２導電型に反転させた後、全面に第２
導電型の半導体膜をエピタキシャル成長させ、さらに、
前記反転させた第２導電型領域上部の一部分にコレクタ
領域となる柱状の半導体領域（１０２）を形成する工程
と、全面に第１の酸化膜（１０３）を堆積し、これを平
坦化し、さらに前記柱状の半導体領域（１０２）の表面
を露出させた後、残存している第１の酸化膜（１０２）
の表面部分をさらにエッチングし、残存した第１の酸化
膜（１０３）を薄膜化する工程と、露出した柱状の半導
体領域の表面を薄く酸化して第２の酸化膜（１０４）を
生成し、全面に第１の窒化膜（１０５）を堆積させた
後、さらに第３の酸化膜（１０６）を堆積させ、この第
３の酸化膜（１０６）を異方性エッチングして、段差の
側壁部にのみ酸化膜をサイドウォール状に残存させた
後、全面に第１の多結晶半導体膜（１０７）を生成さ
せ、さらに平坦化を行い、前記柱状の半導体領域（１０
２）の上面に堆積させた第１の窒化膜（１０５）を露出
させる工程と、残存している前記第１の多結晶半導体膜
（１０５）の表面から選択的に第２の多結晶半導体膜
（１０８）の成長を行わせて、横方向にも、該多結晶半
導体膜（１０８）を成長させ、さらにこの表面を酸化し
第４の酸化膜（１０９）を生成する工程と、表面に露出
した第１の窒化膜（１０５）を選択的に除去し、さらに
サイドエッチも行い、その後、除去された第１の窒化膜
下部の第１の酸化膜（１０４）も除去し、前記柱状の半
導体領域（１０２）の上面と上端付近の側壁部、さらに
前記第１及び第２の多結晶半導体膜（１０７，１０８）
の一部も露出させる工程と、部分的に露出した柱状の半
導体領域、部分的に露出した第１及び第２の多結晶半導
体膜（１０７，１０８）に選択的に第１導電型の半導体
膜を選択成長させ、この時、単結晶半導体膜からは、ベ
ース領域（１１０）となる単結晶半導体膜がエピタキシ
ャル成長し、多結晶半導体膜（１０７、１０８）からは
多結晶半導体膜が成長しベース電極（１０８Ａ，１０８
Ｂ）が形成され、ベース領域（１１０）と多結晶半導体
膜（１０７，１０８）とのコンタクトを取る工程と、さ
らに表面を酸化して第５の酸化膜を生成し、さらに第２
の窒化膜（１１１）の生成と連続的な異方性エッチング
により、前記島状領域の上部の段差側壁部にのみサイド
ウォール（１１１Ａ，１１１Ｂ）を形成し、さらに露出
した第５の酸化膜をエッチングして露出させたベース領
域（１１０）となる単結晶半導体膜の上部に第３の多結
晶半導体膜（１１２）を生成する工程とを施すようにし
たものである。

【００１８】〔３〕上記〔２〕記載のバイポーラトラン
ジスタの製造方法において、前記第１導電型の半導体膜
のエピタキシャル選択成長を、ドーピングされていない
半導体膜の成長と、ドーピングされた半導体膜の成長の
２段階で行うようにしたものである。〔４〕上記〔２〕記載のバイポーラトランジスタの製造
方法において、前記第１導電型の半導体膜のエピタキシ
ャル選択成長を、複数のステップに分割し、その内の幾
つかの工程にはシリコンの材料ガスだけではなく、ゲル
マニウムの材料ガスも反応ガス中に混入させ、成長材料
をシリコンとゲルマニウムの合金とするようにしたもの
である。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すバ
イポーラトランジスタの製造工程断面図（その１）、図
２はそのバイポーラトランジスタの製造工程断面図（そ
の２）である。

【００２０】以下、本発明の第１実施例を示すバイポー
ラトランジスタの製造方法について図１及び図２を参照
しながら説明する。（１）まず、図１（ａ）に示すように、Ｐ型シリコン基
板の表面に部分的に島状のＳｂを１×１０¹⁹／ｃｍ³以
上にドープしたＮ型コレクタ領域１０１を形成後、全面
にリンを１×１０¹⁶／ｃｍ³程度含んだエピタキシャル
層１０２を０．７μｍ程度形成する。

【００２１】次に、公知のホトリソエッチング技術によ
り、０．７μｍ程度の幅で深さ８０００Å程度の島状領
域を残してパターニングする。さらに、全面にＣＶＤシ
リコン酸化膜（第１の酸化膜）１０３を１００００Å程
度生成した後、これをＣＭＰ（化学的機械的研磨法）に
より研磨し、前記島状領域の表面を露出させる。（２）次いで、図１（ｂ）に示すように、シリコン酸化
膜１０３を２０００Å程度、希釈ＨＦによりエッチング
する。

【００２２】（３）次に、図１（ｃ）に示すように、エ
ピタキシャル層（シリコン）１０２表面の露出した部分
を１００Å程度熱酸化し、酸化膜１０４（第２の酸化
膜）を形成した後、１０００Å程度のシリコン窒化膜１
０５（第１のシリコン窒化膜）をＬＰＣＶＤにより形成
する。（４）次いで、図１（ｄ）に示すように、ＮＳＧ膜（第
３の酸化膜）１０６を３０００Å程度生成した後、ＲＩ
Ｅ（反応性イオンエッチング）により異方性エッチング
し、サイドウォール１０６Ａ、１０６Ｂを残存させる。
さらに、全面に多結晶シリコン膜１０７（第１の多結晶
シリコン膜）を３０００Å程度生成させた後、ＣＭＰに
より研磨して前記シリコン窒化膜１０５を露出させる。

【００２３】（５）さらに、図１（ｅ）に示すように、
露出している多結晶シリコン膜１０７から、選択的に多
結晶シリコン膜１０８（第２の多結晶シリコン膜）を１
０００Å程度等方的に成長させた後、表面を５００Å程
度熱酸化し、酸化膜１０９（第４の酸化膜）を形成す
る。（６）さらに、図２（ａ）に示すように、熱リン酸によ
り、表面に露出しているシリコン窒化膜１０５（第１の
シリコン窒化膜）を除去し、さらにサイドエッチも行
い、その後、表面の熱酸化膜を希釈ＨＦ酸により除去す
る。

【００２４】（７）その後、図２（ｂ）に示すように、
ベース電極となる多結晶シリコン中にのみ、ボロンのイ
オン注入を行う。そのボロン濃度は１×１０²⁰／ｃｍ³
程度にする。次に、選択的なエピタキシャル成長法によ
り、２×１０¹⁸／ｃｍ³程度のボロンを含んだシリコン
膜（真性ベース）１１０を１０００Å程度成長させる。

【００２５】この時、単結晶露出部には、シリコン結晶
がエピタキシャル成長し、多結晶シリコン１０７，１０
８の露出部には、多結晶シリコンが成長する。これによ
り、トランジスタの真性ベース１１０の形成と、ここへ
の電気的な入出力を行う多結晶シリコン電極（ベース電
極）１０８Ａ，１０８Ｂとのコンタクトが自己整合的に
形成される。この工程では、選択成長のため、表面に露
出したシリコン窒化膜やシリコン酸化膜等の絶縁膜上へ
のシリコン膜の成長は起こらない。

【００２６】その後、表面のシリコンを１００Å程度熱
酸化し、酸化膜１１０Ａ（第５の酸化膜）を形成する。（８）次に、全面への５００Å程度のシリコン窒化膜１
１１（第２のシリコン窒化膜）の生成し、図２（ｃ）に
示すように、その後、異方性エッチングにより、シリコ
ン窒化膜のサイドウォール１１１Ａ，１１１Ｂを形成す
る。その後、酸化膜１１０Ａを除去する。

【００２７】（９）次に、図２（ｄ）に示すように、リ
ンを２×１０²¹／ｃｍ³程度にドーピングした多結晶シ
リコン膜１１２（第３の多結晶シリコン膜）を露出した
真性ベース１１０上部にのみ選択的に成長させた後、熱
処理により、リンを浅く真性ベース１１０へ拡散させ、
真性エミッタ１１３を形成する。このように、第１実施
例によれば、図１（ａ）の工程における１回のホトリソ
工程で、主要部分の形成を行うのみで、それ以降のトラ
ンジスタの活性領域と、その近傍の寄生容量や、寄生抵
抗を支配する領域を自己整合的に形成することができる
ので、エミッタの開口幅だけではなく、バイポーラＩＣ
の広帯域化の鍵であるベース・コレクタ接合容量を大幅
に削減することが可能になる。

【００２８】さらに、真性ベースから、多結晶シリコン
のベース電極へ接続するリンクベース付近の抵抗成分も
削減されるので、トランジスタの高速化や低ノイズ化に
極めて有効となる。次に、本発明の第２実施例について
説明する。第１実施例の中で、選択的なエピタキシャル
成長により、トランジスタの真性ベースと多結晶ベース
電極への接続を行う工程において、エピタキシャル成長
を２段階で行う。すなわち、第１のステップで、ボロン
のドーピングされていないシリコンを成長させた後、第
２のステップで、ドーピングされたシリコンを成長させ
る。両ステップの合計堆積膜厚は、第１実施例と同じに
する。

【００２９】ところで、選択的ベース形成工程において
は、多結晶のベース電極と確実なコンタクトを得るため
には、必要最低限の膜厚が構造的に規定される。これ
は、生成前に除去されるシリコン窒化膜の膜厚と酸化膜
の膜厚による。全てをドーピングしたシリコンで成長さ
せると、真性ベースの膜厚が短縮できず、その結果、ト
ランジスタの遮断周波数の改善ができない。

【００３０】ところが、第２実施例に示すように、エピ
タキシャル成長を２段階で行うと、前記窒化膜厚や酸化
膜厚とは完全に独立に、実効ベース幅が設計でき、プロ
セス上の自由度が大幅に改善される。次に、本発明の第
３実施例について説明する。上記した第２実施例の中
で、選択的なエピタキシャル成長によりトランジスタの
真性ベースと多結晶ベース電極への接続を行う工程にお
いて、ドーピング層のエピタキシャル成長中に、材料ガ
スとしてＧｅＨ₄も添加し、Ｓｉ中にＧｅを１０％程度
含んだシリコンを成長させる。さらに、ベース幅を３０
０Å程度となし、ピークキャリア濃度を、５×１０¹⁹／
ｃｍ³程度に高める。さらに、最終工程で行われるエミ
ッタ中のリン濃度は、５×１０¹⁹／ｃｍ³程度とし、ベ
ースキャリア濃度と同じレベルにする。

【００３１】このように、第３実施例によれば、エミッ
タ・ベース接合がヘテロ接合となるので、ベースキャリ
ア濃度がエミッタのキャリア濃度とほぼ同じであって
も、十分な注入効率が得られ、トランジスタのゲインを
確保することができる。そのため、ベース濃度をエミッ
タの濃度を考慮せずに上げることができるので、ベース
幅を極限に短縮しても、パンチスルー耐圧の劣化を防ぐ
ことができる。

【００３２】さらに、ベースキャリア濃度を上げられる
ので、真性のベース抵抗の削減も可能になり、トランジ
スタの高速化を達成することができる。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。

【００３３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。（Ａ）請求項１又は２記載の発明によれば、１回のホト
リソ工程による主要部分の形成を行うのみで、それ以降
のトランジスタの活性領域とその近傍の寄生容量や、寄
生抵抗を支配する領域を自己整合的に形成することがで
きるので、エミッタの開口幅だけではなく、バイポーラ
ＩＣの広帯域化の鍵であるベース・コレクタ接合容量を
大幅に削減することが可能になる。

【００３４】さらに、真性ベースから、多結晶シリコン
のベース電極へ接続するリンクベース付近の抵抗成分も
削減されるので、トランジスタの高速化や低ノイズ化を
図ることができる。（Ｂ）請求項３記載の発明によれば、上記（Ａ）の効果
を奏することができるのに加えて、ベース領域の選択的
エピタキシャル成長を２段階で行うようにしたので、前
記窒化膜厚や酸化膜厚とは完全に独立に、実効ベース幅
が設計でき、プロセス上の自由度を大幅に改善すること
ができる。

【００３５】（Ｃ）請求項４記載の発明によれば、上記
（Ａ）の効果を奏することができるのに加えて、エミッ
タ・ベース接合がヘテロ接合となるので、ベースキャリ
ア濃度がエミッタのキャリア濃度とほぼ同じであっても
十分な注入効率が得られ、トランジスタのゲインが確保
できる。したがって、ベース濃度をエミッタの濃度を考
慮せずに上げられるので、ベース幅を極限に、短縮して
も、パンチスルー耐圧の劣化を防ぐことができる。

【００３６】さらに、ベースキャリア濃度を上げること
ができるので、真性のベース抵抗の削減も可能になり、
トランジスタの高速化が達成される。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すバイポーラトランジ
スタの製造工程断面図（その１）である。

【図２】本発明の第１実施例を示すバイポーラトランジ
スタの製造工程断面図（その２）である。

【図３】従来のバイポーラトランジスタの主要な部分の
製造工程断面図である。

【符号の説明】

１０１Ｎ型コレクタ領域１０２エピタキシャル層１０３シリコン酸化膜（第１の酸化膜）１０４酸化膜（第２の酸化膜）１０５シリコン窒化膜（第１の窒化膜）１０６ＮＳＧ膜（第３の酸化膜）１０６Ａ，１０６Ｂ，１１１Ａ、１１１Ｂサイドウ
ォール１０７第１の多結晶シリコン膜１０８第２の多結晶シリコン膜１０８Ａ，１０８Ｂベース電極１０９酸化膜（第４の酸化膜）１１０ボロンを含んだシリコン膜（真性ベース）１１０Ａ酸化膜（第５の酸化膜）１１１シリコン窒化膜（第２の窒化膜）１１２多結晶シリコン膜（第３の多結晶シリコン
膜）１１３真性エミッタ

Claims

【特許請求の範囲】

【請求項１】（ａ）第１導電型の半導体単結晶基体の一
主面に形成される第２導電型の島状領域と、（ｂ）該島
状領域の表面の一部分に接して上方に形成されるコレク
タ領域となる柱状の単結晶領域と、（ｃ）該柱状の単結
晶領域の上面に形成されるベース領域と、（ｄ）該ベー
ス領域の周縁部に形成されるベース電極と、（ｅ）該ベ
ース電極に接続される第１導電型の多結晶半導体膜と、
（ｆ）該第１導電型の多結晶半導体膜の開口縁及び上面
を覆う絶縁膜と、（ｇ）前記ベース領域の中央部であっ
て、前記絶縁膜の開口部に形成されるエミッタ領域と、
（ｈ）該エミッタ領域に接続される第２導電型の多結晶
半導体膜を具備することを特徴とするバイポーラトラン
ジスタ。
【請求項２】バイポーラトランジスタの製造方法にお
いて、（ａ）第１導電型の半導体単結晶基体の表面の一
部もしくは全面を第２導電型に反転させた後、全面に第
２導電型の半導体膜をエピタキシャル成長させ、さら
に、前記反転させた第２導電型領域上部の一部分にコレ
クタ領域となる柱状の半導体領域を形成する工程と、
（ｂ）全面に第１の酸化膜を堆積し、これを平坦化し、
さらに前記柱状の半導体領域の表面を露出させた後、残
存している第１の酸化膜の表面部分をさらにエッチング
し、残存した第１の酸化膜を薄膜化する工程と、（ｃ）
露出した柱状の半導体領域の表面を薄く酸化して第２の
酸化膜を生成し、全面に第１の窒化膜を堆積させた後、
さらに第３の酸化膜を堆積させ、該第３の酸化膜を異方
性エッチングして、段差の側壁部にのみ酸化膜をサイド
ウォール状に残存させた後、全面に第１の多結晶半導体
膜を生成させ、さらに平坦化を行い、前記柱状の半導体
領域の上面に堆積させた第１の窒化膜を露出させる工程
と、（ｄ）残存している前記第１の多結晶半導体膜の表
面から選択的に第２の多結晶半導体膜の成長を行わせ
て、横方向にも、該多結晶半導体膜を成長させ、さらに
この表面を酸化し第４の酸化膜を生成する工程と、
（ｅ）表面に露出した第１の窒化膜を選択的に除去し、
さらにサイドエッチも行い、その後、除去された第１の
窒化膜下部の第１の酸化膜も除去し、前記柱状の半導体
領域の上面と上端付近の側壁部、さらに前記第１及び第
２の多結晶半導体膜の一部も露出させる工程と、（ｆ）
部分的に露出した柱状の半導体領域、部分的に露出した
第１及び第２の多結晶半導体膜に選択的に第１導電型の
半導体膜を選択成長させ、この時、単結晶半導体膜から
は、ベース領域となる単結晶半導体膜がエピタキシャル
成長し、多結晶半導体膜からは多結晶半導体膜が成長し
ベース電極が形成され、ベース領域と多結晶半導体膜と
のコンタクトを取る工程と、（ｇ）さらに表面を酸化し
て第５の酸化膜を生成し、さらに第２の窒化膜の生成と
連続的な異方性エッチングにより、前記島状領域の上部
の段差側壁部にのみサイドウォールを形成し、さらに露
出した第５の酸化膜をエッチングして露出させたベース
領域となる単結晶半導体膜の上部に第３の多結晶半導体
膜を生成する工程とを施すことを特徴とするバイポーラ
トランジスタの製造方法。
【請求項３】請求項２記載のバイポーラトランジスタ
の製造方法において、前記第１導電型の半導体膜のエピ
タキシャル選択成長を、ドーピングされていない半導体
膜の成長と、ドーピングされた半導体膜の成長の２段階
で行うことを特徴とするバイポーラトランジスタの製造
方法。
【請求項４】請求項２記載のバイポーラトランジスタ
の製造方法において、前記第１導電型の半導体膜のエピ
タキシャル選択成長を、複数のステップに分割し、その
内の幾つかの工程にはシリコンの材料ガスだけではな
く、ゲルマニウムの材料ガスも反応ガス中に混入させ、
成長材料をシリコンとゲルマニウムの合金とすることを
特徴とするバイポーラトランジスタの製造方法。