JPH10135238A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10135238A JPH10135238A JP8292448A JP29244896A JPH10135238A JP H10135238 A JPH10135238 A JP H10135238A JP 8292448 A JP8292448 A JP 8292448A JP 29244896 A JP29244896 A JP 29244896A JP H10135238 A JPH10135238 A JP H10135238A
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】
【課題】 金属膜からなる導電膜が形成された半導体基
板上にエピタキシャル層を形成する際のエピタキシャル
層の金属汚染を防止する。 【解決手段】 バイポーラトランジスタ（半導体装置）
１では、半導体基板４上に、高融点金属膜または高融点
金属化合物膜からなる第１導電パターン８が形成されて
おり、第１導電パターン８を覆って非金属膜からなる第
２導電パターン９が形成されている。また半導体基板４
上に、第２導電パターン９に接するようにして、エピタ
キシャル層からなる半導体層で第１導電型のベース層１
０が形成されている。またバイポーラトランジスタ１を
製造する場合には、第１導電パターン８を第２導電パタ
ーン９で覆った後、エピタキシャル技術によってベース
層１０となる半導体層を形成する。
板上にエピタキシャル層を形成する際のエピタキシャル
層の金属汚染を防止する。 【解決手段】 バイポーラトランジスタ（半導体装置）
１では、半導体基板４上に、高融点金属膜または高融点
金属化合物膜からなる第１導電パターン８が形成されて
おり、第１導電パターン８を覆って非金属膜からなる第
２導電パターン９が形成されている。また半導体基板４
上に、第２導電パターン９に接するようにして、エピタ
キシャル層からなる半導体層で第１導電型のベース層１
０が形成されている。またバイポーラトランジスタ１を
製造する場合には、第１導電パターン８を第２導電パタ
ーン９で覆った後、エピタキシャル技術によってベース
層１０となる半導体層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばバイポーラ
トランジスタや電界効果トランジスタからなる半導体装
置およびその製造方法に関するものである。
トランジスタや電界効果トランジスタからなる半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の製造分野では、半導
体装置を高性能化するための技術開発が盛んに進められ
ている。例えば半導体装置の一つとして知られているバ
イポーラトランジスタの製造では、これを高性能化する
のにベースの浅接合化と低抵抗化が重要であり、このた
めの技術としてエピタキシャルベース技術が開発されて
いる。これは、エピタキシャル技術によってベース層を
形成することで、５０ｎｍ程度の薄いベース層を高濃度
でかつ高精度に形成することを可能にするものである。
体装置を高性能化するための技術開発が盛んに進められ
ている。例えば半導体装置の一つとして知られているバ
イポーラトランジスタの製造では、これを高性能化する
のにベースの浅接合化と低抵抗化が重要であり、このた
めの技術としてエピタキシャルベース技術が開発されて
いる。これは、エピタキシャル技術によってベース層を
形成することで、５０ｎｍ程度の薄いベース層を高濃度
でかつ高精度に形成することを可能にするものである。
【０００３】またエピタキシャル技術では、ベース材料
としてシリコンよりもバンドギャップが小さいシリコン
ゲルマニウム（ＳｉＧｅ）混晶を用い、ヘテロ接合とす
ることが実用化されている。ヘテロ接合では、ホモ接合
よりもエミッタからベースへのキャリアの注入効率を高
めることができ、ベース抵抗やエミッタ・ベース間のキ
ャリア遷移時間を増大させることなしに電流増幅率ｈFE
を確保することが可能になる。そのため、高性能のバイ
ポーラトランジスタを実現することができる。
としてシリコンよりもバンドギャップが小さいシリコン
ゲルマニウム（ＳｉＧｅ）混晶を用い、ヘテロ接合とす
ることが実用化されている。ヘテロ接合では、ホモ接合
よりもエミッタからベースへのキャリアの注入効率を高
めることができ、ベース抵抗やエミッタ・ベース間のキ
ャリア遷移時間を増大させることなしに電流増幅率ｈFE
を確保することが可能になる。そのため、高性能のバイ
ポーラトランジスタを実現することができる。
【０００４】一方、バイポーラトランジスタの高性能化
のためには、ベース取り出し電極の低抵抗化も重要であ
る。従来、ベース取り出し電極はポリシリコンで形成さ
れている場合が多く、よってベース取り出し電極の低抵
抗化には、ベース取り出し電極の一部をポリシリコンよ
りも抵抗の低い高融点金属で形成することが有効とされ
ている。なお、エピタキシャルベース技術を用いたバイ
ポーラトランジスタの製造では、例えば半導体基板上に
ベース取り出し電極を形成した後、半導体基板上にベー
ス取り出し電極に接する状態でエピタキシャル層からな
るベース層を形成している。
のためには、ベース取り出し電極の低抵抗化も重要であ
る。従来、ベース取り出し電極はポリシリコンで形成さ
れている場合が多く、よってベース取り出し電極の低抵
抗化には、ベース取り出し電極の一部をポリシリコンよ
りも抵抗の低い高融点金属で形成することが有効とされ
ている。なお、エピタキシャルベース技術を用いたバイ
ポーラトランジスタの製造では、例えば半導体基板上に
ベース取り出し電極を形成した後、半導体基板上にベー
ス取り出し電極に接する状態でエピタキシャル層からな
るベース層を形成している。
【０００５】
【発明が解決しようとする課題】ところが、上記したバ
イポーラトランジスタの製造では、ベース層となるエピ
タキシャル層を成長させる際に６００℃〜８００℃の熱
処理が必要になる。このため、高融点金属を用いてベー
ス取り出し電極が形成されていると、上記エピタキシャ
ル成長の際に、そのベース取り出し電極中の高融点金属
がエピタキシャル層中に取り込まれてエピタキシャル層
が汚染されるといった不具合が発生する。エピタキシャ
ル層からなるベース層が汚染されると、ベース中のキャ
リアのライフタイムが落ちるため、ベース電流が増加し
て電流増幅率ｈFEが低下するといった電気的特性の低下
を招く。
イポーラトランジスタの製造では、ベース層となるエピ
タキシャル層を成長させる際に６００℃〜８００℃の熱
処理が必要になる。このため、高融点金属を用いてベー
ス取り出し電極が形成されていると、上記エピタキシャ
ル成長の際に、そのベース取り出し電極中の高融点金属
がエピタキシャル層中に取り込まれてエピタキシャル層
が汚染されるといった不具合が発生する。エピタキシャ
ル層からなるベース層が汚染されると、ベース中のキャ
リアのライフタイムが落ちるため、ベース電流が増加し
て電流増幅率ｈFEが低下するといった電気的特性の低下
を招く。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明に係る半導体装置の第１発明は、半導体基板上
に形成された高融点金属膜または高融点金属化合物膜か
らなる第１導電パターンと、第１導電パターンを覆う非
金属膜からなる第２導電パターンと、半導体基板上に第
２導電パターンに接する状態で形成されたエピタキシャ
ル層からなる半導体層とを備えているものである。
の本発明に係る半導体装置の第１発明は、半導体基板上
に形成された高融点金属膜または高融点金属化合物膜か
らなる第１導電パターンと、第１導電パターンを覆う非
金属膜からなる第２導電パターンと、半導体基板上に第
２導電パターンに接する状態で形成されたエピタキシャ
ル層からなる半導体層とを備えているものである。
【０００７】この発明では、第１導電パターンを覆う第
２導電パターンに接する状態で半導体層が形成されてい
ることから、半導体層を形成するためのエピタキシャル
成長時には、第１導電パターンが非金属の第２導電パタ
ーンで覆われている状態になっている。したがって上記
エピタキシャル成長に際し、第１導電パターンの構成要
素である高融点金属の拡散が第２導電パターンでほぼ阻
止されるため、半導体層は第１導電パターンの高融点金
属が取り込まれることによる汚染が防止されたものにな
る。また第１導電パターンが通常ベース取り出し電極に
用いられるポリシリコンよりも非常に低抵抗な高融点金
属膜または高融点金属化合物膜からなるため、半導体装
置がバイポーラトランジスタであり、上記第１導電パタ
ーンおよび第２導電パターン、または上記第１導電パタ
ーンがベース取り出し電極であれば、ベース取り出し電
極が低抵抗化される。
２導電パターンに接する状態で半導体層が形成されてい
ることから、半導体層を形成するためのエピタキシャル
成長時には、第１導電パターンが非金属の第２導電パタ
ーンで覆われている状態になっている。したがって上記
エピタキシャル成長に際し、第１導電パターンの構成要
素である高融点金属の拡散が第２導電パターンでほぼ阻
止されるため、半導体層は第１導電パターンの高融点金
属が取り込まれることによる汚染が防止されたものにな
る。また第１導電パターンが通常ベース取り出し電極に
用いられるポリシリコンよりも非常に低抵抗な高融点金
属膜または高融点金属化合物膜からなるため、半導体装
置がバイポーラトランジスタであり、上記第１導電パタ
ーンおよび第２導電パターン、または上記第１導電パタ
ーンがベース取り出し電極であれば、ベース取り出し電
極が低抵抗化される。
【０００８】本発明に係る半導体装置の第２発明は、半
導体基板に製造された電界効果トランジスタからなる半
導体装置であって、半導体基板上に間隔をあけて形成さ
れた高融点金属膜または高融点金属化合物膜からなる第
１導電パターンと、第１導電パターン毎に、第１導電パ
ターンを覆って形成された非金属膜からなる第２導電パ
ターンと、これら第２導電パターンに接続するように第
２導電パターン上に形成されたエピタキシャル層からな
る半導体層とを備え、この半導体層に、各第２導電パタ
ーンに接続するソース・ドレイン部が間隔をあけて形成
されているものである。
導体基板に製造された電界効果トランジスタからなる半
導体装置であって、半導体基板上に間隔をあけて形成さ
れた高融点金属膜または高融点金属化合物膜からなる第
１導電パターンと、第１導電パターン毎に、第１導電パ
ターンを覆って形成された非金属膜からなる第２導電パ
ターンと、これら第２導電パターンに接続するように第
２導電パターン上に形成されたエピタキシャル層からな
る半導体層とを備え、この半導体層に、各第２導電パタ
ーンに接続するソース・ドレイン部が間隔をあけて形成
されているものである。
【０００９】この発明では、第１導電パターンを覆う第
２導電パターン上に半導体層が形成されていることか
ら、半導体層を形成するためのエピタキシャル成長時に
は、第１導電パターンが非金属の第２導電パターンで覆
われている状態になっている。したがって上記エピタキ
シャル成長に際し、第１導電パターンの構成要素である
高融点金属の拡散が第２導電パターンでほぼ阻止される
ため、半導体層のソース・ドレイン部間に形成されるチ
ャネル部は第１導電パターンの高融点金属が取り込まれ
ることによる汚染が防止されたものになる。
２導電パターン上に半導体層が形成されていることか
ら、半導体層を形成するためのエピタキシャル成長時に
は、第１導電パターンが非金属の第２導電パターンで覆
われている状態になっている。したがって上記エピタキ
シャル成長に際し、第１導電パターンの構成要素である
高融点金属の拡散が第２導電パターンでほぼ阻止される
ため、半導体層のソース・ドレイン部間に形成されるチ
ャネル部は第１導電パターンの高融点金属が取り込まれ
ることによる汚染が防止されたものになる。
【００１０】本発明に係る半導体装置の製造方法の第１
発明は、まず半導体基板上に高融点金属膜または高融点
金属化合物膜からなる第１導電パターンを形成する。次
いで第１導電パターンを覆って非金属膜からなる第２導
電パターンを形成し、さらにエピタキシャル技術によっ
て、半導体基板上に第２導電パターンに接する状態で半
導体層を形成する。
発明は、まず半導体基板上に高融点金属膜または高融点
金属化合物膜からなる第１導電パターンを形成する。次
いで第１導電パターンを覆って非金属膜からなる第２導
電パターンを形成し、さらにエピタキシャル技術によっ
て、半導体基板上に第２導電パターンに接する状態で半
導体層を形成する。
【００１１】この発明では、第１導電パターンを第２導
電パターンで覆った後に、エピタキシャル技術によって
半導体層を形成するため、このエピタキシャル成長時に
第１導電パターンの構成要素である高融点金属の拡散が
第２導電パターンでほぼ阻止され、半導体層に上記高融
点金属が取り込まれない。なお、第２導電パターンとエ
ッチング選択比の異なる材料で半導体層を形成すれば、
エッチング技術によって半導体層をパターニングする場
合に、第２導電パターンがエッチングストッパー層にな
る。また第１導電パターンとエッチング選択比の異なる
材料で第２導電パターンを形成すれば、エッチング技術
によって半導体層および第２導電パターンをパターニン
グする場合に、第１導電パターンがエッチングストッパ
ー層になる。
電パターンで覆った後に、エピタキシャル技術によって
半導体層を形成するため、このエピタキシャル成長時に
第１導電パターンの構成要素である高融点金属の拡散が
第２導電パターンでほぼ阻止され、半導体層に上記高融
点金属が取り込まれない。なお、第２導電パターンとエ
ッチング選択比の異なる材料で半導体層を形成すれば、
エッチング技術によって半導体層をパターニングする場
合に、第２導電パターンがエッチングストッパー層にな
る。また第１導電パターンとエッチング選択比の異なる
材料で第２導電パターンを形成すれば、エッチング技術
によって半導体層および第２導電パターンをパターニン
グする場合に、第１導電パターンがエッチングストッパ
ー層になる。
【００１２】本発明に係る半導体装置の製造方法の第２
発明は、電界効果トランジスタからなる半導体装置を製
造する方法であって、まず半導体基板上に高融点金属膜
または高融点金属化合物膜からなる第１導電パターンを
間隔をあけて形成する。次いで各第１導電パターン毎に
この第１導電パターンを覆う状態で非金属膜からなる第
２導電パターンを形成し、続いてエピタキシャル技術に
よって、これら第２導電パターンに接続するように第２
導電パターン上に半導体層を形成する。そして半導体層
に不純物を導入して、各第２導電パターンに接続するソ
ース・ドレイン部を間隔をあけて形成する。
発明は、電界効果トランジスタからなる半導体装置を製
造する方法であって、まず半導体基板上に高融点金属膜
または高融点金属化合物膜からなる第１導電パターンを
間隔をあけて形成する。次いで各第１導電パターン毎に
この第１導電パターンを覆う状態で非金属膜からなる第
２導電パターンを形成し、続いてエピタキシャル技術に
よって、これら第２導電パターンに接続するように第２
導電パターン上に半導体層を形成する。そして半導体層
に不純物を導入して、各第２導電パターンに接続するソ
ース・ドレイン部を間隔をあけて形成する。
【００１３】この発明では、各第１導電パターンを第２
導電パターンで覆った後に、エピタキシャル技術によっ
て半導体層を形成するため、このエピタキシャル成長時
に第１導電パターンの構成要素である高融点金属の拡散
が第２導電パターンでほぼ阻止され、半導体層に上記高
融点金属が取り込まれない。よって、半導体層のソース
・ドレイン部間に金属汚染のないチャネル部が形成され
る。
導電パターンで覆った後に、エピタキシャル技術によっ
て半導体層を形成するため、このエピタキシャル成長時
に第１導電パターンの構成要素である高融点金属の拡散
が第２導電パターンでほぼ阻止され、半導体層に上記高
融点金属が取り込まれない。よって、半導体層のソース
・ドレイン部間に金属汚染のないチャネル部が形成され
る。
【００１４】
【発明の実施の形態】以下に、本発明に係る半導体装置
およびその製造方法の実施形態を図面に基づいて説明す
る。図１は第１発明に係る半導体装置の第１実施形態を
示す要部側断面図である。なお、以下の実施形態では、
第１発明装置をバイポーラトランジスタに適用した場合
について説明する。また第１導電型を例えばＰ型、第２
導電型をＮ型として述べる。
およびその製造方法の実施形態を図面に基づいて説明す
る。図１は第１発明に係る半導体装置の第１実施形態を
示す要部側断面図である。なお、以下の実施形態では、
第１発明装置をバイポーラトランジスタに適用した場合
について説明する。また第１導電型を例えばＰ型、第２
導電型をＮ型として述べる。
【００１５】図１に示すようにこのバイポーラトランジ
スタ１は、Ｐ型のシリコン（Ｓｉ）基板２と、この上層
に形成されたＮ- 型のエピタキシャル層３とから半導体
基板４が構成されている。Ｓｉ基板２とエピタキシャル
層３との間には、Ｎ+ 型のコレクタ領域５が形成されて
いる。またエピタキシャル層３の上層には、例えばＬＯ
ＣＯＳ（Local Oxidation of Silicon) 酸化膜からなる
素子分離膜６が形成されており、これによってエピタキ
シャル層３のコレクタ領域とコレクタ取り出し領域とが
分離されるとともにバイポーラトランジスタ１と他の素
子とが分離されている。またエピタキシャル層３のコレ
クタ取り出し領域には、コレクタ領域５に接続するＮ+
型のコレクタ取り出し層７が形成されている。
スタ１は、Ｐ型のシリコン（Ｓｉ）基板２と、この上層
に形成されたＮ- 型のエピタキシャル層３とから半導体
基板４が構成されている。Ｓｉ基板２とエピタキシャル
層３との間には、Ｎ+ 型のコレクタ領域５が形成されて
いる。またエピタキシャル層３の上層には、例えばＬＯ
ＣＯＳ（Local Oxidation of Silicon) 酸化膜からなる
素子分離膜６が形成されており、これによってエピタキ
シャル層３のコレクタ領域とコレクタ取り出し領域とが
分離されるとともにバイポーラトランジスタ１と他の素
子とが分離されている。またエピタキシャル層３のコレ
クタ取り出し領域には、コレクタ領域５に接続するＮ+
型のコレクタ取り出し層７が形成されている。
【００１６】このような半導体基板４上には、高融点金
属膜または高融点金属化合物膜で形成された第１導電パ
ターン８が形成されている。この第１導電パターン８
は、エピタキシャル層３のコレクタ領域位置に開口部８
ａを有するとともに、後述するベース層１０のパターン
に形成されたものである。第１導電パターン８に用いら
れる高融点金属膜としては、例えばモリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等が挙げら
れ、また高融点金属化合物膜としては、例えばモリブデ
ンシリサイド（ＭｏＳｉx ）、タングステンシリサイド
（ＷＳｉx ）、チタンチリサイド（ＴｉＳｉx ）等の高
融点金属シリサイド膜が挙げられる。ここでは、ＷＳｉ
x で第１導電パターン８が形成されている。
属膜または高融点金属化合物膜で形成された第１導電パ
ターン８が形成されている。この第１導電パターン８
は、エピタキシャル層３のコレクタ領域位置に開口部８
ａを有するとともに、後述するベース層１０のパターン
に形成されたものである。第１導電パターン８に用いら
れる高融点金属膜としては、例えばモリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等が挙げら
れ、また高融点金属化合物膜としては、例えばモリブデ
ンシリサイド（ＭｏＳｉx ）、タングステンシリサイド
（ＷＳｉx ）、チタンチリサイド（ＴｉＳｉx ）等の高
融点金属シリサイド膜が挙げられる。ここでは、ＷＳｉ
x で第１導電パターン８が形成されている。
【００１７】また半導体基板４上には、第１導電パター
ン８の開口部８ａの側壁と第１導電パターン８の上面と
を覆うとともに、エピタキシャル層３のコレクタ領域位
置に開口部９ａを有する第２導電パターン９が形成され
ている。第２導電パターン９は非金属膜からなるもの
で、例えばＰ型の不純物が高濃度に導入されたＰ+ 型の
ポリシリコン膜で形成されている。また半導体基板４上
でかつコレクタ領域位置には、第２導電パターン９に接
する状態でＰ型のエピタキシャル層からなる半導体層１
０が形成されている。ここでは、第２導電パターン９の
開口部９ａ内と第２導電パターン９の上面とを覆うよう
に半導体層１０が形成されている。この半導体層１０は
バイポーラトランジスタ１のベース層（以下、半導体層
１０をベース層１０と記す）であり、例えばシリコンゲ
ルマニウム（ＳｉＧｅ）の混晶で形成されている。また
ベース層１０の上層の一部分には、Ｎ+ 型のエミッタ層
１１が形成されている。
ン８の開口部８ａの側壁と第１導電パターン８の上面と
を覆うとともに、エピタキシャル層３のコレクタ領域位
置に開口部９ａを有する第２導電パターン９が形成され
ている。第２導電パターン９は非金属膜からなるもの
で、例えばＰ型の不純物が高濃度に導入されたＰ+ 型の
ポリシリコン膜で形成されている。また半導体基板４上
でかつコレクタ領域位置には、第２導電パターン９に接
する状態でＰ型のエピタキシャル層からなる半導体層１
０が形成されている。ここでは、第２導電パターン９の
開口部９ａ内と第２導電パターン９の上面とを覆うよう
に半導体層１０が形成されている。この半導体層１０は
バイポーラトランジスタ１のベース層（以下、半導体層
１０をベース層１０と記す）であり、例えばシリコンゲ
ルマニウム（ＳｉＧｅ）の混晶で形成されている。また
ベース層１０の上層の一部分には、Ｎ+ 型のエミッタ層
１１が形成されている。
【００１８】なお半導体基板４上には、ベース層１０お
よび第１導電パターン８、第２導電パターン９の端縁を
覆うようにして酸化シリコン（ＳｉＯx ）膜からなる絶
縁膜１２が形成されている。ここで、ベース層１０と絶
縁膜１２との間には、ベース層１０からのＧｅの外方拡
散（Out Diffusion)を抑制するために、Ｓｉのエピタキ
シャル層（図示略）からなるキャップ層が介装されてい
る。
よび第１導電パターン８、第２導電パターン９の端縁を
覆うようにして酸化シリコン（ＳｉＯx ）膜からなる絶
縁膜１２が形成されている。ここで、ベース層１０と絶
縁膜１２との間には、ベース層１０からのＧｅの外方拡
散（Out Diffusion)を抑制するために、Ｓｉのエピタキ
シャル層（図示略）からなるキャップ層が介装されてい
る。
【００１９】上記絶縁膜１２には、エミッタ層１１に通
じる第１コンタクトホール１３と、ベース層１０に通じ
る第２コンタクトホール１４と、コレクタ取り出し層７
に通じる第３コンタクトホール１５とがそれぞれ形成さ
れている。そして絶縁膜１２上には、第１コンタクトホ
ール１３を介してエミッタ層１１に接続するエミッタ電
極１６と、第２コンタクトホール１４を介してベース層
１０に接続するベース電極１７と、第３コンタクトホー
ル１５を介してコレクタ取り出し層７に接続するコレク
タ電極１８とが形成されている。これらエミッタ電極１
６、ベース電極１７、コレクタ電極１８は、例えばバリ
アメタルとアルミニウム（Ａｌ）系金属からなる。な
お、ベース層１０の上層のベース電極１７と接する部分
には、この部分の抵抗を下げるためのＰ+ 型の高濃度不
純物層１９が形成されている。
じる第１コンタクトホール１３と、ベース層１０に通じ
る第２コンタクトホール１４と、コレクタ取り出し層７
に通じる第３コンタクトホール１５とがそれぞれ形成さ
れている。そして絶縁膜１２上には、第１コンタクトホ
ール１３を介してエミッタ層１１に接続するエミッタ電
極１６と、第２コンタクトホール１４を介してベース層
１０に接続するベース電極１７と、第３コンタクトホー
ル１５を介してコレクタ取り出し層７に接続するコレク
タ電極１８とが形成されている。これらエミッタ電極１
６、ベース電極１７、コレクタ電極１８は、例えばバリ
アメタルとアルミニウム（Ａｌ）系金属からなる。な
お、ベース層１０の上層のベース電極１７と接する部分
には、この部分の抵抗を下げるためのＰ+ 型の高濃度不
純物層１９が形成されている。
【００２０】次に、上記のように構成されているバイポ
ーラトランジスタ１を製造する方法に基づき、第１発明
に係る半導体装置の製造方法の第１実施形態を図２を用
いて説明する。バイポーラトランジスタ１を製造するに
あたっては、予め既存の方法により図２（ａ）に示す半
導体基板４を形成しておく。すなわち半導体基板４で
は、Ｐ型のＳｉ基板２の表面側にＮ+ 型のコレクタ領域
５が形成され、Ｓｉ基板２の上層にコレクタ領域５を覆
う状態にＮ- 型のエピタキシャル層３が形成されてい
る。またエピタキシャル層３の上層には、エピタキシャ
ル層３のコレクタ領域とコレクタ取り出し領域とを分離
するとともに、バイポーラトランジスタ１と他の素子と
を分離する素子分離膜６が形成されている。さらにエピ
タキシャル層３のコレクタ取り出し領域には、コレクタ
領域５に接続するＮ+ 型のコレクタ取り出し層７が形成
されている。
ーラトランジスタ１を製造する方法に基づき、第１発明
に係る半導体装置の製造方法の第１実施形態を図２を用
いて説明する。バイポーラトランジスタ１を製造するに
あたっては、予め既存の方法により図２（ａ）に示す半
導体基板４を形成しておく。すなわち半導体基板４で
は、Ｐ型のＳｉ基板２の表面側にＮ+ 型のコレクタ領域
５が形成され、Ｓｉ基板２の上層にコレクタ領域５を覆
う状態にＮ- 型のエピタキシャル層３が形成されてい
る。またエピタキシャル層３の上層には、エピタキシャ
ル層３のコレクタ領域とコレクタ取り出し領域とを分離
するとともに、バイポーラトランジスタ１と他の素子と
を分離する素子分離膜６が形成されている。さらにエピ
タキシャル層３のコレクタ取り出し領域には、コレクタ
領域５に接続するＮ+ 型のコレクタ取り出し層７が形成
されている。
【００２１】この実施形態ではまず、例えば化学的気相
成長（以下、ＣＶＤと記す）法によって、半導体基板４
上にＷＳｉx 膜を形成する。次いでリソグラフィ技術と
エッチング技術とによりＷＳｉx 膜をパターニングし
て、図２（ａ）に示すようにコレクタ領域位置に開口部
８ａを有する第１導電パターン８を形成する。次いでＣ
ＶＤ法により、第１導電パターン８を覆う状態で半導体
基板４上にポリシリコン膜を形成し、続いてイオン注入
法によって、ポリシリコン膜全面にＰ型不純物を高濃度
にイオン注入する。なお、上記ＣＶＤ法によるポリシリ
コン膜の成膜時にＰ型不純物を導入することにより、Ｐ
+ 型のポリシリコン膜を形成してもよい。
成長（以下、ＣＶＤと記す）法によって、半導体基板４
上にＷＳｉx 膜を形成する。次いでリソグラフィ技術と
エッチング技術とによりＷＳｉx 膜をパターニングし
て、図２（ａ）に示すようにコレクタ領域位置に開口部
８ａを有する第１導電パターン８を形成する。次いでＣ
ＶＤ法により、第１導電パターン８を覆う状態で半導体
基板４上にポリシリコン膜を形成し、続いてイオン注入
法によって、ポリシリコン膜全面にＰ型不純物を高濃度
にイオン注入する。なお、上記ＣＶＤ法によるポリシリ
コン膜の成膜時にＰ型不純物を導入することにより、Ｐ
+ 型のポリシリコン膜を形成してもよい。
【００２２】そしてリソグラフィ技術およびエッチング
技術によりポリシリコン膜をパターニングして、第１導
電パターン８を覆いかつコレクタ領域位置に開口部９ａ
を有する第２導電パターン９を得る。次にエピタキシャ
ル技術によって、第２導電パターン９上に第２導電パタ
ーン９の開口部９ａ内を覆ってＳｉＧｅ混晶からなる半
導体層１０１を選択的に成長させ、さらにベース形成用
の半導体層１０１上にＳｉのエピタキシャル層からなる
キャップ層（図示略）を形成する。
技術によりポリシリコン膜をパターニングして、第１導
電パターン８を覆いかつコレクタ領域位置に開口部９ａ
を有する第２導電パターン９を得る。次にエピタキシャ
ル技術によって、第２導電パターン９上に第２導電パタ
ーン９の開口部９ａ内を覆ってＳｉＧｅ混晶からなる半
導体層１０１を選択的に成長させ、さらにベース形成用
の半導体層１０１上にＳｉのエピタキシャル層からなる
キャップ層（図示略）を形成する。
【００２３】半導体層１０１、キャップ層をエピタキシ
ャル成長させるための条件として、半導体基板４の温度
は例えば６００℃〜８００℃程度に設定される。またキ
ャップ層を形成するための原料ガスとしては、例えばモ
ノシラン（ＳｉＨ4 ）、ジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）、トリクロロシラン（ＳｉＨＣｌ3 ）、ジシラン
（Ｓｉ2 Ｈ6 ）等のシラン系のガスが用いられる。また
ＳｉＧｅの半導体層１０１を形成するための原料ガスに
は、Ｇｅの原料ガスとして例えばゲルマンガス（ＧｅＨ
4 ）が用いられ、またＳｉの原料ガスとしては、先に述
べたキャップ層を形成するためのガスがそれぞれ用いら
れる。
ャル成長させるための条件として、半導体基板４の温度
は例えば６００℃〜８００℃程度に設定される。またキ
ャップ層を形成するための原料ガスとしては、例えばモ
ノシラン（ＳｉＨ4 ）、ジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）、トリクロロシラン（ＳｉＨＣｌ3 ）、ジシラン
（Ｓｉ2 Ｈ6 ）等のシラン系のガスが用いられる。また
ＳｉＧｅの半導体層１０１を形成するための原料ガスに
は、Ｇｅの原料ガスとして例えばゲルマンガス（ＧｅＨ
4 ）が用いられ、またＳｉの原料ガスとしては、先に述
べたキャップ層を形成するためのガスがそれぞれ用いら
れる。
【００２４】その後、図２（ｂ）に示すように、リソグ
ラフィ技術およびエッチング技術によって、第１導電パ
ターン８、第２導電パターン９、半導体層１０１および
キャップ層をベース層１０のパターンに形成する。この
ことにより、ＳｉＧｅ混晶の半導体層１０１からなるベ
ース層１０が得られる。次いでＣＶＤ法により、図２
（ｃ）に示すようにベース層１０と、第１導電パターン
８および第２導電パターン９の端縁を覆う状態で半導体
基板４上に例えばＳｉＯx 膜からなる絶縁膜１２を形成
する。そしてリソグラフィ技術およびエッチング技術に
よって、エミッタ層１１形成位置のベース層１０表面を
外部に露出させるように、絶縁膜１２に第１コンタクト
ホール１３を形成する。
ラフィ技術およびエッチング技術によって、第１導電パ
ターン８、第２導電パターン９、半導体層１０１および
キャップ層をベース層１０のパターンに形成する。この
ことにより、ＳｉＧｅ混晶の半導体層１０１からなるベ
ース層１０が得られる。次いでＣＶＤ法により、図２
（ｃ）に示すようにベース層１０と、第１導電パターン
８および第２導電パターン９の端縁を覆う状態で半導体
基板４上に例えばＳｉＯx 膜からなる絶縁膜１２を形成
する。そしてリソグラフィ技術およびエッチング技術に
よって、エミッタ層１１形成位置のベース層１０表面を
外部に露出させるように、絶縁膜１２に第１コンタクト
ホール１３を形成する。
【００２５】次に、例えばイオン注入法によってベース
層１０にＮ型の不純物をイオン注入した後、熱処理を行
って注入された不純物を活性化させ、ベース層１０の上
層の一部分にＮ+ 型のエミッタ層１１を形成する。また
この熱処理によって、第２導電パターン９に導入されて
いる不純物が拡散して、ベース層１０において第２導電
パターン９の開口部９ａの側壁に接する部分と、半導体
基板４において第２導電パターン９と接する部分とにＰ
+ 型の拡散部１０ａが形成される。次いで図２（ｄ）に
示すように、絶縁膜１２にベース層１０に通じる第２コ
ンタクトホール１４を形成するとともに半導体基板４の
コレクタ取り出し層７に通じる第３コンタクトホール１
５を形成する。
層１０にＮ型の不純物をイオン注入した後、熱処理を行
って注入された不純物を活性化させ、ベース層１０の上
層の一部分にＮ+ 型のエミッタ層１１を形成する。また
この熱処理によって、第２導電パターン９に導入されて
いる不純物が拡散して、ベース層１０において第２導電
パターン９の開口部９ａの側壁に接する部分と、半導体
基板４において第２導電パターン９と接する部分とにＰ
+ 型の拡散部１０ａが形成される。次いで図２（ｄ）に
示すように、絶縁膜１２にベース層１０に通じる第２コ
ンタクトホール１４を形成するとともに半導体基板４の
コレクタ取り出し層７に通じる第３コンタクトホール１
５を形成する。
【００２６】続いて、絶縁膜１２上に第２コンタクトホ
ール１４位置が開口したレジストパターンを形成した
後、イオン注入法によって第２コンタクトホール１４内
のベース層１０にＰ型の不純物を導入し、Ｐ+ 型の高濃
度不純物層１９を形成する。その後、レジストパターン
を剥離除去する。そして既存の配線形成技術によって絶
縁膜１２上に、第１コンタクトホール１３を介してエミ
ッタ層１１に接続するエミッタ電極１６を形成するとと
もに、第２コンタクトホール１４を介してベース層１０
の高濃度不純物層１９に接続するベース電極１７を形成
する。また第３コンタクトホール１５を介してコレクタ
取り出し層７に接続するコレクタ電極１８を形成する。
以上の工程によって、バイポーラトランジスタ１が製造
される。
ール１４位置が開口したレジストパターンを形成した
後、イオン注入法によって第２コンタクトホール１４内
のベース層１０にＰ型の不純物を導入し、Ｐ+ 型の高濃
度不純物層１９を形成する。その後、レジストパターン
を剥離除去する。そして既存の配線形成技術によって絶
縁膜１２上に、第１コンタクトホール１３を介してエミ
ッタ層１１に接続するエミッタ電極１６を形成するとと
もに、第２コンタクトホール１４を介してベース層１０
の高濃度不純物層１９に接続するベース電極１７を形成
する。また第３コンタクトホール１５を介してコレクタ
取り出し層７に接続するコレクタ電極１８を形成する。
以上の工程によって、バイポーラトランジスタ１が製造
される。
【００２７】このバイポーラトランジスタ１の製造方法
では、第１導電パターン８を非金属のポリシリコンから
なる第２導電パターン９で覆った後に、ベース層１０形
成用の半導体層１０１をエピタキシャル成長させる。そ
のため、第２導電パターン９と接する状態で半導体基板
４上に半導体層１０１を形成し、この際に半導体基板４
に熱が加わっても、第１導電パターン８の構成要素の一
つであるＷの拡散が第２導電パターン９によってほぼ阻
止されて半導体層１０１に取り込まれるのを防ぐことが
できる。この結果、半導体層１０１からなるベース層１
０が金属汚染されることにより電流増幅率ｈFEが低下す
るといった電気的特性の低下を防止することができる。
また、Ｓｉよりもバンドギャップが小さいＳｉＧｅ混晶
でベース層１０を形成し、エミッタ・ベース間にヘテロ
接合を形成するので、電気的特性の低下を防止しつつ高
性能のＮＰＮ型ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）１を製造することができる。
では、第１導電パターン８を非金属のポリシリコンから
なる第２導電パターン９で覆った後に、ベース層１０形
成用の半導体層１０１をエピタキシャル成長させる。そ
のため、第２導電パターン９と接する状態で半導体基板
４上に半導体層１０１を形成し、この際に半導体基板４
に熱が加わっても、第１導電パターン８の構成要素の一
つであるＷの拡散が第２導電パターン９によってほぼ阻
止されて半導体層１０１に取り込まれるのを防ぐことが
できる。この結果、半導体層１０１からなるベース層１
０が金属汚染されることにより電流増幅率ｈFEが低下す
るといった電気的特性の低下を防止することができる。
また、Ｓｉよりもバンドギャップが小さいＳｉＧｅ混晶
でベース層１０を形成し、エミッタ・ベース間にヘテロ
接合を形成するので、電気的特性の低下を防止しつつ高
性能のＮＰＮ型ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）１を製造することができる。
【００２８】またこのようにして製造されるバイポーラ
トランジスタ１にあっては、ベース層１０が第１導電パ
ターン８のＷにより汚染されていないものであり、しか
もベース層１０がＳｉＧｅ混晶からなり、エミッタ・ベ
ース間にヘテロ接合が形成されたものであるので、良好
な電気的特性を有しかつ高性能なＮＰＮ型バイポーラト
ランジスタ１を実現することができる。
トランジスタ１にあっては、ベース層１０が第１導電パ
ターン８のＷにより汚染されていないものであり、しか
もベース層１０がＳｉＧｅ混晶からなり、エミッタ・ベ
ース間にヘテロ接合が形成されたものであるので、良好
な電気的特性を有しかつ高性能なＮＰＮ型バイポーラト
ランジスタ１を実現することができる。
【００２９】なお、上記実施形態の方法では、イオン注
入法を用いてエミッタ層１１を形成したが、例えばプラ
ズマドーピングや気相拡散法等の方法を用いてエミッタ
層１１を形成することも可能である。また以下のような
方法によりエミッタ層１１を形成してもよい。すなわ
ち、絶縁膜１２に第１コンタクトホール１３を形成した
後、図３に示すように第１コンタクトホール１３内面を
覆う状態で例えばＮ型の不純物が高濃度に導入された例
えばポリシリコンからなるエミッタ取り出し層２０を形
成する。その後、熱処理を行ってエミッタ取り出し層２
０から不純物をベース層１０の上層に拡散させてエミッ
タ層１１を形成する。
入法を用いてエミッタ層１１を形成したが、例えばプラ
ズマドーピングや気相拡散法等の方法を用いてエミッタ
層１１を形成することも可能である。また以下のような
方法によりエミッタ層１１を形成してもよい。すなわ
ち、絶縁膜１２に第１コンタクトホール１３を形成した
後、図３に示すように第１コンタクトホール１３内面を
覆う状態で例えばＮ型の不純物が高濃度に導入された例
えばポリシリコンからなるエミッタ取り出し層２０を形
成する。その後、熱処理を行ってエミッタ取り出し層２
０から不純物をベース層１０の上層に拡散させてエミッ
タ層１１を形成する。
【００３０】このようにエミッタ層１１を形成した場合
には、その後、エミッタ取り出し層２０を覆う状態で絶
縁膜１２上に上層絶縁膜２１を形成する。続いて上層絶
縁膜２１にエミッタ取り出し層２０に通じるコンタクト
ホール２２を形成し、また上層絶縁膜２１および絶縁膜
１２にベース層１０に通じる第２コンタクトホール１４
と、コレクタ取り出し層７に通じる第３コンタクトホー
ル１５とをそれぞれ形成する。そして第２コンタクトホ
ール１４内のベース層１０にＰ+ 型の高濃度不純物層１
９を形成した後、上層絶縁膜２１上にコンタクトホール
２２を介してエミッタ取り出し層２０に接続するエミッ
タ電極１６を形成する。またエミッタ電極１６の形成と
ともに、ベース電極１７と、コレクタ電極１８とを形成
する。したがって、第１実施形態のバイポーラトランジ
スタ１に替えて、図３に示すようなダブルポリシリコン
構造のＮＰＮ型バイポーラトランジスタ１とすることも
できる。
には、その後、エミッタ取り出し層２０を覆う状態で絶
縁膜１２上に上層絶縁膜２１を形成する。続いて上層絶
縁膜２１にエミッタ取り出し層２０に通じるコンタクト
ホール２２を形成し、また上層絶縁膜２１および絶縁膜
１２にベース層１０に通じる第２コンタクトホール１４
と、コレクタ取り出し層７に通じる第３コンタクトホー
ル１５とをそれぞれ形成する。そして第２コンタクトホ
ール１４内のベース層１０にＰ+ 型の高濃度不純物層１
９を形成した後、上層絶縁膜２１上にコンタクトホール
２２を介してエミッタ取り出し層２０に接続するエミッ
タ電極１６を形成する。またエミッタ電極１６の形成と
ともに、ベース電極１７と、コレクタ電極１８とを形成
する。したがって、第１実施形態のバイポーラトランジ
スタ１に替えて、図３に示すようなダブルポリシリコン
構造のＮＰＮ型バイポーラトランジスタ１とすることも
できる。
【００３１】次に、第１発明に係る半導体装置の第２実
施形態を図４に示す要部側断面図を用いて説明する。第
２実施形態の半導体装置であるバイポーラトランジスタ
３０において、第１実施形態のバイポーラトランジスタ
１と相違する点は、第１導電パターン８がベース取り出
し電極として用いられている点である。すなわち、例え
ばＷＳｉx からなる第１導電パターン８は、ベース層１
０の周縁よりも外側に延出してベース取り出し電極のパ
ターンに形成されている。
施形態を図４に示す要部側断面図を用いて説明する。第
２実施形態の半導体装置であるバイポーラトランジスタ
３０において、第１実施形態のバイポーラトランジスタ
１と相違する点は、第１導電パターン８がベース取り出
し電極として用いられている点である。すなわち、例え
ばＷＳｉx からなる第１導電パターン８は、ベース層１
０の周縁よりも外側に延出してベース取り出し電極のパ
ターンに形成されている。
【００３２】そしてこのベース取り出し電極である第１
導電パターン８と、ベース層１０と、第２導電パターン
９の端縁とを覆って半導体基板４上に絶縁膜１２が形成
されている。また絶縁膜１２に、第１導電パターン８に
通じるコンタクトホール３１が形成され、絶縁膜１２上
にこのコンタクトホール３１を介して第１導電パターン
８と接続するベース電極１７が形成されている。なお、
絶縁膜１２上には、エミッタ電極１６およびコレクタ電
極１８が第１実施形態と同様に形成されている。
導電パターン８と、ベース層１０と、第２導電パターン
９の端縁とを覆って半導体基板４上に絶縁膜１２が形成
されている。また絶縁膜１２に、第１導電パターン８に
通じるコンタクトホール３１が形成され、絶縁膜１２上
にこのコンタクトホール３１を介して第１導電パターン
８と接続するベース電極１７が形成されている。なお、
絶縁膜１２上には、エミッタ電極１６およびコレクタ電
極１８が第１実施形態と同様に形成されている。
【００３３】このように構成されるバイポーラトランジ
スタ３０では、ベース取り出し電極である第１導電パタ
ーン８が、従来においてベース取り出し電極形成材料と
して用いられるポリシリコンよりも非常に低抵抗なＷＳ
ｉx で形成されて低抵抗化されている。よって、一層高
性能なＮＰＮ型ヘテロ接合バイポーラトランジスタ３０
が実現される。なお、この第２実施形態では、第１導電
パターン８がＷＳｉx からなる第１導電パターン８で構
成されている場合について述べたが、例えば第１導電パ
ターン８および第２導電パターン９でベース取り出し電
極を構成することも可能である。この場合にも低抵抗化
されたベース取り出し電極になるので、上記と同様の効
果を得ることができる。
スタ３０では、ベース取り出し電極である第１導電パタ
ーン８が、従来においてベース取り出し電極形成材料と
して用いられるポリシリコンよりも非常に低抵抗なＷＳ
ｉx で形成されて低抵抗化されている。よって、一層高
性能なＮＰＮ型ヘテロ接合バイポーラトランジスタ３０
が実現される。なお、この第２実施形態では、第１導電
パターン８がＷＳｉx からなる第１導電パターン８で構
成されている場合について述べたが、例えば第１導電パ
ターン８および第２導電パターン９でベース取り出し電
極を構成することも可能である。この場合にも低抵抗化
されたベース取り出し電極になるので、上記と同様の効
果を得ることができる。
【００３４】次に、上記のように構成されているバイポ
ーラトランジスタ３０を製造する方法に基づき、第１発
明に係る半導体装置の製造方法の第２実施形態を図５を
用いて説明する。バイポーラトランジスタ３０を製造す
るにあたっては、図５（ａ）に示すように、第１実施形
態と同様に構成された半導体基板４上に開口部８ａを有
する第１導電パターン８を形成する。次いで、第１導電
パターン８を覆う状態で半導体基板４上に第２導電パタ
ーン９用の膜を形成する。この際、第１導電パターン８
とはエッチング選択比の異なる材料、例えばＰ型の不純
物が導入されたポリシリコン膜で第２導電パターン９用
の膜を形成する。そしてリソグラフィ技術およびエッチ
ング技術によりポリシリコン膜をパターニングして、第
１導電パターン８を覆いかつコレクタ領域位置に開口部
９ａを有する第２導電パターン９を得る。
ーラトランジスタ３０を製造する方法に基づき、第１発
明に係る半導体装置の製造方法の第２実施形態を図５を
用いて説明する。バイポーラトランジスタ３０を製造す
るにあたっては、図５（ａ）に示すように、第１実施形
態と同様に構成された半導体基板４上に開口部８ａを有
する第１導電パターン８を形成する。次いで、第１導電
パターン８を覆う状態で半導体基板４上に第２導電パタ
ーン９用の膜を形成する。この際、第１導電パターン８
とはエッチング選択比の異なる材料、例えばＰ型の不純
物が導入されたポリシリコン膜で第２導電パターン９用
の膜を形成する。そしてリソグラフィ技術およびエッチ
ング技術によりポリシリコン膜をパターニングして、第
１導電パターン８を覆いかつコレクタ領域位置に開口部
９ａを有する第２導電パターン９を得る。
【００３５】次いで、第１実施形態と同様にエピタキシ
ャル技術によって、第２導電パターン９上に開口部９ａ
内を覆うようにしてＳｉＧｅ混晶の半導体層１０１、キ
ャップ層をこの順に積層形成する。次に図５（ｂ）に示
すように、リソグラフィ技術およびエッチング技術によ
って、半導体層１０１、キャップ層をベース層１０のパ
ターンに形成して半導体層１０１からなるベース層１０
を得る。この際、第２導電パターン９は第１導電パター
ン８とはエッチング選択比が異なるポリシリコンからな
るため、エッチングストッパー層として機能することに
なる。
ャル技術によって、第２導電パターン９上に開口部９ａ
内を覆うようにしてＳｉＧｅ混晶の半導体層１０１、キ
ャップ層をこの順に積層形成する。次に図５（ｂ）に示
すように、リソグラフィ技術およびエッチング技術によ
って、半導体層１０１、キャップ層をベース層１０のパ
ターンに形成して半導体層１０１からなるベース層１０
を得る。この際、第２導電パターン９は第１導電パター
ン８とはエッチング選択比が異なるポリシリコンからな
るため、エッチングストッパー層として機能することに
なる。
【００３６】その後は図５（ｃ）に示すように、第１導
電パターン８と、ベース層１０と、第２導電パターン９
の端縁とを覆って半導体基板４上に絶縁膜１２を形成す
る。そして第１実施形態と同様に、絶縁膜１２への第１
コンタクトホール１３の形成、エミッタ層１１の形成、
第１導電パターン８に通じるコンタクトホール３１の形
成、コレクタ取り出し層７に通じる第３コンタクトホー
ル１５の形成を行う。さらに、コンタクトホール３１を
介して第１導電パターン８に接続するベース電極１７
と、第１コンタクトホール１３を介してエミッタ層１１
に接続するエミッタ電極１６、第３コンタクトホール１
５を介してコレクタ取り出し層７に接続するコレクタ電
極１８を形成する。以上の工程によって、バイポーラト
ランジスタ３０が製造される。
電パターン８と、ベース層１０と、第２導電パターン９
の端縁とを覆って半導体基板４上に絶縁膜１２を形成す
る。そして第１実施形態と同様に、絶縁膜１２への第１
コンタクトホール１３の形成、エミッタ層１１の形成、
第１導電パターン８に通じるコンタクトホール３１の形
成、コレクタ取り出し層７に通じる第３コンタクトホー
ル１５の形成を行う。さらに、コンタクトホール３１を
介して第１導電パターン８に接続するベース電極１７
と、第１コンタクトホール１３を介してエミッタ層１１
に接続するエミッタ電極１６、第３コンタクトホール１
５を介してコレクタ取り出し層７に接続するコレクタ電
極１８を形成する。以上の工程によって、バイポーラト
ランジスタ３０が製造される。
【００３７】このバイポーラトランジスタ３０の製造方
法では、第１導電パターン８とはエッチング選択比異な
る材料で第２導電パターン９用の膜を形成する。したが
って、半導体層１０１をパターニングする際、第１導電
パターン８がエッチングストッパー層となるので、制御
性良くベース層１０のエッチング加工を行うことがき
る。また、非常に低抵抗なＷＳｉx の第１導電パターン
８でベース取り出し電極を形成するので、ベース取り出
し電極の低抵抗化を図ることができる。よって、第１実
施形態の方法により得られる効果に加えて、低抵抗なベ
ース取り出し電極をプロセス制御性良く形成できるとい
った効果も得ることができる。
法では、第１導電パターン８とはエッチング選択比異な
る材料で第２導電パターン９用の膜を形成する。したが
って、半導体層１０１をパターニングする際、第１導電
パターン８がエッチングストッパー層となるので、制御
性良くベース層１０のエッチング加工を行うことがき
る。また、非常に低抵抗なＷＳｉx の第１導電パターン
８でベース取り出し電極を形成するので、ベース取り出
し電極の低抵抗化を図ることができる。よって、第１実
施形態の方法により得られる効果に加えて、低抵抗なベ
ース取り出し電極をプロセス制御性良く形成できるとい
った効果も得ることができる。
【００３８】なお、この実施形態の方法では、第１導電
パターン８が露出する位置までベース層１０のエッチン
グ加工を行ったが、第２導電パターン９を残した状態で
エッチング加工してもよい。この場合にも、ＷＳｉx と
ポリシリコンとの積層体でベース取り出し電極が形成さ
れることになるので、ベース取り出し電極の低抵抗化を
図ることができる。また上記実施形態の方法では、第１
導電パターン８とはエッチング選択比の異なる材料で第
２導電パターン９を形成したが、第２導電パターン９と
はエッチング選択比の異なる材料で半導体層１０１を形
成し、第２導電パターン９をエッチングストッパー層と
してもよい。
パターン８が露出する位置までベース層１０のエッチン
グ加工を行ったが、第２導電パターン９を残した状態で
エッチング加工してもよい。この場合にも、ＷＳｉx と
ポリシリコンとの積層体でベース取り出し電極が形成さ
れることになるので、ベース取り出し電極の低抵抗化を
図ることができる。また上記実施形態の方法では、第１
導電パターン８とはエッチング選択比の異なる材料で第
２導電パターン９を形成したが、第２導電パターン９と
はエッチング選択比の異なる材料で半導体層１０１を形
成し、第２導電パターン９をエッチングストッパー層と
してもよい。
【００３９】次に第１発明に係る半導体装置の第３実施
形態を図６に示す要部側断面図を用いて説明する。この
実施形態の半導体装置であるバイポーラトランジスタ４
０において、第１実施形態のバイポーラトランジスタ１
と相違するところは、第２導電パターン９上に形成され
たエピタキシャル層からなる半導体層４１の構成、およ
び第１導電パターン８がベース取り出し電極として形成
されていることにある。
形態を図６に示す要部側断面図を用いて説明する。この
実施形態の半導体装置であるバイポーラトランジスタ４
０において、第１実施形態のバイポーラトランジスタ１
と相違するところは、第２導電パターン９上に形成され
たエピタキシャル層からなる半導体層４１の構成、およ
び第１導電パターン８がベース取り出し電極として形成
されていることにある。
【００４０】すなわち、半導体基板４上にベース取り出
し電極のパターンに形成されかつ開口部８ａを有する第
１導電パターン８が形成されている。また第１導電パタ
ーン８を覆って開口部９ａを有する第２導電パターン９
が形成され、半導体基板４上には第２導電パターン９に
接する状態で半導体層４１が形成されている。ここで
は、第２導電パターン９の開口部９ａ内と第２導電パタ
ーン９の上面とを覆うようにエピタキシャル層からなる
半導体層４１が形成されている。
し電極のパターンに形成されかつ開口部８ａを有する第
１導電パターン８が形成されている。また第１導電パタ
ーン８を覆って開口部９ａを有する第２導電パターン９
が形成され、半導体基板４上には第２導電パターン９に
接する状態で半導体層４１が形成されている。ここで
は、第２導電パターン９の開口部９ａ内と第２導電パタ
ーン９の上面とを覆うようにエピタキシャル層からなる
半導体層４１が形成されている。
【００４１】半導体層４１は、半導体基板４上に第２導
電パターン９の開口部９ａ内と第２導電パターン９の上
面とに形成されて第２導電パターン９と接するＰ型のベ
ース層４２と、ベース層４２上に形成されたＮ+ 型のエ
ミッタ層４３とから構成されたものである。ベース層４
２は例えばＳｉＧｅ混晶からなり、エミッタ層４３はＳ
ｉの単結晶からなる。またベース層４２とエミッタ層４
３との間にはＳｉのエピタキシャル層からなるキャップ
層（図示略）が介装されている。
電パターン９の開口部９ａ内と第２導電パターン９の上
面とに形成されて第２導電パターン９と接するＰ型のベ
ース層４２と、ベース層４２上に形成されたＮ+ 型のエ
ミッタ層４３とから構成されたものである。ベース層４
２は例えばＳｉＧｅ混晶からなり、エミッタ層４３はＳ
ｉの単結晶からなる。またベース層４２とエミッタ層４
３との間にはＳｉのエピタキシャル層からなるキャップ
層（図示略）が介装されている。
【００４２】またこのような半導体層４１上には絶縁膜
４４が形成されている。これら第２導電パターン９、半
導体層４１および絶縁膜４４からなる積層体の側壁に
は、例えばＳｉＯx からなるサイドウォール４５が形成
されている。このサイドウォール４５は、ベース取り出
し電極である第１導電パターン８と、エミッタ層４３と
を分離するためのものである。
４４が形成されている。これら第２導電パターン９、半
導体層４１および絶縁膜４４からなる積層体の側壁に
は、例えばＳｉＯx からなるサイドウォール４５が形成
されている。このサイドウォール４５は、ベース取り出
し電極である第１導電パターン８と、エミッタ層４３と
を分離するためのものである。
【００４３】さらに半導体基板４上には、絶縁膜４４お
よびサイドウォール４５を覆う上層絶縁膜４６が成膜さ
れている。この上層絶縁膜４６および絶縁膜４４には、
エミッタ層４３に通じる第１コンタクトホール４７が形
成されている。また上層絶縁膜４６には、第１導電パタ
ーン８に通じる第２コンタクトホール４８と、半導体基
板４のコレクタ取り出し層７に通じる第３コンタクトホ
ール４９とが形成されている。そして上層絶縁膜４６上
には、第１コンタクトホール４７を介してエミッタ層４
３に接続するエミッタ電極１６と、第２コンタクトホー
ル４８を介して第１導電パターン８に接続するベース電
極１７と、第３コンタクトホール４９を介してコレクタ
取り出し層７に接続するコレクタ電極１８とが設けられ
ている。
よびサイドウォール４５を覆う上層絶縁膜４６が成膜さ
れている。この上層絶縁膜４６および絶縁膜４４には、
エミッタ層４３に通じる第１コンタクトホール４７が形
成されている。また上層絶縁膜４６には、第１導電パタ
ーン８に通じる第２コンタクトホール４８と、半導体基
板４のコレクタ取り出し層７に通じる第３コンタクトホ
ール４９とが形成されている。そして上層絶縁膜４６上
には、第１コンタクトホール４７を介してエミッタ層４
３に接続するエミッタ電極１６と、第２コンタクトホー
ル４８を介して第１導電パターン８に接続するベース電
極１７と、第３コンタクトホール４９を介してコレクタ
取り出し層７に接続するコレクタ電極１８とが設けられ
ている。
【００４４】次に、上記のように構成されているバイポ
ーラトランジスタ４０を製造する方法に基づき、第１発
明に係る半導体装置の製造方法の第３実施形態を図７を
用いて説明する。まず、予め既存の方法により形成され
た半導体基板４上に、ＣＶＤ法によってＷＳｉx 膜を形
成し、次いでＷＳｉx 膜をベース取り出し電極の形状に
パターニングして、図７（ａ）に示すようにコレクタ領
域位置に開口部８ａを有する第１導電パターン８を形成
する。
ーラトランジスタ４０を製造する方法に基づき、第１発
明に係る半導体装置の製造方法の第３実施形態を図７を
用いて説明する。まず、予め既存の方法により形成され
た半導体基板４上に、ＣＶＤ法によってＷＳｉx 膜を形
成し、次いでＷＳｉx 膜をベース取り出し電極の形状に
パターニングして、図７（ａ）に示すようにコレクタ領
域位置に開口部８ａを有する第１導電パターン８を形成
する。
【００４５】次いで第１実施形態と同様の方法により、
第１導電パターン８を覆いかつコレクタ領域位置に開口
部９ａを有する第２導電パターン９を得る。この際、第
２導電パターン９は、第１導電パターン８とはエッチン
グ選択比の異なる材料、すなわちここではポリシリコン
で形成する。次にエピタキシャル技術によって、第２導
電パターン９上に第２導電パターン９の開口部９ａ内を
覆ってＳｉＧｅ混晶からなる第１半導体層４２１、Ｓｉ
からなるキャップ層（図示略）、Ｓｉからなる第２半導
体層４３１を連続形成する。その後ＣＶＤ法によって、
半導体基板４上に第２半導体層４３１を覆う状態で絶縁
膜４４を形成する。
第１導電パターン８を覆いかつコレクタ領域位置に開口
部９ａを有する第２導電パターン９を得る。この際、第
２導電パターン９は、第１導電パターン８とはエッチン
グ選択比の異なる材料、すなわちここではポリシリコン
で形成する。次にエピタキシャル技術によって、第２導
電パターン９上に第２導電パターン９の開口部９ａ内を
覆ってＳｉＧｅ混晶からなる第１半導体層４２１、Ｓｉ
からなるキャップ層（図示略）、Ｓｉからなる第２半導
体層４３１を連続形成する。その後ＣＶＤ法によって、
半導体基板４上に第２半導体層４３１を覆う状態で絶縁
膜４４を形成する。
【００４６】次いで図７（ｂ）に示すように、リソグラ
フィ技術およびエッチング技術によって、第２導電パタ
ーン９、第１半導体層４２１、キャップ層、第２半導体
層４３１および絶縁膜４４をパターニングする。このこ
とにより、第１半導体層４２１からなるベース層４２
と、第２半導体層４３１からなるエミッタ層４３とによ
って構成された半導体層４１が得られる。またエミッタ
層４３とベース取り出し電極である第１導電パターン８
とが分離される。このエッチング加工の際、第２導電パ
ターン９が第１導電パターン８とはエッチング選択比が
異なる材料からなるので、第１導電パターン８がエッチ
ングストッパー層として機能する。
フィ技術およびエッチング技術によって、第２導電パタ
ーン９、第１半導体層４２１、キャップ層、第２半導体
層４３１および絶縁膜４４をパターニングする。このこ
とにより、第１半導体層４２１からなるベース層４２
と、第２半導体層４３１からなるエミッタ層４３とによ
って構成された半導体層４１が得られる。またエミッタ
層４３とベース取り出し電極である第１導電パターン８
とが分離される。このエッチング加工の際、第２導電パ
ターン９が第１導電パターン８とはエッチング選択比が
異なる材料からなるので、第１導電パターン８がエッチ
ングストッパー層として機能する。
【００４７】次いでＣＶＤ法により、第１導電パターン
８と、第２導電パターン９、第１半導体層４２１、キャ
ップ層、第２半導体層４３１および絶縁膜４４の積層体
とを覆う状態で半導体基板４上にＳｉＯx 膜を形成した
後、エッチバックして、図７（ｃ）に示すように上記積
層体の側壁にＳｉＯx からなるサイドウォール４５を形
成する。次に第１導電パターン８、絶縁膜４４およびサ
イドウォール４５覆う状態で半導体基板４上に上層絶縁
膜４６を形成する。続いて上層絶縁膜４６および絶縁膜
４４に、エミッタ層４３に通じる第１コンタクトホール
４７を形成するとともに、上層絶縁膜４６に第２コンタ
クトホール４８および第３コンタクトホール４９を形成
する。
８と、第２導電パターン９、第１半導体層４２１、キャ
ップ層、第２半導体層４３１および絶縁膜４４の積層体
とを覆う状態で半導体基板４上にＳｉＯx 膜を形成した
後、エッチバックして、図７（ｃ）に示すように上記積
層体の側壁にＳｉＯx からなるサイドウォール４５を形
成する。次に第１導電パターン８、絶縁膜４４およびサ
イドウォール４５覆う状態で半導体基板４上に上層絶縁
膜４６を形成する。続いて上層絶縁膜４６および絶縁膜
４４に、エミッタ層４３に通じる第１コンタクトホール
４７を形成するとともに、上層絶縁膜４６に第２コンタ
クトホール４８および第３コンタクトホール４９を形成
する。
【００４８】そして図７（ｄ）に示すように、既存の配
線形成技術によって、上層絶縁膜４６上に、第１コンタ
クトホール４７を介してエミッタ層４３に接続するエミ
ッタ電極１６を形成するとともに、第２コンタクトホー
ル４８を介してベース取り出し電極である第１導電パタ
ーン８に接続する接続するベース電極１７、第３コンタ
クトホール４９を介してコレクタ取り出し層７に接続す
るコレクタ電極１８を形成する。以上の工程によって、
バイポーラトランジスタ４０が製造される。
線形成技術によって、上層絶縁膜４６上に、第１コンタ
クトホール４７を介してエミッタ層４３に接続するエミ
ッタ電極１６を形成するとともに、第２コンタクトホー
ル４８を介してベース取り出し電極である第１導電パタ
ーン８に接続する接続するベース電極１７、第３コンタ
クトホール４９を介してコレクタ取り出し層７に接続す
るコレクタ電極１８を形成する。以上の工程によって、
バイポーラトランジスタ４０が製造される。
【００４９】このバイポーラトランジスタ４０の製造方
法でも、第１導電パターン８を非金属のポリシリコンか
らなる第２導電パターン９で覆った後に、第１半導体層
４２１、第２半導体層４３１をエピタキシャル成長させ
る。そのため、このエピタキシャル成長の際に半導体基
板４に熱が加わっても、第２導電パターン９が拡散防止
膜になって、第１導電パターン８のＷが第１半導体層４
２１に取り込まれるのを防ぐことができる。この結果、
第１半導体層４２１からなるベース層４２が汚染される
ことにより電流増幅率ｈFEが低下するといった電気的特
性の低下を防止することができる。
法でも、第１導電パターン８を非金属のポリシリコンか
らなる第２導電パターン９で覆った後に、第１半導体層
４２１、第２半導体層４３１をエピタキシャル成長させ
る。そのため、このエピタキシャル成長の際に半導体基
板４に熱が加わっても、第２導電パターン９が拡散防止
膜になって、第１導電パターン８のＷが第１半導体層４
２１に取り込まれるのを防ぐことができる。この結果、
第１半導体層４２１からなるベース層４２が汚染される
ことにより電流増幅率ｈFEが低下するといった電気的特
性の低下を防止することができる。
【００５０】また、Ｓｉよりもバンドギャップが小さい
ＳｉＧｅ混晶でベース層４２を形成し、エミッタ・ベー
ス間にヘテロ接合を形成するので、電気的特性の低下を
防止しつつ高性能のＮＰＮ型ヘテロ接合バイポーラトラ
ンジスタ４０を製造することができる。さらに、半導体
層４１をエッチング加工する際に、第２導電パターン９
がエッチングストッパー層となるので、プロセス制御性
を向上させることができる。また、非常に低抵抗なＷＳ
ｉx の第１導電パターン８でベース取り出し電極を形成
するので、ベース取り出し電極の低抵抗化を図ることが
できる。よって、高性能なＮＰＮ型ヘテロ接合バイポー
ラトランジスタ４０を製造することができる。
ＳｉＧｅ混晶でベース層４２を形成し、エミッタ・ベー
ス間にヘテロ接合を形成するので、電気的特性の低下を
防止しつつ高性能のＮＰＮ型ヘテロ接合バイポーラトラ
ンジスタ４０を製造することができる。さらに、半導体
層４１をエッチング加工する際に、第２導電パターン９
がエッチングストッパー層となるので、プロセス制御性
を向上させることができる。また、非常に低抵抗なＷＳ
ｉx の第１導電パターン８でベース取り出し電極を形成
するので、ベース取り出し電極の低抵抗化を図ることが
できる。よって、高性能なＮＰＮ型ヘテロ接合バイポー
ラトランジスタ４０を製造することができる。
【００５１】またこのようにして製造されるバイポーラ
トランジスタ４０にあっては、ベース層４２が第１導電
パターン８のＷにより汚染されることなく形成されたも
のであるため、このバイポーラトランジスタ４０は、Ｗ
の汚染による電気的特性の低下が防止されたものにな
る。しかもベース層４２がＳｉＧｅ混晶からなり、エミ
ッタ・ベース間にヘテロ接合が形成されたものであるの
で、高性能なＮＰＮ型バイポーラトランジスタ４０を実
現することができる。
トランジスタ４０にあっては、ベース層４２が第１導電
パターン８のＷにより汚染されることなく形成されたも
のであるため、このバイポーラトランジスタ４０は、Ｗ
の汚染による電気的特性の低下が防止されたものにな
る。しかもベース層４２がＳｉＧｅ混晶からなり、エミ
ッタ・ベース間にヘテロ接合が形成されたものであるの
で、高性能なＮＰＮ型バイポーラトランジスタ４０を実
現することができる。
【００５２】なお上記した第１〜第３の実施形態の装置
および方法では、本発明の半導体装置がＮＰＮ型のバイ
ポーラトランジスタである場合について述べたが、ＰＮ
Ｐ型のバイポーラトランジスタであってもよいのはもち
ろんである。その場合には、不純物の導電型を逆にすれ
ばよい。また、上記上記した第１〜第３の実施形態の装
置および方法では、半導体層１０１、第１半導体層４２
１がＳｉＧｅ混晶からなり、第２半導体層４３１がＳｉ
からなる場合について述べたが、エピタキシャル層から
なる半導体層であればよく、この例に限定されない。
および方法では、本発明の半導体装置がＮＰＮ型のバイ
ポーラトランジスタである場合について述べたが、ＰＮ
Ｐ型のバイポーラトランジスタであってもよいのはもち
ろんである。その場合には、不純物の導電型を逆にすれ
ばよい。また、上記上記した第１〜第３の実施形態の装
置および方法では、半導体層１０１、第１半導体層４２
１がＳｉＧｅ混晶からなり、第２半導体層４３１がＳｉ
からなる場合について述べたが、エピタキシャル層から
なる半導体層であればよく、この例に限定されない。
【００５３】さらに第２導電パターン９の開口部９ａ内
と第２導電パターン９上にベース層１７、４２を形成し
たが、第２導電パターン９の開口部９ａ内のみにベース
層１７、４２を形成することもできる。また、第２導電
パターン９を高濃度に不純物が導入されたポリシリコン
からなるものとしたが、不純物が導入されていないポリ
シリコンで形成することも可能である。ただし、高濃度
に不純物が導入されたポリシリコンで構成されていれ
ば、第１導電パターン８の開口部８ａの側壁とベース層
１７、４２との間の抵抗を低減できるといった効果が得
られる。
と第２導電パターン９上にベース層１７、４２を形成し
たが、第２導電パターン９の開口部９ａ内のみにベース
層１７、４２を形成することもできる。また、第２導電
パターン９を高濃度に不純物が導入されたポリシリコン
からなるものとしたが、不純物が導入されていないポリ
シリコンで形成することも可能である。ただし、高濃度
に不純物が導入されたポリシリコンで構成されていれ
ば、第１導電パターン８の開口部８ａの側壁とベース層
１７、４２との間の抵抗を低減できるといった効果が得
られる。
【００５４】次に、第２発明に係る半導体装置の第１実
施形態を図８に示す要部側断面図を用いて説明する。な
お、ここでは第２発明装置をＮチャネルの接合型電界効
果トランジスタ（以下、電界効果トランジスタをＦＥＴ
と記す）に適用した場合について述べる。図８に示すよ
うにこの接合型ＦＥＴ５０では、例えばＰ型のＳｉ基板
からなる半導体基板５１上の素子分離膜５２で囲まれた
領域に、高融点金属膜または高融点金属化合物膜で形成
された第１導電パターン５３が間隔をあけて形成されて
いる。この第１導電パターン５３に用いられる高融点金
属膜または高融点金属化合物膜としては、前述した第１
導電パターン８に用いられる材料と同様のものが挙げら
れる。ここでは、ＷＳｉx で第１導電パターン５３が形
成されている。
施形態を図８に示す要部側断面図を用いて説明する。な
お、ここでは第２発明装置をＮチャネルの接合型電界効
果トランジスタ（以下、電界効果トランジスタをＦＥＴ
と記す）に適用した場合について述べる。図８に示すよ
うにこの接合型ＦＥＴ５０では、例えばＰ型のＳｉ基板
からなる半導体基板５１上の素子分離膜５２で囲まれた
領域に、高融点金属膜または高融点金属化合物膜で形成
された第１導電パターン５３が間隔をあけて形成されて
いる。この第１導電パターン５３に用いられる高融点金
属膜または高融点金属化合物膜としては、前述した第１
導電パターン８に用いられる材料と同様のものが挙げら
れる。ここでは、ＷＳｉx で第１導電パターン５３が形
成されている。
【００５５】また半導体基板５１上には、第１導電パタ
ーン５３毎に第１導電パターン５３を覆う状態で第２導
電パターン５４が形成されている。第２導電パターン５
４は非金属膜からなるもので、例えばＮ型の不純物が高
濃度に導入されたＮ+ 型のポリシリコン膜で形成されて
いる。各第２導電パターン５４上には、エピタキシャル
層からなる半導体層５５がこれら第２導電パターン５４
を接続するように連続して形成されている。この半導体
層５５は例えばＳｉＧｅの混晶で形成されている。この
半導体層５５には、各第２導電パターン５４に接続する
Ｎ+ 型のソース・ドレイン部５５ａが間隔をあけて形成
されており、ソース・ドレイン部５５ａ間はチャネルが
形成される部分（以下、チャネル部と記す）５５ｂとな
っている。
ーン５３毎に第１導電パターン５３を覆う状態で第２導
電パターン５４が形成されている。第２導電パターン５
４は非金属膜からなるもので、例えばＮ型の不純物が高
濃度に導入されたＮ+ 型のポリシリコン膜で形成されて
いる。各第２導電パターン５４上には、エピタキシャル
層からなる半導体層５５がこれら第２導電パターン５４
を接続するように連続して形成されている。この半導体
層５５は例えばＳｉＧｅの混晶で形成されている。この
半導体層５５には、各第２導電パターン５４に接続する
Ｎ+ 型のソース・ドレイン部５５ａが間隔をあけて形成
されており、ソース・ドレイン部５５ａ間はチャネルが
形成される部分（以下、チャネル部と記す）５５ｂとな
っている。
【００５６】また半導体基板５１上には、半導体層５５
および第１導電パターン５３の端縁と第２導電パターン
５４の端縁とを覆う状態でＳｉＯx 膜からなる絶縁膜５
６が形成されている。なお、半導体層５５と絶縁膜５６
との間には、Ｓｉのエピタキシャル層からなるキャップ
層（図示略）が介装されている。
および第１導電パターン５３の端縁と第２導電パターン
５４の端縁とを覆う状態でＳｉＯx 膜からなる絶縁膜５
６が形成されている。なお、半導体層５５と絶縁膜５６
との間には、Ｓｉのエピタキシャル層からなるキャップ
層（図示略）が介装されている。
【００５７】上記絶縁膜５６および半導体層５５には、
各第２導電パターン５４に通じる第１コンタクトホール
５７が形成されており、また絶縁膜５６にはチャネル部
５５ｂに通じる第２コンタクトホール５８が形成されて
いる。そして、絶縁膜５６上には、第１コンタクトホー
ル５７を介してソース・ドレイン部５５ａおよび第２導
電パターン５４に接続するソース電極・ドイレン電極５
９と、第２コンタクトホール５８を介してチャネル部５
５ｂに接続するゲート電極６０とが設けられている。こ
れらソース電極・ドイレン電極５９、ゲート電極６０
は、例えばＡｌ系金属からなっている。
各第２導電パターン５４に通じる第１コンタクトホール
５７が形成されており、また絶縁膜５６にはチャネル部
５５ｂに通じる第２コンタクトホール５８が形成されて
いる。そして、絶縁膜５６上には、第１コンタクトホー
ル５７を介してソース・ドレイン部５５ａおよび第２導
電パターン５４に接続するソース電極・ドイレン電極５
９と、第２コンタクトホール５８を介してチャネル部５
５ｂに接続するゲート電極６０とが設けられている。こ
れらソース電極・ドイレン電極５９、ゲート電極６０
は、例えばＡｌ系金属からなっている。
【００５８】次に、上記のように構成されている接合型
ＦＥＴ５０を製造する方法に基づき、第２発明に係る半
導体装置の製造方法の一実施形態を図９を用いて説明す
る。接合型ＦＥＴ５０を製造するにあたっては、図９
（ａ）に示すように、まず既存の方法により半導体基板
５１に素子分離膜５２を形成する。次いで、ＣＶＤ法に
よって半導体基板５１上にＷＳｉx 膜を形成し、続いて
リソグラフィ技術とエッチング技術とによりＷＳｉx 膜
をパターニングして、ＷＳｉx 膜からなる第１導電パタ
ーン５３を間隔をあけて形成する。
ＦＥＴ５０を製造する方法に基づき、第２発明に係る半
導体装置の製造方法の一実施形態を図９を用いて説明す
る。接合型ＦＥＴ５０を製造するにあたっては、図９
（ａ）に示すように、まず既存の方法により半導体基板
５１に素子分離膜５２を形成する。次いで、ＣＶＤ法に
よって半導体基板５１上にＷＳｉx 膜を形成し、続いて
リソグラフィ技術とエッチング技術とによりＷＳｉx 膜
をパターニングして、ＷＳｉx 膜からなる第１導電パタ
ーン５３を間隔をあけて形成する。
【００５９】次いでＣＶＤ法により、第１導電パターン
５３を覆う状態で半導体基板５１上にポリシリコン膜を
形成し、続いてイオン注入法によって、ポリシリコン膜
全面にＮ型不純物を高濃度にイオン注入する。なお、上
記ＣＶＤ法によるポリシリコン膜の成膜時にＮ型不純物
を導入することにより、Ｎ+ 型のポリシリコン膜を形成
してもよい。そしてリソグラフィ技術およびエッチング
技術によりポリシリコン膜をパターニングして、第１導
電パターン５３毎に第１導電パターン５３を覆う第２導
電パターン５４を形成する。
５３を覆う状態で半導体基板５１上にポリシリコン膜を
形成し、続いてイオン注入法によって、ポリシリコン膜
全面にＮ型不純物を高濃度にイオン注入する。なお、上
記ＣＶＤ法によるポリシリコン膜の成膜時にＮ型不純物
を導入することにより、Ｎ+ 型のポリシリコン膜を形成
してもよい。そしてリソグラフィ技術およびエッチング
技術によりポリシリコン膜をパターニングして、第１導
電パターン５３毎に第１導電パターン５３を覆う第２導
電パターン５４を形成する。
【００６０】次にエピタキシャル技術によって、半導体
基板５１上にＳｉＧｅ混晶からなる半導体層５５を選択
的に成長させ、さらに半導体層５５上にＳｉのキャップ
層（図示略）を形成する。上記半導体層５５は、各第２
導電パターン５４を接続するようにそれぞれの第２導電
パターン５４上に形成されることになる。その後、熱処
理を行って図９（ｂ）に示すように、第２導電パターン
５４に導入されているＮ型不純物を半導体層５５に拡散
させ、Ｎ+ 型のソース・ドレイン部５５ａを形成する。
前述したように第２導電パターン５４は間隔をあけて形
成された第１導電パターン５３毎に設けられていること
から、上記ソース・ドレイン部５５ａは半導体層５５に
間隔をあけて形成される。また半導体層５５のソース・
ドレイン部５５ａ間はチャネル部５５ｂになる。
基板５１上にＳｉＧｅ混晶からなる半導体層５５を選択
的に成長させ、さらに半導体層５５上にＳｉのキャップ
層（図示略）を形成する。上記半導体層５５は、各第２
導電パターン５４を接続するようにそれぞれの第２導電
パターン５４上に形成されることになる。その後、熱処
理を行って図９（ｂ）に示すように、第２導電パターン
５４に導入されているＮ型不純物を半導体層５５に拡散
させ、Ｎ+ 型のソース・ドレイン部５５ａを形成する。
前述したように第２導電パターン５４は間隔をあけて形
成された第１導電パターン５３毎に設けられていること
から、上記ソース・ドレイン部５５ａは半導体層５５に
間隔をあけて形成される。また半導体層５５のソース・
ドレイン部５５ａ間はチャネル部５５ｂになる。
【００６１】次いで図９（ｃ）に示すようにリソグラフ
ィ技術およびエッチング技術によって、第１導電パター
ン５３、第２導電パターン５４、半導体層５５およびキ
ャップ層をパターニングする。次いでＣＶＤ法により、
第１導電パターン８、第２導電パターン９および半導体
層５５を覆う状態で半導体基板５１上に絶縁膜５６を形
成する。続いてリソグラフィ技術およびエッチング技術
によって、絶縁膜５６および半導体層５５に各第２導電
パターン５４に通じる第１コンタクトホール５７を形成
し、また絶縁膜５６に半導体層５５のチャネル部５５ｂ
に通じる第２コンタクトホール５８を形成する。
ィ技術およびエッチング技術によって、第１導電パター
ン５３、第２導電パターン５４、半導体層５５およびキ
ャップ層をパターニングする。次いでＣＶＤ法により、
第１導電パターン８、第２導電パターン９および半導体
層５５を覆う状態で半導体基板５１上に絶縁膜５６を形
成する。続いてリソグラフィ技術およびエッチング技術
によって、絶縁膜５６および半導体層５５に各第２導電
パターン５４に通じる第１コンタクトホール５７を形成
し、また絶縁膜５６に半導体層５５のチャネル部５５ｂ
に通じる第２コンタクトホール５８を形成する。
【００６２】そして既存の配線形成技術によって、絶縁
膜５６上に、第１コンタクトホール５７を介してソース
・ドレイン部５５ａおよび第２導電パターン５４に接続
するソース電極・ドイレン電極５９と、第２コンタクト
ホール５８を介してチャネル部５５ｂに接続するゲート
電極６０とを形成し、接合型ＦＥＴ５０を得る。
膜５６上に、第１コンタクトホール５７を介してソース
・ドレイン部５５ａおよび第２導電パターン５４に接続
するソース電極・ドイレン電極５９と、第２コンタクト
ホール５８を介してチャネル部５５ｂに接続するゲート
電極６０とを形成し、接合型ＦＥＴ５０を得る。
【００６３】この接合型ＦＥＴ５０の製造方法では、エ
ピタキシャル技術で半導体層５５を形成するので、浅
く、高濃度のソース・ドレイン部５５ａを形成すること
ができる。しかも第１導電パターン５３を非金属のポリ
シリコンからなる第２導電パターン５４で覆った後に、
第２導電パターン５４上に半導体層５５をエピタキシャ
ル成長させる。そのため、このエピタキシャル成長時に
半導体基板５１に熱が加わっても、第２導電パターン５
４が拡散防止膜になって、第１導電パターン５３の構成
要素の一つであるＷが半導体層５５に取り込まれるのを
防ぐことができる。この結果、半導体層５５のチャネル
部５５ｂが金属汚染されて常に導通した状態になり、接
合型ＦＥＴ５０として機能しなくなるといったような不
具合を防止することができる。
ピタキシャル技術で半導体層５５を形成するので、浅
く、高濃度のソース・ドレイン部５５ａを形成すること
ができる。しかも第１導電パターン５３を非金属のポリ
シリコンからなる第２導電パターン５４で覆った後に、
第２導電パターン５４上に半導体層５５をエピタキシャ
ル成長させる。そのため、このエピタキシャル成長時に
半導体基板５１に熱が加わっても、第２導電パターン５
４が拡散防止膜になって、第１導電パターン５３の構成
要素の一つであるＷが半導体層５５に取り込まれるのを
防ぐことができる。この結果、半導体層５５のチャネル
部５５ｂが金属汚染されて常に導通した状態になり、接
合型ＦＥＴ５０として機能しなくなるといったような不
具合を防止することができる。
【００６４】またこのようにして製造される接合型ＦＥ
Ｔ５０にあっては、エピタキシャル層からなる半導体層
５５でソース・ドレイン部５５ａが形成されているの
で、浅く、高濃度のソース・ドレイン部５５ａを有する
微細な接合型ＦＥＴ５０を実現できる。またソース・ド
レイン部５５ａおよびチャネル部５５ｂを有する半導体
層５５は、第１導電パターン５３のＷによって汚染され
ていないものであるため、電気的信頼性を維持したもの
となる。さらに、ソース・ドレイン電極５９が第２導電
パターン５４を介して低抵抗なＷＳｉx からなる第１導
電パターン５３に接続されているため、ソース・ドレイ
ン電極５９の低抵抗化を図ることができる。したがっ
て、この実施形態の方法および装置によれば、高性能な
接合型ＦＥＴ５０を実現することができる。
Ｔ５０にあっては、エピタキシャル層からなる半導体層
５５でソース・ドレイン部５５ａが形成されているの
で、浅く、高濃度のソース・ドレイン部５５ａを有する
微細な接合型ＦＥＴ５０を実現できる。またソース・ド
レイン部５５ａおよびチャネル部５５ｂを有する半導体
層５５は、第１導電パターン５３のＷによって汚染され
ていないものであるため、電気的信頼性を維持したもの
となる。さらに、ソース・ドレイン電極５９が第２導電
パターン５４を介して低抵抗なＷＳｉx からなる第１導
電パターン５３に接続されているため、ソース・ドレイ
ン電極５９の低抵抗化を図ることができる。したがっ
て、この実施形態の方法および装置によれば、高性能な
接合型ＦＥＴ５０を実現することができる。
【００６５】なお、上記実施形態の方法では、第２導電
パターン５４からの不純物拡散により半導体層５５にソ
ース・ドレイン部５５ａを形成したが、例えばイオン注
入法によってソース・ドレイン部５５ａを形成すること
も可能である。また上記実施形態では、第２発明の半導
体装置および製造方法を接合型ＦＥＴに適用したが、そ
の他のＦＥＴに適用できるのはもちろんである。
パターン５４からの不純物拡散により半導体層５５にソ
ース・ドレイン部５５ａを形成したが、例えばイオン注
入法によってソース・ドレイン部５５ａを形成すること
も可能である。また上記実施形態では、第２発明の半導
体装置および製造方法を接合型ＦＥＴに適用したが、そ
の他のＦＥＴに適用できるのはもちろんである。
【００６６】例えばＮチャネルのＭＯＳＦＥＴに適用し
た場合には、図１０に示すように上記の接合型ＦＥＴ５
０と同様に構成された半導体層５５上に、Ｓｉのエピタ
キシャル層からなるキャップ層（図示略）を介してＳｉ
Ｏx 膜からなるゲート絶縁膜６１が形成される。またゲ
ート絶縁膜６１上でかつ半導体層５５のチャネル部５５
ｂの直上位置に例えばポリシリコンからなるゲート電極
６２が形成され、半導体基板５１上に、ゲート絶縁膜６
１およびゲート電極６２を覆う状態でＳｉＯx膜からな
る絶縁膜６３が形成される。また絶縁膜６３および半導
体層５５に、各第２導電パターン５４に通じるコンタク
トホール６４がそれぞれ形成され、さらに絶縁膜６３上
に、コンタクトホール６４を介してＮ+ 型のソース・ド
レイン部５５ａおよび第２導電パターン５４に接続する
ソース電極・ドイレン電極５９が設けられる。なお、こ
のように構成されるＭＯＳＦＥＴ６０において、半導体
層５５に形成される各ソース・ドレイン部５５ａのチャ
ネル部５５ｂ側に、例えばＰ- 型のＬＤＤ領域を設けて
もよい。
た場合には、図１０に示すように上記の接合型ＦＥＴ５
０と同様に構成された半導体層５５上に、Ｓｉのエピタ
キシャル層からなるキャップ層（図示略）を介してＳｉ
Ｏx 膜からなるゲート絶縁膜６１が形成される。またゲ
ート絶縁膜６１上でかつ半導体層５５のチャネル部５５
ｂの直上位置に例えばポリシリコンからなるゲート電極
６２が形成され、半導体基板５１上に、ゲート絶縁膜６
１およびゲート電極６２を覆う状態でＳｉＯx膜からな
る絶縁膜６３が形成される。また絶縁膜６３および半導
体層５５に、各第２導電パターン５４に通じるコンタク
トホール６４がそれぞれ形成され、さらに絶縁膜６３上
に、コンタクトホール６４を介してＮ+ 型のソース・ド
レイン部５５ａおよび第２導電パターン５４に接続する
ソース電極・ドイレン電極５９が設けられる。なお、こ
のように構成されるＭＯＳＦＥＴ６０において、半導体
層５５に形成される各ソース・ドレイン部５５ａのチャ
ネル部５５ｂ側に、例えばＰ- 型のＬＤＤ領域を設けて
もよい。
【００６７】また上記構成のＭＯＳＦＥＴ６０を製造す
る場合には、上記接合型ＦＥＴ５０の製造方法と同様
に、半導体層５５上にＳｉのキャップ層（図示略）を形
成した後、熱処理を行って半導体層５５にＮ+ 型のソー
ス・ドレイン部５５ａを形成する。次いで例えばＣＶＤ
法により半導体層５５上にゲート絶縁膜６１を形成し、
続いてリソグラフィ技術およびエッチング技術によっ
て、第１導電パターン５３、第２導電パターン５４、半
導体層５５、キャップ層およびゲート絶縁膜６１をパタ
ーニングする。その後は、通常のＭＯＳＦＥＴの製造方
法と同様にしてゲート電極６２、絶縁膜６３、コンタク
トホール６４およびソース・ドレイン電極５９を順次形
成することによって、ＭＯＳＦＥＴ６０が得られる。
る場合には、上記接合型ＦＥＴ５０の製造方法と同様
に、半導体層５５上にＳｉのキャップ層（図示略）を形
成した後、熱処理を行って半導体層５５にＮ+ 型のソー
ス・ドレイン部５５ａを形成する。次いで例えばＣＶＤ
法により半導体層５５上にゲート絶縁膜６１を形成し、
続いてリソグラフィ技術およびエッチング技術によっ
て、第１導電パターン５３、第２導電パターン５４、半
導体層５５、キャップ層およびゲート絶縁膜６１をパタ
ーニングする。その後は、通常のＭＯＳＦＥＴの製造方
法と同様にしてゲート電極６２、絶縁膜６３、コンタク
トホール６４およびソース・ドレイン電極５９を順次形
成することによって、ＭＯＳＦＥＴ６０が得られる。
【００６８】このように製造されるＭＯＳＦＥＴ６０お
よびその製造方法においても、上記接合型ＦＥＴ５０の
実施形態と同様の効果を得ることができる。なお、上記
実施形態では、半導体層５５がＳｉＧｅ混晶からなる場
合について述べたが、エピタキシャル層からなる半導体
層であればよく、この例に限定されない。例えばＳｉ層
であってもよい。またＮチャネルＦＥＴについて述べた
が、第２発明はＰチャネルＦＥＴにも適用できるのは言
うまでもない。この場合には、不純物の導電型を逆にす
ればよい。また上記実施形態では、ソース・ドレイン電
極５９を第２導電パターン５４に接続させたが、第１導
電パターン５３に直接接続させることもできる。この場
合には、ソース・ドレイン電極５９のさらなる低抵抗化
を図ることができる。
よびその製造方法においても、上記接合型ＦＥＴ５０の
実施形態と同様の効果を得ることができる。なお、上記
実施形態では、半導体層５５がＳｉＧｅ混晶からなる場
合について述べたが、エピタキシャル層からなる半導体
層であればよく、この例に限定されない。例えばＳｉ層
であってもよい。またＮチャネルＦＥＴについて述べた
が、第２発明はＰチャネルＦＥＴにも適用できるのは言
うまでもない。この場合には、不純物の導電型を逆にす
ればよい。また上記実施形態では、ソース・ドレイン電
極５９を第２導電パターン５４に接続させたが、第１導
電パターン５３に直接接続させることもできる。この場
合には、ソース・ドレイン電極５９のさらなる低抵抗化
を図ることができる。
【００６９】
【発明の効果】以上説明したように本発明に係る半導体
装置の第１発明では、半導体基板上の半導体層が、第１
導電パターンを覆う第２導電パターンによって、第１導
電パターンの高融点金属による汚染のない膜に形成され
ている。よって半導体装置がバイポーラトランジスタで
あり、半導体層がベース層であれば、ベース層が金属汚
染されることによる電気的特性の低下が防止されたもの
になる。また低抵抗な高融点金属膜または高融点金属化
合物膜からなる第１導電パターンおよび第２導電パター
ン、または上記第１導電パターンがベース取り出し電極
であれば、ベース取り出し電極の低抵抗化することがで
きる。したがって、良好な電気的特性を保持しつつバイ
ポーラトランジスタの高性能化を図ることができる。
装置の第１発明では、半導体基板上の半導体層が、第１
導電パターンを覆う第２導電パターンによって、第１導
電パターンの高融点金属による汚染のない膜に形成され
ている。よって半導体装置がバイポーラトランジスタで
あり、半導体層がベース層であれば、ベース層が金属汚
染されることによる電気的特性の低下が防止されたもの
になる。また低抵抗な高融点金属膜または高融点金属化
合物膜からなる第１導電パターンおよび第２導電パター
ン、または上記第１導電パターンがベース取り出し電極
であれば、ベース取り出し電極の低抵抗化することがで
きる。したがって、良好な電気的特性を保持しつつバイ
ポーラトランジスタの高性能化を図ることができる。
【００７０】本発明に係る半導体装置の第２発明では、
第２導電パターン上の半導体層が、第１導電パターンを
覆う第２導電パターンによって、第１導電パターンの高
融点金属による汚染のない膜に形成されている。このた
め、半導体層のソース・ドレイン部間に形成されるチャ
ネル部が金属汚染により常に導通状態になるといったよ
うな不具合を防止できる。よって、良好な電気的特性を
保持しつつ電界効果トランジスタの高性能化を図ること
ができる。
第２導電パターン上の半導体層が、第１導電パターンを
覆う第２導電パターンによって、第１導電パターンの高
融点金属による汚染のない膜に形成されている。このた
め、半導体層のソース・ドレイン部間に形成されるチャ
ネル部が金属汚染により常に導通状態になるといったよ
うな不具合を防止できる。よって、良好な電気的特性を
保持しつつ電界効果トランジスタの高性能化を図ること
ができる。
【００７１】本発明に係る半導体装置の製造方法の第１
発明では、第１導電パターンを第２導電パターンで覆っ
た後に半導体層を形成することにより、第１導電パター
ンの高融点金属の汚染のない半導体層を形成できる。こ
のため、半導体装置がバイポーラトランジスタであれ
ば、電気的特性の良好な半導体層からなるベース層を形
成できる。また第２導電パターンとエッチング選択比の
異なる材料で半導体層を形成すれば、半導体層をパター
ニングする場合に第２導電パターンがエッチングストッ
パー層になり、また第１導電パターンとエッチング選択
比の異なる材料で第２導電パターンを形成すれば、半導
体層および第２導電パターンをパターニングする場合に
第１導電パターンがエッチングストッパー層になるの
で、プロセス制御性を向上させることができる。したが
って、良好な電気的特性を有し、かつ高性能なバイポー
ラトランジスタを制御性良く製造できる。
発明では、第１導電パターンを第２導電パターンで覆っ
た後に半導体層を形成することにより、第１導電パター
ンの高融点金属の汚染のない半導体層を形成できる。こ
のため、半導体装置がバイポーラトランジスタであれ
ば、電気的特性の良好な半導体層からなるベース層を形
成できる。また第２導電パターンとエッチング選択比の
異なる材料で半導体層を形成すれば、半導体層をパター
ニングする場合に第２導電パターンがエッチングストッ
パー層になり、また第１導電パターンとエッチング選択
比の異なる材料で第２導電パターンを形成すれば、半導
体層および第２導電パターンをパターニングする場合に
第１導電パターンがエッチングストッパー層になるの
で、プロセス制御性を向上させることができる。したが
って、良好な電気的特性を有し、かつ高性能なバイポー
ラトランジスタを制御性良く製造できる。
【００７２】本発明に係る半導体装置の製造方法の第２
発明では、各第１導電パターンを第２導電パターンで覆
った後に半導体層を形成することにより、半導体層に第
１導電パターンの高融点金属の汚染のないソース・ドレ
イン部およびチャネル部を形成できる。よって、良好な
電気的特性を保持しつつ電界効果トランジスタの高性能
化を図ることができる。
発明では、各第１導電パターンを第２導電パターンで覆
った後に半導体層を形成することにより、半導体層に第
１導電パターンの高融点金属の汚染のないソース・ドレ
イン部およびチャネル部を形成できる。よって、良好な
電気的特性を保持しつつ電界効果トランジスタの高性能
化を図ることができる。
【図１】第１発明に係る半導体装置の第１実施形態を示
す要部側断面図である。
す要部側断面図である。
【図２】（ａ）〜（ｄ）は、第１発明に係る半導体装置
の製造方法の第１実施形態を工程順に示す要部側断面図
である。
の製造方法の第１実施形態を工程順に示す要部側断面図
である。
【図３】第１実施形態装置の変形例を示す要部側断面図
である。
である。
【図４】第１発明に係る半導体装置の第２実施形態を示
す要部側断面図である。
す要部側断面図である。
【図５】（ａ）〜（ｃ）は、第１発明に係る半導体装置
の製造方法の第２実施形態を工程順に示す要部側断面図
である。
の製造方法の第２実施形態を工程順に示す要部側断面図
である。
【図６】第１発明に係る半導体装置の第３実施形態を示
す要部側断面図である。
す要部側断面図である。
【図７】（ａ）〜（ｄ）は、第１発明に係る半導体装置
の製造方法の第３実施形態を工程順に示す要部側断面図
である。
の製造方法の第３実施形態を工程順に示す要部側断面図
である。
【図８】第２発明に係る半導体装置の一実施形態を示す
要部側断面図である。
要部側断面図である。
【図９】（ａ）〜（ｃ）は、第２発明に係る半導体装置
の製造方法の一実施形態を工程順に示す要部側断面図で
ある。
の製造方法の一実施形態を工程順に示す要部側断面図で
ある。
【図１０】第２発明の実施形態装置の変形例を示す要部
側断面図である。
側断面図である。
１、３０、４０ バイポーラトランジスタ ４、５１
半導体基板 ８、５３ 第１導電パターン ９、５４ 第２導電パ
ターン １０、４２ ベース層 ４１、５５、１０１ 半導体
層 ４３ エミッタ層 ５０ 接合型ＦＥＴ ５５ａ
ソース・ドレイン部 ６０ ＭＯＳＦＥＴ ４２１ 第１半導体層 ４３
１ 第２半導体層
半導体基板 ８、５３ 第１導電パターン ９、５４ 第２導電パ
ターン １０、４２ ベース層 ４１、５５、１０１ 半導体
層 ４３ エミッタ層 ５０ 接合型ＦＥＴ ５５ａ
ソース・ドレイン部 ６０ ＭＯＳＦＥＴ ４２１ 第１半導体層 ４３
１ 第２半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 21/338 29/812
Claims (14)
- 【請求項１】 半導体基板上に形成された高融点金属膜
または高融点金属化合物膜からなる第１導電パターン
と、 該第１導電パターンを覆う非金属膜からなる第２導電パ
ターンと、 前記半導体基板上に前記第２導電パターンに接する状態
で形成されたエピタキシャル層からなる半導体層とを備
えていることを特徴とする半導体装置。 - 【請求項２】 前記半導体装置はバイポーラトランジス
タであり、 前記半導体層は第１導電型のベース層であり、 該べース層の一部に第２導電型のエミッタ層を備えてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置はバイポーラトランジス
タであり、 前記半導体層は、前記半導体基板上に前記第２導電パタ
ーンに接する状態で形成された第１導電型のベース層と
該ベース層上に形成された第２導電型のエミッタ層とか
らなることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１導電パターンおよび第２導電パ
ターンは、または前記第１導電パターンは、ベース取り
出し電極であることを特徴とする請求項２記載の半導体
装置。 - 【請求項５】 前記第１導電パターンおよび第２導電パ
ターンは、または前記第１導電パターンは、ベース取り
出し電極であることを特徴とする請求項３記載の半導体
装置。 - 【請求項６】 半導体基板に製造された電界効果トラン
ジスタからなる半導体装置であって、 前記半導体基板上に間隔をあけて形成された高融点金属
膜または高融点金属化合物膜からなる第１導電パターン
と、 第１導電パターン毎に、該第１導電パターンを覆って形
成された非金属膜からなる第２導電パターンと、 これら第２導電パターンを接続するように第２導電パタ
ーン上に形成されたエピタキシャル層からなる半導体層
とを備え、 該半導体層には、前記各第２導電パターンに接続するソ
ース・ドレイン部が間隔をあけて形成されていることを
特徴とする半導体装置。 - 【請求項７】 半導体基板上に高融点金属膜または高融
点金属化合物膜からなる第１導電パターンを形成する第
１工程と、 該第１導電パターンを覆って非金属膜からなる第２導電
パターンを形成する第２工程と、 エピタキシャル技術によって、前記半導体基板上に前記
第２導電パターンに接する状態で半導体層を形成する第
３工程とを有していることを特徴とする半導体装置の製
造方法。 - 【請求項８】 前記半導体装置はバイポーラトランジス
タであり、 前記第３工程では、前記半導体層で第１導電型のベース
層を形成し、 前記第３工程の後、前記半導体層の一部に第２導電型の
エミッタ層を形成することを特徴とする請求項７記載の
半導体装置の製造方法。 - 【請求項９】 前記半導体装置はバイポーラトランジス
タであり、 前記第３工程では、前記第２導電パターン上に第１導電
型の第１半導体層と第２導電型の第２半導体層とをこの
順に積層形成して前記第１半導体層からなるベース層と
前記第２半導体層からなるエミッタ層とから構成された
半導体層を形成することを特徴とする請求項７記載の半
導体装置の製造方法。 - 【請求項１０】 前記第２工程の際には、前記第１導電
パターンとエッチング選択比の異なる材料で前記第２導
電パターンを形成することを特徴とする請求項７記載の
半導体装置の製造方法。 - 【請求項１１】 前記第３工程の際には、前記第２導電
パターンとエッチング選択比の異なる材料で前記半導体
層を形成することを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１２】 前記第２工程の際には、前記第１導電
パターンとエッチング選択比の異なる材料で前記第２導
電パターンを形成することを特徴とする請求項９記載の
半導体装置の製造方法。 - 【請求項１３】 前記第３工程の際には、前記第２導電
パターンとエッチング選択比の異なる材料で前記第１半
導体層を形成することを特徴とする請求項９記載の半導
体装置の製造方法。 - 【請求項１４】 半導体基板に電界効果トランジスタか
らなる半導体装置を製造する方法であって、 前記半導体基板上に高融点金属膜または高融点金属化合
物膜からなる第１導電パターンを間隔をあけて形成する
第１工程と、 各第１導電パターン毎にこの第１導電パターンを覆う状
態で非金属膜からなる第２導電パターンを形成する第２
工程と、 エピタキシャル技術によって、各第２導電パターンを接
続するようにこれら第２導電パターン上に半導体層を形
成する第３工程と、 前記半導体層に不純物を導入して前記各第２導電パター
ンに接続するソース・ドレイン部を間隔をあけて形成す
る第４工程とを有していることを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292448A JPH10135238A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびその製造方法 |
| KR1019970057909A KR19980042057A (ko) | 1996-11-05 | 1997-11-04 | 반도체 장치 및 반도체 장치 제조 방법 |
| US08/964,649 US6043552A (en) | 1996-11-05 | 1997-11-05 | Semiconductor device and method of manufacturing the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292448A JPH10135238A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135238A true JPH10135238A (ja) | 1998-05-22 |
Family
ID=17781938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8292448A Pending JPH10135238A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6043552A (ja) |
| JP (1) | JPH10135238A (ja) |
| KR (1) | KR19980042057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037331A1 (en) * | 1999-11-18 | 2001-05-25 | Koninklijke Philips Electronics N.V. | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE COMPRISING SiGe HBTs |
| KR100305672B1 (ko) * | 1999-02-25 | 2001-09-26 | 곽정소 | 바이폴라 트랜지스터가 내장된 반도체 칩 |
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100290903B1 (ko) * | 1998-02-25 | 2001-06-01 | 김영환 | 반도체소자 및 이의 제조방법 |
| FR2778022B1 (fr) * | 1998-04-22 | 2001-07-13 | France Telecom | Transistor bibolaire vertical, en particulier a base a heterojonction sige, et procede de fabrication |
| US6461925B1 (en) * | 2000-03-30 | 2002-10-08 | Motorola, Inc. | Method of manufacturing a heterojunction BiCMOS integrated circuit |
| US6417058B1 (en) * | 2000-06-14 | 2002-07-09 | Sony Corporation | SiGe/poly for low resistance extrinsic base npn transistor |
| US6696342B1 (en) * | 2001-06-15 | 2004-02-24 | National Semiconductor Corp. | Small emitter and base-collector bi-polar transistor |
| KR20040038511A (ko) * | 2002-11-01 | 2004-05-08 | 한국전자통신연구원 | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 |
| US7517768B2 (en) * | 2003-03-31 | 2009-04-14 | Intel Corporation | Method for fabricating a heterojunction bipolar transistor |
| JP3761529B2 (ja) * | 2003-04-01 | 2006-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2005094001A (ja) * | 2003-09-17 | 2005-04-07 | Stmicroelectronics Sa | 高いダイナミックパーフォーマンスを有するバイポーラトランジスタ |
| JP4349131B2 (ja) * | 2004-01-09 | 2009-10-21 | ソニー株式会社 | バイポーラトランジスタの製造方法及び半導体装置の製造方法 |
| US7459367B2 (en) | 2005-07-27 | 2008-12-02 | International Business Machines Corporation | Method of forming a vertical P-N junction device |
| US20070278539A1 (en) * | 2006-06-02 | 2007-12-06 | Agere Systems Inc. | Junction field effect transistor and method for manufacture |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254480A (en) * | 1992-02-20 | 1993-10-19 | Minnesota Mining And Manufacturing Company | Process for producing a large area solid state radiation detector |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| US5409853A (en) * | 1994-05-20 | 1995-04-25 | International Business Machines Corporation | Process of making silicided contacts for semiconductor devices |
| GB9520901D0 (en) * | 1995-10-12 | 1995-12-13 | Philips Electronics Nv | Electronic device manufacture |
| US5652152A (en) * | 1996-04-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte, Ltd. | Process having high tolerance to buried contact mask misalignment by using a PSG spacer |
-
1996
- 1996-11-05 JP JP8292448A patent/JPH10135238A/ja active Pending
-
1997
- 1997-11-04 KR KR1019970057909A patent/KR19980042057A/ko not_active Application Discontinuation
- 1997-11-05 US US08/964,649 patent/US6043552A/en not_active Expired - Fee Related
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| KR100305672B1 (ko) * | 1999-02-25 | 2001-09-26 | 곽정소 | 바이폴라 트랜지스터가 내장된 반도체 칩 |
| WO2001037331A1 (en) * | 1999-11-18 | 2001-05-25 | Koninklijke Philips Electronics N.V. | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE COMPRISING SiGe HBTs |
| KR100745858B1 (ko) * | 1999-11-18 | 2007-08-02 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 제조 방법 |
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6043552A (en) | 2000-03-28 |
| KR19980042057A (ko) | 1998-08-17 |
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