JPH11238817A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 より高速な動作を実現することができ、ま
た、より安定した動作を得ることができる半導体装置お
よびその製造方法を提供する。 【解決手段】 バイポーラ型トランジスタ３１は、活性
ベース４０および外部ベース４８の表面を覆うように形
成されたシリサイド層７４と、エミッタ４４の表面を覆
うように形成されたシリサイド層７６とを備え、これら
２つのシリサイド層を、境界線４１に沿って当該境界線
４１上に形成された絶縁性を有する分離帯６８によって
電気的に分離している。したがって、活性ベース４０お
よび外部ベース４８の表面と、これに隣接するエミッタ
４４の表面とを、相互に絶縁しつつ、それぞれ低抵抗化
することができる。このため、バイポーラ型トランジス
タ３１の動作を高速化することができる。また、安定し
た動作特性を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、半導体表面を低抵抗化す
る技術に関する。

【０００２】

【従来の技術】バイポーラ型トランジスタとＭＯＳ型Ｆ
ＥＴ（ Metal Oxide Semiconductor Field Effect Tran
sistor）とを備えたバイＭＯＳ型ＩＣが知られている。
図１２Ｂに、このようなバイＭＯＳ型ＩＣのうち、バイ
ポーラ型トランジスタ１を形成した部分の断面図を示
す。

【０００３】図１１Ａ〜図１２Ｂに基づいて、バイポー
ラ型トランジスタ１の製造方法を説明する。まず、図１
１Ａに示すように、Ｐ型の半導体基板２にＮ⁺型の埋め
込み層４およびＮウェル領域６を形成したものを用意
し、半導体基板２およびＮウェル領域６の上に素子分離
用のフィールド酸化膜８を形成するとともに、Ｎウェル
領域６に、Ｐ^-型の活性ベース１０およびＮ⁺型の拡散層
１２を形成する。拡散層１２は、埋め込み層４に接続す
るように形成する。

【０００４】つぎに、図１１Ｂに示すように、ウエハ表
面に、開口２８ａおよび２８ｂを形成したレジスト２８
を設け、レジスト２８をマスクとして、高濃度のリン
（Ｐ）をイオン注入する。その後、レジスト２８を除去
したあとアニール（加熱処理）を行なうことにより、注
入したリンを拡散させ、図１２Ａに示すように、Ｎ⁺型
のエミッタ１４およびコレクタ１６を形成する。

【０００５】つぎに、ウエハ表面に、開口３０ａを形成
したレジスト３０を設け、レジスト３０をマスクとし
て、高濃度のボロン（Ｂ）をイオン注入する。その後、
レジスト３０を除去したあとアニールを行なうことによ
り、注入したボロンを拡散させ、図１２Ｂに示すよう
に、Ｐ⁺型の外部ベース１８を形成する。

【０００６】さらに、ウエハ表面に、コンタクトホール
２０ａ、２０ｂ、２０ｃを形成した層間膜２０を設け、
その後、アルミ配線工程において、ベース電極２２、エ
ミッタ電極２４およびコレクタ電極２６を形成する。こ
のようにして、バイポーラ型トランジスタ１が形成され
る。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のバイポーラ型トランジスタ１には、次のよ
うな問題点があった。図１２Ｂに示すように、外部ベー
ス１８の表面のうち、一部分（すなわちコンタクトホー
ル２０ａの真下の部分）がベース電極２２に接触してい
るのみで、その他の部分はベース電極２２に接触してい
ない。

【０００８】したがって、ベース電極２２に所定の電位
が与えられたとしても、当該電位が外部ベース１８の表
面全体に与えられるわけではない。すなわち、外部ベー
ス１８の表面のうちベース電極２２に接触していない部
分の電位は、ベース電極２２の電位と同一ではなく、か
つ、不安定である。

【０００９】同様に、エミッタ１４の表面のうちエミッ
タ電極２４に接触していない部分の電位は、エミッタ電
極２４の電位と同一ではなく、かつ、不安定である。ま
た、コレクタ１６の表面のうちコレクタ電極２６に接触
していない部分の電位は、コレクタ電極２６の電位と同
一ではなく、かつ、不安定である。

【００１０】さらに、活性ベース１０の表面には、ベー
ス電極２２が形成されていないため、活性ベース１０の
表面の電位も、また、ベース電極２２の電位と同一では
なく、かつ、不安定である。

【００１１】このため、従来のバイポーラ型トランジス
タ１においては、動作の高速化、安定化に所定の限界が
あった。

【００１２】この発明は、このような問題点を解決し、
より高速な動作を実現することができ、また、より安定
した動作を得ることができる半導体装置およびその製造
方法を提供することを目的とする。

【００１３】

【課題を解決するための手段、発明の作用および効果】
請求項１の半導体装置においては、第１の半導体表面と
第２の半導体表面との境界線に沿って実質的に当該境界
線上に形成された絶縁性を有する分離帯と、第１の半導
体表面および第２の半導体表面をそれぞれ覆うように形
成された低抵抗層であって当該分離帯によって電気的に
相互に分離された低抵抗層とを備えたことを特徴とす
る。

【００１４】したがって、隣接する第１の半導体表面お
よび第２の半導体表面を、相互に絶縁しつつ、それぞれ
低抵抗化することが可能となる。このため、相互に隣接
する半導体表面を備えた半導体装置の動作を高速化する
ことができる。また、安定した動作特性を得ることがで
きる。

【００１５】請求項２の半導体装置においては、低抵抗
層は低抵抗化可能な第１の半導体表面および第２の半導
体表面をそれぞれ低抵抗化することによって得られる低
抵抗層であり、分離帯は実質的に低抵抗化不能な材料で
構成されていることを特徴とする。

【００１６】したがって、低抵抗化可能な第１の半導体
表面および第２の半導体表面ならびに低抵抗化不能な分
離帯が露出した状態のウエハ表面に対して所定の低抵抗
化処理を行なうことによって、容易に、隣接する第１の
半導体表面および第２の半導体表面を相互に絶縁しつつ
それぞれ低抵抗化することができる。

【００１７】請求項３の半導体装置においては、第１の
半導体領域および第２の半導体領域はシリコンにより構
成され、低抵抗層は所定の金属を用いてシリコン表面を
シリサイド化することに基づいて得られる低抵抗層であ
り、分離帯は実質的に当該金属を用いてシリサイド化す
ることが不能な材料により構成されていることを特徴と
する。

【００１８】したがって、シリサイド化技術を用いて、
隣接する第１の半導体表面および第２の半導体表面を、
相互に絶縁しつつ、それぞれ低抵抗化することができ
る。このため、相互に隣接する半導体表面を備えた半導
体装置の動作を高速化することができる。また、安定し
た動作特性を得ることができる。

【００１９】請求項４の半導体装置においては、第１の
半導体表面と第２の半導体表面との境界線に沿って当該
境界線上に帯状に形成されたシリコン酸化膜と、当該シ
リコン酸化膜の上に形成されたポリシリコン層と、当該
ポリシリコン層の側面に形成されたシリコン酸化物によ
り構成されたサイドウォールと、当該ポリシリコン層の
表面に形成された低抵抗層であって、当該サイドウォー
ルによって第１の半導体表面の低抵抗層および第２の半
導体表面の低抵抗層から電気的に分離された低抵抗層と
を備えたことを特徴とする。

【００２０】したがって、シリコン酸化膜とポリシリコ
ン層とをこの順に積層するとともに当該ポリシリコン層
の側面にシリコン酸化物により構成されたサイドウォー
ルを有する構造を持つ半導体素子、たとえばＬＤＤ（低
濃度拡散ドレイン）構造を持つＭＯＳＦＥＴ、をも備え
た半導体装置においては、特に工程を追加することな
く、シリコン酸化膜およびサイドウォールを構成要素と
する分離帯を形成することができる。このため、工程の
追加を抑制しつつ、隣接する第１の半導体表面および第
２の半導体表面を、相互に絶縁しつつ、それぞれ低抵抗
化することが可能となる。

【００２１】また、ポリシリコン層の表面に形成された
低抵抗層であってサイドウォールによって第１の半導体
表面の低抵抗層および第２の半導体表面の低抵抗層から
電気的に分離された低抵抗層に対して、所定の電位を与
えるよう構成することが可能となる。当該低抵抗層に対
して所定の電位を与えることで、半導体装置の動作特性
を、さらに安定化させることができる。

【００２２】請求項５の半導体装置においては、当該半
導体装置はバイポーラ型トランジスタを備え、第１の半
導体領域は当該バイポーラ型トランジスタのベース領域
であり、第２の半導体領域は当該バイポーラ型トランジ
スタのエミッタ領域であることを特徴とする。

【００２３】したがって、バイポーラ型トランジスタの
ベース領域の表面およびエミッタ領域の表面を、相互に
絶縁しつつ、それぞれ低抵抗化することが可能となる。
このため、バイポーラ型トランジスタの動作を高速化す
ることができる。また、安定した動作特性を得ることが
できる。

【００２４】請求項６の半導体装置においては、さら
に、バイポーラ型トランジスタのコレクタ領域の表面
に、第１の半導体表面の低抵抗層および第２の半導体表
面の低抵抗層から電気的に分離された低抵抗層を設けた
ことを特徴とする。

【００２５】したがって、バイポーラ型トランジスタの
コレクタ領域の表面を、ベース領域の表面およびエミッ
タ領域の表面から絶縁しつつ、低抵抗化することができ
る。このため、バイポーラ型トランジスタの動作を、よ
り高速化することができる。また、より安定した動作特
性を得ることができる。

【００２６】請求項７の半導体装置の製造方法において
は、低抵抗化可能な第１の半導体表面を有する第１の半
導体領域と、第１の半導体表面に隣接する低抵抗化可能
な第２の半導体表面を有する第２の半導体領域とを形成
した半導体基板を用意し、絶縁性を有しかつ低抵抗化不
能な材料で構成された分離帯を、第１の半導体表面と第
２の半導体表面との境界線に沿って当該境界線上に形成
し、所定の低抵抗化処理を行なうことによって、第１の
半導体表面および第２の半導体表面をそれぞれ覆う低抵
抗層であって分離帯によって相互に電気的に分離された
低抵抗層を形成することを特徴とする。

【００２７】したがって、低抵抗化可能な第１の半導体
表面および第２の半導体表面ならびに低抵抗化不能な分
離帯が露出した状態のウエハ表面に対して所定の低抵抗
化処理を行なうことによって、容易に、隣接する第１の
半導体表面および第２の半導体表面を相互に絶縁しつつ
それぞれ低抵抗化することができる。このため、相互に
隣接する半導体表面を備えた半導体装置であって動作の
高速な半導体装置を、容易に実現することができる。ま
た、安定した動作特性を持つ半導体装置を、容易に得る
ことができる。

【００２８】請求項８の半導体装置の製造方法において
は、第１の半導体領域および第２の半導体領域はシリコ
ンにより構成されており、低抵抗化処理は所定の金属を
用いてシリコン表面をシリサイド化するシリサイド形成
処理を含む処理であり、分離帯の一部であるシリコン酸
化膜を、第１の半導体表面と第２の半導体表面との境界
線に沿って当該境界線上に帯状に形成し、当該シリコン
酸化膜の上にポリシリコン層を形成し、分離帯の一部で
あるサイドウォールであってシリコン酸化物により構成
されたサイドウォールを、当該ポリシリコン層の側面に
形成し、その後、シリサイド形成処理を含む処理を行な
うことによって、第１の半導体表面および第２の半導体
表面をそれぞれ覆う低抵抗層であって分離帯によって相
互に電気的に分離された低抵抗層を形成するとともに、
当該サイドウォールによって第１の半導体表面の低抵抗
層および第２の半導体表面の低抵抗層から電気的に分離
された低抵抗層を当該ポリシリコン層の表面に形成する
ことを特徴とする。

【００２９】したがって、たとえばＬＤＤ構造を持つＭ
ＯＳＦＥＴをも備えた半導体装置においては、特に工程
を追加することなく、分離帯を形成することができる。
このため、工程の追加を抑制しつつ、隣接する第１の半
導体表面および第２の半導体表面を、相互に絶縁しつ
つ、それぞれ低抵抗化することが可能となる。

【００３０】また、ポリシリコン層の表面に形成された
低抵抗層であって第１の半導体表面の低抵抗層および第
２の半導体表面の低抵抗層から電気的に分離された低抵
抗層を容易に形成することができる。このため、当該ポ
リシリコン層の表面に形成された低抵抗層に所定の電位
を与えることで、安定な動作特性を持つ半導体装置を、
容易に実現することが可能となる。

【００３１】なお、請求項において、「半導体基板に半
導体領域を設ける」または「半導体基板に半導体領域を
形成する」とは、半導体基板に接して半導体領域を形成
する場合、半導体基板の上に形成した一層以上の別の層
の上に半導体領域を形成する場合、半導体基板自体が半
導体領域である場合を含む概念である。

【００３２】

【発明の実施の形態】この発明の一実施形態によるバイ
ＭＯＳ型ＩＣ（半導体装置）について説明する。バイＭ
ＯＳ型ＩＣは、バイポーラ型トランジスタおよびＭＯＳ
ＦＥＴを同一チップに混載したＩＣ（集積回路）であ
る。

【００３３】図４は、当該バイＭＯＳ型ＩＣを構成する
ＮＰＮ型のバイポーラ型トランジスタ３１の構成を示す
断面図である。図５は、バイポーラ型トランジスタ３１
の活性ベース４０近傍の拡大断面図である。図６は、バ
イポーラ型トランジスタ３１の平面構成を概念的に表わ
した図面である。また、図７は、当該バイＭＯＳ型ＩＣ
を構成するＮチャンネル型のＭＯＳＦＥＴ８１の構成を
示す断面図である。

【００３４】図４に基づいて、バイポーラ型トランジス
タ３１の形成された部分の構造を説明する。Ｐ型の半導
体基板３２には、Ｎ⁺型の埋め込み層３４が形成され、
埋め込み層３４の上にＮウェル領域３６が形成されてい
る。半導体基板３２およびＮウェル領域３６の上には、
部分的に素子分離用のフィールド酸化膜３８が形成され
ている。

【００３５】フィールド酸化膜３８の形成されていない
部分のＮウェル領域３６には、Ｐ^-型の活性ベース４０
およびＮ⁺型の拡散層４２が、所定距離を隔てて形成さ
れている。拡散層４２は、埋め込み層３４に接続するよ
うに形成されている。

【００３６】活性ベース４０の上部には、Ｎ⁺型のエミ
ッタ４４（エミッタ領域、第２の半導体領域）およびＰ
⁺型の外部ベース４８が、所定距離を隔てて形成されて
いる。なお、この実施形態においては、活性ベース４０
および外部ベース４８が、ベース領域（第１の半導体領
域）に該当する。一方、拡散層４２の上部には、Ｎ⁺型
のコレクタ４６（コレクタ領域）が形成されている。

【００３７】活性ベース４０および外部ベース４８の表
面（第１の半導体表面）とエミッタ４４の表面（第２の
半導体表面）との境界線４１（図５参照）上には、後述
するゲート構造部６２が、境界線４１に沿って略環状に
形成されている（図６参照）。

【００３８】活性ベース４０および外部ベース４８の表
面には、ゲート構造部６２の形成されている部分を除い
て、シリサイド層７４が形成されている。エミッタ４４
の表面には、ゲート構造部６２の形成されている部分を
除いて、シリサイド層７６が形成されている。コレクタ
４６の表面には、シリサイド層７８が形成されている。
また、ゲート構造部６２の上部にも、シリサイド層８０
が形成されている。電気抵抗の極めて小さいこれらの各
シリサイド層７４、７６、７８、８０が、低抵抗層に該
当する。

【００３９】各シリサイド層７４、７６、７８、８０、
サイドウォール６６（図５参照）およびフィールド酸化
膜３８の上には、絶縁性を有する層間膜５０が形成され
ている。層間膜５０上には、ベース電極５２、エミッタ
電極５４およびコレクタ電極５６が形成されている。

【００４０】ベース電極５２は、層間膜５０に設けられ
たコンタクトホール５０ａを介して、活性ベース４０お
よび外部ベース４８の表面のシリサイド層７４に接触し
ている。エミッタ電極５４は、層間膜５０に設けられた
コンタクトホール５０ｂを介して、エミッタ４４表面の
シリサイド層７６に接触している。コレクタ電極５６
は、層間膜５０に設けられたコンタクトホール５０ｃを
介して、コレクタ４６表面のシリサイド層７８に接触し
ている。

【００４１】図５に拡大して示すように、前述のゲート
構造部６２は、境界線４１（図６参照）に沿って当該境
界線４１上に帯状に形成されたシリコン酸化膜６４と、
当該シリコン酸化膜６４の上に形成されたポリシリコン
層７０と、当該ポリシリコン層７０の側面に形成された
シリコン酸化物により構成されたサイドウォール６６と
を備えている。

【００４２】したがって、シリサイド層７４とシリサイ
ド層７６とは、サイドウォール６６により電気的に分離
された状態となっている。また、ポリシリコン層７０の
下にはシリコン酸化膜６４が配置されているため、境界
線４１近傍において、活性ベース４０の表面とエミッタ
４４の表面とが電気的に接続されることはない。この実
施形態においては、ゲート構造部６２を構成するシリコ
ン酸化膜６４およびサイドウォール６６が、分離帯６８
に該当する。

【００４３】このように、このバイポーラ型トランジス
タ３１においては、活性ベース４０および外部ベース４
８の表面を覆うように形成されたシリサイド層７４と、
エミッタ４４の表面を覆うように形成されたシリサイド
層７６とを備え、これら２つのシリサイド層を、境界線
４１に沿って当該境界線４１上に形成された絶縁性を有
する分離帯６８によって電気的に分離している。

【００４４】したがって、活性ベース４０および外部ベ
ース４８の表面と、これに隣接するエミッタ４４の表面
とを、相互に絶縁しつつ、それぞれ低抵抗化することが
できる。このため、バイポーラ型トランジスタ３１の動
作を高速化することができる。また、安定した動作特性
を得ることができる。

【００４５】また、図４に示すように、コレクタ４６の
表面にも、シリサイド層７８が形成され、当該シリサイ
ド層７８は、フィールド酸化膜３８によって、シリサイ
ド層７４およびシリサイド層７６と電気的に分離されて
いる（図６参照）。すなわち、コレクタ４６の表面を、
活性ベース４０および外部ベース４８の表面ならびにエ
ミッタ４４の表面から絶縁しつつ、低抵抗化することが
できる。このため、バイポーラ型トランジスタの動作
を、より高速化することができる。また、より安定した
動作特性を得ることができる。

【００４６】また、図５に示すように、ゲート構造部６
２のポリシリコン層７０の表面に形成されたシリサイド
層８０は、サイドウォール６６によって、シリサイド層
７４およびシリサイド層７６と電気的に分離されてい
る。

【００４７】図６に示すように、略環状に形成されたシ
リサイド層８０の一端は、フィールド酸化膜３８上にお
いて、層間膜に形成されたコンタクトホール５０ｄを介
して、所定電位の電極（図示せず）に接続される。当該
所定電位の電極とは、たとえば、グランド電位を有する
電極、電源電位を有する電極等が考えられる。

【００４８】当該シリサイド層８０を介して、図５に示
すポリシリコン層７０にこのような電位を与えること
で、バイポーラ型トランジスタ３１の動作特性を、さら
に安定化させることができる。この場合、シリサイド層
８０の抵抗は極めて低い（ポリシリコン層７０の１０分
の１程度）ので、シリサイド層８０を形成しない場合に
比べ、より安定化させることができる。

【００４９】さて、上述のように、この実施形態におけ
るバイＭＯＳ型ＩＣは、ＭＯＳＦＥＴ８１（図７参照）
をも備えている。図７に基づいて、ＭＯＳＦＥＴ８１の
形成された部分の構造を説明する。バイポーラ型トラン
ジスタ３１部分と共通の半導体基板３２には、ＬＤＤ
（低濃度拡散ドレイン）構造を持つＭＯＳＦＥＴ８１が
形成されている。

【００５０】すなわち、半導体基板３２には、Ｎ⁺型の
高濃度ソースＨＳおよび高濃度ドレインＨＤが形成され
ており、高濃度ソースＨＳおよび高濃度ドレインＨＤの
内側（チャネル形成領域ＣＨ側）には、それぞれ、低濃
度ソースＬＳおよび低濃度ドレインＬＤが形成されてい
る。

【００５１】高濃度ソースＨＳおよび低濃度ソースＬＳ
により、ソースＳが構成されている。高濃度ドレインＨ
Ｄおよび低濃度ドレインＬＤにより、ドレインＤが構成
されている。

【００５２】チャネル形成領域ＣＨの上には、ゲート酸
化膜８４を介して、ポリシリコンにより構成されたゲー
ト８８が形成されている。ゲート８８の側面には、シリ
コン酸化物により構成されたサイドウォール８６が形成
されている。ゲート酸化膜８４、ゲート８８およびサイ
ドウォール８６を、ＭＯＳＦＥＴ８１のゲート構造部８
２という。このゲート構造部８２は、前述のバイポーラ
型トランジスタ３１のゲート構造部６２（図５参照）と
同様の構造である。

【００５３】ゲート構造部８２、ソースＳおよびドレイ
ンＤの上には、バイポーラ型トランジスタ３１部分と共
通の層間膜５０が形成されている。層間膜５０上には、
ドレイン電極９０およびソース電極９２が形成されてい
る。

【００５４】後述するように、この実施形態において
は、ＭＯＳＦＥＴ８１のゲート構造部８２を形成する
際、同時に、バイポーラ型トランジスタ３１のゲート構
造部６２を形成するようにしている。したがって、特に
工程を追加することなく、バイポーラ型トランジスタ３
１のゲート構造部６２を形成することができる。このた
め、工程の追加を抑制しつつ、図５に示す分離帯６８を
形成することができる。

【００５５】つぎに、図１Ａ〜図４に基づいて、バイポ
ーラ型トランジスタ３１の製造方法を説明する。まず、
図１Ａに示すように、Ｐ型の半導体基板３２にＮ⁺型の
埋め込み層３４およびＮウェル領域３６を形成したもの
を用意し、ウエハ表面に素子分離用のフィールド酸化膜
３８を形成するとともに、Ｎウェル領域３６に、Ｐ^-型
の活性ベース４０およびＮ⁺型の拡散層４２を形成す
る。拡散層４２は、埋め込み層３４に接続するように形
成する。

【００５６】つぎに、図１Ｂに示すように、ウエハ表面
に、開口５８ａおよび５８ｂを形成したレジスト５８を
設け、レジスト５８をマスクとして、高濃度のリン
（Ｐ）をイオン注入する。その後、レジスト５８を除去
したあとアニールを行なうことにより、注入したリンを
拡散させ、図２Ａに示すように、Ｎ⁺型のエミッタ４４
およびコレクタ４６を形成する。

【００５７】つぎに、ウエハ表面に、開口６０ａを形成
したレジスト６０を設け、レジスト６０をマスクとし
て、高濃度のボロン（Ｂ）をイオン注入する。その後、
レジスト６０を除去したあとアニールを行なうことによ
り、注入したボロンを拡散させ、図２Ｂに示すように、
Ｐ⁺型の外部ベース４８を形成する。

【００５８】つぎに、活性ベース４０の表面とエミッタ
４４の表面との境界線４１に沿って、境界線４１上に
（図５、図６参照）ゲート構造部６２を形成する。ゲー
ト構造部６２を形成する手順を、図５を用いて説明す
る。

【００５９】ゲート構造部６２を形成するには、まず、
ウエハ表面を熱酸化することにより、活性ベース４０、
外部ベース４８およびエミッタ４４の表面など、シリコ
ンの露出した部分に薄いシリコン酸化膜を形成する。つ
ぎに、その上に、ＣＶＤ（Chemical Vapor Deposition
（化学的気相成長））法等を用いてポリシリコンを堆積
させ、該ポリシリコンにリン（Ｐ）をドープする。これ
によって導電性を有するポリシリコン層が形成される。

【００６０】このようにして形成されたポリシリコン層
およびシリコン酸化膜に対して、ＲＩＥ（反応性イオン
エッチング）法等を用いてエッチングを行なうことによ
り、所望の平面形状を有するシリコン酸化膜およびポリ
シリコン層を得る。この実施形態においては、境界線４
１（図６参照）に沿った略環状の平面形状を持つシリコ
ン酸化膜６４およびポリシリコン層７０が得られるよ
う、エッチングを行なった。

【００６１】つぎに、ポリシリコン層７０の上を含むウ
エハ表面に、ＣＶＤ法等を用いてシリコン酸化物を堆積
させ、堆積したシリコン酸化物の層に対して、ＲＩＥ法
等を用いてエッチバックを行なうことにより、サイドウ
ォール６６を形成する。サイドウォール６６は、ポリシ
リコン層７０の両側面を覆うように形成される。

【００６２】このようにして、ゲート構造部６２を形成
する。当該ゲート構造部６２は、上述のように、図７に
示すＭＯＳＦＥＴ８１のゲート構造部８２を形成する工
程において、同時に形成される。

【００６３】つぎに、図３Ａに示すように、ウエハ表面
に、スパッタリング法等を用いてチタン（Ｔi）（所定
の金属）を堆積させることにより、チタン層７２を形成
する。なお、この実施形態においては、チタン層７２の
膜厚を約６００〜１０００オングストロームとしてい
る。

【００６４】つぎに、シリサイド化を行なう。シリサイ
ド化は、短時間アニールを行なうことにより、チタン層
７２を構成するチタンと、チタン層７２に接するシリコ
ン表面とを反応させることにより行なう。したがって、
チタン層７２に接している活性ベース４０、外部ベース
４８、エミッタ４４、コレクタ４６およびポリシリコン
層７０の各表面がシリサイド化されることになる。

【００６５】シリコン酸化物で構成されているフィール
ド酸化膜３８およびサイドウォール６６はシリサイド化
されないので、これらの上のチタンは未反応のままであ
る。この後、選択エッチングを行なうことにより、未反
応チタンのみを除去する。

【００６６】つぎに、再度、短時間アニールを行なうこ
とにより、シリサイド化された活性ベース４０、外部ベ
ース４８、エミッタ４４、コレクタ４６およびポリシリ
コン層７０の各表面を低抵抗化する。このようにして、
図３Ｂに示すように、低抵抗のシリサイド層７４、７
６、７８、８０が得られる。

【００６７】つぎに、図４に示すように、ウエハ表面
に、コンタクトホール５０ａ、５０ｂ、５０ｃを形成し
た層間膜５０を設け、その後、アルミ配線工程におい
て、ベース電極５２、エミッタ電極５４およびコレクタ
電極５６を形成する。このようにして、バイポーラ型ト
ランジスタ３１が形成される。

【００６８】なお、上述の実施形態においては、図１Ｂ
〜図２Ｂに示すように、Ｎ⁺型のエミッタ４４およびコ
レクタ４６ならびにＰ⁺型の外部ベース４８を形成し、
その後、ゲート構造部６２を形成するよう構成したが、
この発明は、このような製造方法に限定されるものでは
ない。

【００６９】たとえば、先にゲート構造部６２を形成
し、その後、Ｎ⁺型のエミッタ４４およびコレクタ４６
ならびにＰ⁺型の外部ベース４８を形成するよう構成す
ることもできる。すなわち、図１Ａに示す工程の後、図
９Ａに示すように、ゲート構造部６２を形成する。

【００７０】つぎに、図９Ｂに示すように、ウエハ表面
に、開口５８ａおよび５８ｂを形成したレジスト５８を
設け、レジスト５８およびゲート構造部６２をマスクと
して、高濃度のリン（Ｐ）をイオン注入する。その後、
レジスト５８を除去したあとアニールを行なうことによ
り、注入したリンを拡散させ、図１０に示すように、Ｎ
+型のエミッタ４４およびコレクタ４６を形成する。

【００７１】つぎに、図１０に示すように、ウエハ表面
に、開口６０ａを形成したレジスト６０を設け、レジス
ト６０をマスクとして、高濃度のボロン（Ｂ）をイオン
注入する。その後、レジスト６０を除去したあとアニー
ルを行なうことにより、注入したボロンを拡散させるこ
とにより、図２Ｂに示すように、Ｐ⁺型の外部ベース４
８を形成する。図３Ａ以後の工程は、前述の製造方法と
同様である。

【００７２】このように、先にゲート構造部６２を形成
し、その後、Ｎ⁺型のエミッタ４４およびコレクタ４６
ならびにＰ⁺型の外部ベース４８を形成するよう構成す
ることにより、製造工程の増加を抑制することができる
ので、さらに好都合である。

【００７３】これは、以下の理由による。すなわち、図
７に示すＭＯＳＦＥＴ８１においては、ゲート構造部８
２を形成し、その後、当該ゲート構造部８２に自己整合
的にＮ⁺型の高濃度ソースＨＳおよび高濃度ドレインＨ
Ｄを形成するようにしている。また、バイＭＯＳ型ＩＣ
が、さらにＰチャンネル型のＭＯＳＦＥＴ（図示せず）
を備えるバイＣＭＯＳ型ＩＣである場合には、同様なゲ
ート構造部に自己整合的にＰ⁺型の高濃度ソースＨＳお
よび高濃度ドレインＨＤを形成することになる。

【００７４】したがって、Ｎチャンネル型のＭＯＳＦＥ
Ｔ８１のＮ⁺型の高濃度ソースＨＳおよび高濃度ドレイ
ンＨＤを形成する際、同時に、バイポーラ型トランジス
タ３１のＮ⁺型のエミッタ４４およびコレクタ４６を形
成し、Ｐチャンネル型のＭＯＳＦＥＴのＰ⁺型の高濃度
ソースＨＳおよび高濃度ドレインＨＤを形成する際、同
時に、バイポーラ型トランジスタ３１のＰ⁺型の外部ベ
ース４８を形成するように構成すれば、バイポーラ型ト
ランジスタ３１のゲート構造部６２のみならず、Ｎ⁺型
のエミッタ４４およびコレクタ４６ならびにＰ⁺型の外
部ベース４８をも、ＭＯＳＦＥＴを形成する際、同時
に、形成することができる。

【００７５】つまり、特に工程を追加することなく、バ
イポーラ型トランジスタ３１のゲート構造部６２のみな
らず、Ｎ⁺型のエミッタ４４およびコレクタ４６ならび
にＰ⁺型の外部ベース４８をも形成することができるの
である。

【００７６】なお、上述の各実施形態においては、シリ
サイド層８０を介してポリシリコン層７０に所定電位を
与えるよう構成したが、必ずしもこのように構成する必
要はない。

【００７７】また、上述の各実施形態においては、活性
ベース４０、外部ベース４８、エミッタ４４、コレクタ
４６の各表面を全て低抵抗化するよう構成したが、必ず
しもこれら各表面を全て低抵抗化する必要はない。たと
えば、コレクタ４６の表面を活性化しないよう構成する
こともできる。

【００７８】また、外部ベース４８の表面を活性化しな
いよう構成することもできる。この場合、活性ベース４
０のみが第１の半導体領域に該当し、活性ベース４０の
表面のみが第１の半導体表面に該当する。

【００７９】また、上述の各実施形態においては、バイ
ポーラ型トランジスタとして、ＮＰＮ型のバイポーラ型
トランジスタを例に説明したが、バイポーラ型トランジ
スタは、これに限定されるものではない。たとえば、Ｐ
ＮＰ型のバイポーラ型トランジスタにも、この発明を適
用することができる。

【００８０】また、上述の各実施形態においては、バイ
ポーラ型トランジスタとともに混載されるＭＯＳＦＥＴ
として、Ｎチャンネル型のＭＯＳＦＥＴを例に説明した
が、ＭＯＳＦＥＴはこれに限定されるものではない。た
とえば、Ｐチャンネル型のＭＯＳＦＥＴや、これらを組
合せたＣ−ＭＯＳＦＥＴにも、この発明を適用すること
ができる。

【００８１】また、この発明は、ＭＯＳＦＥＴを併せて
有する半導体装置に限定されるものではない。図７に示
すようなゲート構造部８２を有する半導体素子を備えた
半導体装置一般に適用することができる。

【００８２】さらに、この発明は、図７に示すようなゲ
ート構造部８２を有する半導体素子を併せて備えた半導
体装置に限定されるものではない。たとえば、図４に示
すようなバイポーラ型トランジスタ３１のみを備えた半
導体装置にも、この発明を適用することができる。ただ
し、この場合には、ゲート構造部６２を形成するための
工程を、バイポーラ型トランジスタ３１のためにわざわ
ざ設ける必要がある。

【００８３】また、上述の各実施形態においては、分離
帯として、図５に示すようなゲート構造部６２の一部で
ある分離帯６８を例に説明したが、分離帯は、このよう
な形態に限定されるものではない。たとえば、帯状に形
成した絶縁層のみで分離帯を構成することもできる。

【００８４】図８に、このような分離帯を用いたバイＭ
ＯＳ型ＩＣ（半導体装置）の一部を拡大して示す。すな
わち、図８は、このようなバイＭＯＳ型ＩＣを構成する
ＮＰＮ型のバイポーラ型トランジスタ１０１の活性ベー
ス４０近傍の拡大断面図である。活性ベース４０の表面
とエミッタ４４の表面との境界線４１の上には、図５に
示すゲート構造部６２の代わりに、絶縁層（分離帯）１
０２が形成されている。

【００８５】絶縁層１０２は、シリコン酸化物によって
構成されているので、絶縁性を有し、かつ、その表面は
シリサイド化されない。したがって、活性ベース４０お
よび外部ベース４８の表面に形成されたシリサイド層７
４と、エミッタ４４の表面に形成されたシリサイド層７
６とを、電気的に分離することができる。

【００８６】なお、上述の各実施形態においては、シリ
コン酸化物を用いて分離帯を形成するようにしたが、分
離帯を形成する材料は、シリコン酸化物に限定されるも
のではなく、シリサイド化が実質的に不能で、絶縁性を
有する材料であればよい。

【００８７】また、所定の金属として、チタンを用いた
が、所定の金属はチタンに限定されるものではない。所
定の金属として、チタンの他に、たとえば、コバルト
（Ｃo）やニッケル（Ｎi）等のシリサイド化可能な金属
を用いることもできる。

【００８８】上述の各実施形態においては、第１の半導
体領域および第２の半導体領域を構成するシリコンとし
て、単結晶シリコンを用いたが、シリコンに限定される
ものではない。

【００８９】また、上述の各実施形態においては、低抵
抗層が、シリサイド化により得られる低抵抗層である場
合を例に説明したが、低抵抗層は、シリサイド化により
得られるものに限定されるものではない。また、分離帯
は、シリサイド化不能な材料で構成されたものに限定さ
れるものではない。

【００９０】なお、上述の各実施形態においては、第１
の半導体領域と第２の半導体領域とを備えた半導体装置
として、バイポーラ型トランジスタを備えた半導体装置
を例に説明したが、この発明は、これに限定されるもの
ではない。

【００９１】また、第１の半導体領域と第２の半導体領
域とが、異なる導電型（Ｐ導電型とＮ導電型）の半導体
領域である場合を例に説明したが、第１の半導体領域と
第２の半導体領域とが、同じ導電型の半導体領域（たと
えば、Ｎ+領域とＮ-領域）である場合にも、この発明を
適用することができる。

【図面の簡単な説明】

【図１】図１Ａないし図１Ｂは、この発明の一実施形態
によるバイＭＯＳ型ＩＣを構成するＮＰＮ型のバイポー
ラ型トランジスタ３１の製造方法を説明するための断面
図である。

【図２】図２Ａないし図２Ｂは、バイポーラ型トランジ
スタ３１の製造方法を説明するための断面図である。

【図３】図３Ａないし図３Ｂは、バイポーラ型トランジ
スタ３１の製造方法を説明するための断面図である。

【図４】この発明の一実施形態によるバイＭＯＳ型ＩＣ
を構成するＮＰＮ型のバイポーラ型トランジスタ３１の
構成を示す断面図である。

【図５】バイポーラ型トランジスタ３１の活性ベース４
０近傍の拡大断面図である。

【図６】バイポーラ型トランジスタ３１の平面構成を概
念的に表わした図面である。

【図７】この発明の一実施形態によるバイＭＯＳ型ＩＣ
を構成するＮチャンネル型のＭＯＳＦＥＴ８１の構成を
示す断面図である。

【図８】この発明の他の実施形態によるバイＭＯＳ型Ｉ
Ｃを構成するＮＰＮ型のバイポーラ型トランジスタ１０
１の構成を示す断面図である。

【図９】図９Ａないし図９Ｂは、ＮＰＮ型のバイポーラ
型トランジスタ３１の他の製造方法を説明するための断
面図である。

【図１０】ＮＰＮ型のバイポーラ型トランジスタ３１の
他の製造方法を説明するための断面図である。

【図１１】図１１Ａないし図１１Ｂは、従来のバイＭＯ
Ｓ型ＩＣを構成するＮＰＮ型のバイポーラ型トランジス
タ１の製造方法を説明するための断面図である。

【図１２】図１２Ａないし図１２Ｂは、従来のバイポー
ラ型トランジスタ１の製造方法を説明するための断面図
である。

【符号の説明】

３１・・・・・・バイポーラ型トランジスタ ４０・・・・・・活性ベース ４１・・・・・・境界線 ４４・・・・・・エミッタ ４８・・・・・・外部ベース ６８・・・・・・分離帯 ７４、７６・・・シリサイド層

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板に設けられた半導体領域であっ
   て第１の半導体表面を有する第１の半導体領域と、 第１の半導体表面に隣接する第２の半導体表面を有する
   第２の半導体領域とを備えた半導体装置において、 第１の半導体表面と第２の半導体表面との境界線に沿っ
   て実質的に当該境界線上に形成された絶縁性を有する分
   離帯と、 第１の半導体表面および第２の半導体表面をそれぞれ覆
   うように形成された低抵抗層であって当該分離帯によっ
   て電気的に相互に分離された低抵抗層とを備えたことを
   特徴とする半導体装置。
2. 【請求項２】請求項１の半導体装置において、 前記低抵抗層は低抵抗化可能な前記第１の半導体表面お
   よび第２の半導体表面をそれぞれ低抵抗化することによ
   って得られる低抵抗層であり、 前記分離帯は実質的に低抵抗化不能な材料で構成されて
   いることを特徴とするもの。
3. 【請求項３】請求項２の半導体装置において、 前記第１の半導体領域および第２の半導体領域はシリコ
   ンにより構成され、 前記低抵抗層は所定の金属を用いてシリコン表面をシリ
   サイド化することに基づいて得られる低抵抗層であり、 前記分離帯は実質的に当該金属を用いてシリサイド化す
   ることが不能な材料により構成されていることを特徴と
   するもの。
4. 【請求項４】請求項３の半導体装置において、 前記分離帯の構成要素であるシリコン酸化膜であって、
   前記第１の半導体表面と第２の半導体表面との境界線に
   沿って当該境界線上に帯状に形成されたシリコン酸化膜
   と、 当該シリコン酸化膜の上に形成されたポリシリコン層
   と、 分離帯の構成要素であるサイドウォールであって、当該
   ポリシリコン層の側面に形成されたシリコン酸化物によ
   り構成されたサイドウォールと、 当該ポリシリコン層の表面に形成された低抵抗層であっ
   て、当該サイドウォールによって第１の半導体表面の低
   抵抗層および第２の半導体表面の低抵抗層から電気的に
   分離された低抵抗層とを備えたことを特徴とするもの。
5. 【請求項５】請求項１ないし請求項４のいずれかの半導
   体装置において、 当該半導体装置はバイポーラ型トランジスタを備え、 前記第１の半導体領域は当該バイポーラ型トランジスタ
   のベース領域であり、前記第２の半導体領域は当該バイ
   ポーラ型トランジスタのエミッタ領域であることを特徴
   とするもの。
6. 【請求項６】請求項５の半導体装置において、 さらに、前記バイポーラ型トランジスタのコレクタ領域
   の表面に、前記第１の半導体表面の低抵抗層および第２
   の半導体表面の低抵抗層から電気的に分離された低抵抗
   層を設けたことを特徴とするもの。
7. 【請求項７】低抵抗化可能な第１の半導体表面を有する
   第１の半導体領域と、第１の半導体表面に隣接する低抵
   抗化可能な第２の半導体表面を有する第２の半導体領域
   とを形成した半導体基板を用意し、 絶縁性を有しかつ低抵抗化不能な材料で構成された分離
   帯を、第１の半導体表面と第２の半導体表面との境界線
   に沿って当該境界線上に形成し、 所定の低抵抗化処理を行なうことによって、第１の半導
   体表面および第２の半導体表面をそれぞれ覆う低抵抗層
   であって分離帯によって相互に電気的に分離された低抵
   抗層を形成することを特徴とする、半導体装置の製造方
   法。
8. 【請求項８】請求項７の半導体装置の製造方法におい
   て、 前記第１の半導体領域および第２の半導体領域はシリコ
   ンにより構成されており、 前記低抵抗化処理は所定の金属を用いてシリコン表面を
   シリサイド化するシリサイド形成処理を含む処理であ
   り、 前記分離帯の一部であるシリコン酸化膜を、第１の半導
   体表面と第２の半導体表面との境界線に沿って当該境界
   線上に帯状に形成し、 当該シリコン酸化膜の上にポリシリコン層を形成し、 前記分離帯の一部であるサイドウォールであってシリコ
   ン酸化物により構成されたサイドウォールを、当該ポリ
   シリコン層の側面に形成し、 その後、前記シリサイド形成処理を含む処理を行なうこ
   とによって、第１の半導体表面および第２の半導体表面
   をそれぞれ覆う低抵抗層であって分離帯によって相互に
   電気的に分離された低抵抗層を形成するとともに、当該
   サイドウォールによって第１の半導体表面の低抵抗層お
   よび第２の半導体表面の低抵抗層から電気的に分離され
   た低抵抗層を当該ポリシリコン層の表面に形成すること
   を特徴とするもの。