JPS61284963A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS61284963A JPS61284963A JP12564785A JP12564785A JPS61284963A JP S61284963 A JPS61284963 A JP S61284963A JP 12564785 A JP12564785 A JP 12564785A JP 12564785 A JP12564785 A JP 12564785A JP S61284963 A JPS61284963 A JP S61284963A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- semiconductor device
- insulating
- films
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 35
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000010937 tungsten Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000011810 insulating material Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000005669 field effect Effects 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229910005091 Si3N Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高融点金属をゲート電極・配線材料とする半
導体装置とその製造方法に関するものである。
導体装置とその製造方法に関するものである。
従来の技術
現在、半導体装置の微細化が追及されている。
その微細化に伴い電極配線膜も微細化され、それより、
電極配線の電気抵抗が高くなることが問題となっている
。そこで、電気抵抗が低く且つ高電流密度に耐えること
ができる電極配線構造が研究されている。その中で、エ
フ。イー、ミラー及びアイ、ベーイングラス ｒＶＬＳ
ＩのためのＣｖＤによるダンゲステン相互接続並びにコ
ンタクトバリア技術」 ソリッドステイト技術（Ｎ、
ＢｌＭｉｌｌｅｒ、 Ｉ。
電極配線の電気抵抗が高くなることが問題となっている
。そこで、電気抵抗が低く且つ高電流密度に耐えること
ができる電極配線構造が研究されている。その中で、エ
フ。イー、ミラー及びアイ、ベーイングラス ｒＶＬＳ
ＩのためのＣｖＤによるダンゲステン相互接続並びにコ
ンタクトバリア技術」 ソリッドステイト技術（Ｎ、
ＢｌＭｉｌｌｅｒ、 Ｉ。
Ｂｅｉｎｇｌａｓｓ、 ＣＶＤ Ｔｕｎｇｓｔｅｎ Ｉ
ｎｔｅｒｃｏｎｎｅｔ ａｎｄ ＣｏｎｔａｃｔＢａｒ
ｒｉｅｒ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ、
５ｏｌｉｄ ５ｔａｔｅ Ｔｅｃｈ−ｎｏｌｏｇｙ）
ｐｐ、 ８５−９０． Ｄｅｃ １９８２は、第４図
に示すような製造工程により作成される導電性半導体層
とタングステン膜との積層体を、ＭＯ３電界効果トラン
ジスタのゲート電極配線膜として使用することを提案し
ている。
ｎｔｅｒｃｏｎｎｅｔ ａｎｄ ＣｏｎｔａｃｔＢａｒ
ｒｉｅｒ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ、
５ｏｌｉｄ ５ｔａｔｅ Ｔｅｃｈ−ｎｏｌｏｇｙ）
ｐｐ、 ８５−９０． Ｄｅｃ １９８２は、第４図
に示すような製造工程により作成される導電性半導体層
とタングステン膜との積層体を、ＭＯ３電界効果トラン
ジスタのゲート電極配線膜として使用することを提案し
ている。
第４図を参照して説明するならば、第４図（ａ）は、シ
リコン基板１０にＭＯ３構造の電界効果トランジスタの
基本形状が作成された状態を示している。
リコン基板１０にＭＯ３構造の電界効果トランジスタの
基本形状が作成された状態を示している。
すなわち、シリコン基板ＩＯの選択酸化膜１２で分離さ
れた領域内に拡散によりソース領域１４及びドレイン領
域１６が形成され、更に、ソース領域１４及びドレイン
領域１６の間のチャネル領域上にゲート絶縁膜１８が設
けられ、その上に多結晶Ｓｉゲート電極２０が設けられ
ている。
れた領域内に拡散によりソース領域１４及びドレイン領
域１６が形成され、更に、ソース領域１４及びドレイン
領域１６の間のチャネル領域上にゲート絶縁膜１８が設
けられ、その上に多結晶Ｓｉゲート電極２０が設けられ
ている。
そのような状態において、第４図ら）に示すように、Ｃ
ＶＤ法によりＳｉＯ□膜２２を堆積し、次いで、第４図
（Ｃ）に示すように、反応性イオンエツチングにより非
等方的にエツチングして多結晶Ｓｉ膜の側面を残して、
多結晶Ｓ１の上面および拡散層（ソース及びドレイン領
域）の表面を露出させる。次に、第４図（ｄ）に示すよ
うに、この多結晶Ｓ１および拡散層上にＷ（タングステ
ン）を選択的に堆積させて、ソース電極２４、ドレイン
電極２６を形成すると共に、多結晶Ｓ１膜２０上にＷ膜
２８を形成する。
ＶＤ法によりＳｉＯ□膜２２を堆積し、次いで、第４図
（Ｃ）に示すように、反応性イオンエツチングにより非
等方的にエツチングして多結晶Ｓｉ膜の側面を残して、
多結晶Ｓ１の上面および拡散層（ソース及びドレイン領
域）の表面を露出させる。次に、第４図（ｄ）に示すよ
うに、この多結晶Ｓ１および拡散層上にＷ（タングステ
ン）を選択的に堆積させて、ソース電極２４、ドレイン
電極２６を形成すると共に、多結晶Ｓ１膜２０上にＷ膜
２８を形成する。
以上のような電極配線膜構造では、ゲート電極配線膜が
、多結晶Ｓ１膜２０とＷ膜２８とによって構成されてい
るので、半導体膜単独で形成される電極配線膜に比較し
て、電気抵抗が低く且つ高電流密度に耐えることができ
る。
、多結晶Ｓ１膜２０とＷ膜２８とによって構成されてい
るので、半導体膜単独で形成される電極配線膜に比較し
て、電気抵抗が低く且つ高電流密度に耐えることができ
る。
発明が解決しようとする問題点
しかしながら、上記した従来の構成では、多結晶Ｓｉ膜
２０上のＷ膜２８が薄い。そのため、金属膜の低電気抵
抗及び高い電流密度に耐えられる特性が十分に発揮され
ない。
２０上のＷ膜２８が薄い。そのため、金属膜の低電気抵
抗及び高い電流密度に耐えられる特性が十分に発揮され
ない。
更に、Ｗ膜が薄いために、ゲート電極配線膜のＷ膜と、
ソース及びドレインの各領域上のＷ膜との大きな段差が
そのまま残る。段差が大きいとその段差を越えての配線
が断線しやすい問題がある。
ソース及びドレインの各領域上のＷ膜との大きな段差が
そのまま残る。段差が大きいとその段差を越えての配線
が断線しやすい問題がある。
更に、段差が大きいと、ＰＳＧ膜を層間絶縁膜として用
いた場合には、リフローのための熱処理が必要となる。
いた場合には、リフローのための熱処理が必要となる。
しかし、通常のりフローのための熱処理を行なうとＷと
Ｓｉの界面でシリサイド化が生じる。従って、層間絶縁
膜としてＰＳＧ膜を使えないという欠点があった。
Ｓｉの界面でシリサイド化が生じる。従って、層間絶縁
膜としてＰＳＧ膜を使えないという欠点があった。
上記した方法によりＷ膜を厚く堆積させようとすると、
多結晶Ｓｉゲート電極上のＷ膜は、横方向にも成長する
ので、第４図（ｅ）に示すようにやがてソース・ドレイ
ン上のＷ膜と接触し短絡する。そのため、上記した従来
の方法ではＷ膜堆積による層抵抗の低下には限界がある
。
多結晶Ｓｉゲート電極上のＷ膜は、横方向にも成長する
ので、第４図（ｅ）に示すようにやがてソース・ドレイ
ン上のＷ膜と接触し短絡する。そのため、上記した従来
の方法ではＷ膜堆積による層抵抗の低下には限界がある
。
そこで、本発明は、電極配線膜に厚いＷ膜を設けると共
に、ゲート電極とソース・ドレイン電極との間の段差の
問題を解決せんとするものである。
に、ゲート電極とソース・ドレイン電極との間の段差の
問題を解決せんとするものである。
すなわち、本発明の第１の目的は、電気抵抗が従来より
低く且つ高い電流密度に耐えることができる電極配線膜
を有し、更に電極配線膜の段差の小さく素子表面が平坦
で微細化に適した半導体装置を提供せんとするものであ
る。
低く且つ高い電流密度に耐えることができる電極配線膜
を有し、更に電極配線膜の段差の小さく素子表面が平坦
で微細化に適した半導体装置を提供せんとするものであ
る。
更に、本発明の第２の目的は、電気抵抗が従来より低く
且つ高い電流密度に耐えることができる電極配線膜を有
し更に電極配線膜の段差の小さな半導体装置を確実且つ
容易に作成することができる半導体装置の製造方法を提
供せんとするものである。
且つ高い電流密度に耐えることができる電極配線膜を有
し更に電極配線膜の段差の小さな半導体装置を確実且つ
容易に作成することができる半導体装置の製造方法を提
供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、シリコン基板上の所望
の領域に第１の絶縁膜を介して設けられた薄い多結晶シ
リコン膜と、該多結晶シリコン膜上に設けられた第１の
厚いタングステン膜と、前記多結晶シリコン膜及び前記
第１のタングステン膜の側壁に設けられた第２の絶縁膜
とを有し、更に、前記シリコン基板の所望の領域上に第
２の厚いタングステン膜を有し、該第２のタングステン
膜の側壁の一部が前記第２の絶縁膜と接していることを
特徴とする半導体装置が提供される。
の領域に第１の絶縁膜を介して設けられた薄い多結晶シ
リコン膜と、該多結晶シリコン膜上に設けられた第１の
厚いタングステン膜と、前記多結晶シリコン膜及び前記
第１のタングステン膜の側壁に設けられた第２の絶縁膜
とを有し、更に、前記シリコン基板の所望の領域上に第
２の厚いタングステン膜を有し、該第２のタングステン
膜の側壁の一部が前記第２の絶縁膜と接していることを
特徴とする半導体装置が提供される。
更に、本発明によるならば、上記した半導体装置は、シ
リコン基板上の所望の領域に第１の絶縁膜を介して多結
晶シリコン膜と第２の絶縁膜との積層体を形成する工程
と、該多結晶シリコン膜および第２の絶縁膜の側面を第
３の絶縁膜で被覆する工程と、該多結晶シリコン膜表面
および第３の絶縁膜に接した所望の領域のシリコン基板
表面を露出゛させる工程と、露出シリコン基板面および
シリロン膜表面に選択的にタングステン膜を堆積させる
工程を含むことを特徴とする半導体装置の製造方法によ
って、作成することができる。
リコン基板上の所望の領域に第１の絶縁膜を介して多結
晶シリコン膜と第２の絶縁膜との積層体を形成する工程
と、該多結晶シリコン膜および第２の絶縁膜の側面を第
３の絶縁膜で被覆する工程と、該多結晶シリコン膜表面
および第３の絶縁膜に接した所望の領域のシリコン基板
表面を露出゛させる工程と、露出シリコン基板面および
シリロン膜表面に選択的にタングステン膜を堆積させる
工程を含むことを特徴とする半導体装置の製造方法によ
って、作成することができる。
庇月
以上のような半導体装置においては、第１の絶縁膜上の
電極配線膜が、薄い多結晶シリコン膜と第１の厚いタン
グステン膜とで構成される一方、シリコン基板上に直接
形成されている電極配線膜も第２のタングステン膜で形
成されている。従って、電極配線膜が共に厚いタングス
テン膜を有しているので、その電極配線膜の電気抵抗は
従来より低く且つ高い電流密度特性に耐えることができ
る。
電極配線膜が、薄い多結晶シリコン膜と第１の厚いタン
グステン膜とで構成される一方、シリコン基板上に直接
形成されている電極配線膜も第２のタングステン膜で形
成されている。従って、電極配線膜が共に厚いタングス
テン膜を有しているので、その電極配線膜の電気抵抗は
従来より低く且つ高い電流密度特性に耐えることができ
る。
また、第１及び第２のタングステン膜が共に厚いので、
第１のタングステン膜の下の多結晶シリコン膜及び第１
の絶縁膜とによる段差が第１及び第２のタングステン膜
との間にあっても、第１のタングステン膜の底面と第２
のタングステン膜の上面との段差を小さくでき、更には
、第１のタングステン膜の底面を第２のタングステン膜
の上面より下に位置させることもできる。従って、電極
配線膜間に生じる段差を小さくできる。そして、第１及
び第２のタングステン膜が共に厚いので、その上面と他
の部分との段差も小さくなり、電極配線膜を基板上に延
長させる際の段差も小さくできる。それ故、電極配線膜
の段差の小さく素子表面が平坦で微細化に適した半導体
装置が実現できる。
第１のタングステン膜の下の多結晶シリコン膜及び第１
の絶縁膜とによる段差が第１及び第２のタングステン膜
との間にあっても、第１のタングステン膜の底面と第２
のタングステン膜の上面との段差を小さくでき、更には
、第１のタングステン膜の底面を第２のタングステン膜
の上面より下に位置させることもできる。従って、電極
配線膜間に生じる段差を小さくできる。そして、第１及
び第２のタングステン膜が共に厚いので、その上面と他
の部分との段差も小さくなり、電極配線膜を基板上に延
長させる際の段差も小さくできる。それ故、電極配線膜
の段差の小さく素子表面が平坦で微細化に適した半導体
装置が実現できる。
更に、上述した本発明による製造方法においては、多結
晶シリコン膜表面および第３の絶縁膜に接した所望の領
域のシリコン基板表面を露出させたのち、その露出シリ
コン基板面および多結晶シリコン膜表面に選択的にタン
グステン膜を堆積させている。従って、残った第３の絶
縁膜が分離壁として作用し、タングステン膜を厚く形成
しても、両者が接合して短絡することもない。それ故、
上記した本発明による半導体装置を確実に作成すること
ができる。
晶シリコン膜表面および第３の絶縁膜に接した所望の領
域のシリコン基板表面を露出させたのち、その露出シリ
コン基板面および多結晶シリコン膜表面に選択的にタン
グステン膜を堆積させている。従って、残った第３の絶
縁膜が分離壁として作用し、タングステン膜を厚く形成
しても、両者が接合して短絡することもない。それ故、
上記した本発明による半導体装置を確実に作成すること
ができる。
実施例
以下、添付図面を参照して本発明による半導体及びその
製造方法の実施例を説明する。
製造方法の実施例を説明する。
第１図は、本発明による半導体装置の１実施例の概略断
面斜視図である。図示の半導体装置は、ｐ型Ｓｉ基板１
０を有し、そのＳｉ基板１０には、選択酸化膜１２によ
り画定された領域内に拡散によりソース領域１４及びド
レイン領域１６とが形成されている。
面斜視図である。図示の半導体装置は、ｐ型Ｓｉ基板１
０を有し、そのＳｉ基板１０には、選択酸化膜１２によ
り画定された領域内に拡散によりソース領域１４及びド
レイン領域１６とが形成されている。
そして、ソース領域１４及びドレイン領域１６の間のＳ
ｉ基板１０上で且つそれらソース領域１４及びドレイン
領域１６の縁に一部重なるようにゲート酸化膜１８が形
成され、そのゲート酸化膜１８の上には、Ｐドープ多結
晶Ｓ１膜２０が薄く形成されている。そのＰドープ多結
晶Ｓ１膜２０は、その縁がソース領域１４及びドレイン
領域１６の縁に一致するような大きさになされている。
ｉ基板１０上で且つそれらソース領域１４及びドレイン
領域１６の縁に一部重なるようにゲート酸化膜１８が形
成され、そのゲート酸化膜１８の上には、Ｐドープ多結
晶Ｓ１膜２０が薄く形成されている。そのＰドープ多結
晶Ｓ１膜２０は、その縁がソース領域１４及びドレイン
領域１６の縁に一致するような大きさになされている。
更に、そのＰドープ多結晶Ｓｉ膜の両側のゲート酸化膜
１８からは、ＳｉＯ□膜２２がほぼ垂直に延びており、
その５ｉｎ２膜２２により分離されたソース及びドレイ
ンの各領域上とＰドープ多結晶Ｓｉ膜２０上にはＷ膜が
十分な厚さに堆積されて、ソース電極２４及びドレイン
電極２６並びにゲート電極配線膜用のＷ膜２８が形成さ
れている。かくして、ｎチャネルＭＯ３電界効果トラン
ジスタが構成されている。
１８からは、ＳｉＯ□膜２２がほぼ垂直に延びており、
その５ｉｎ２膜２２により分離されたソース及びドレイ
ンの各領域上とＰドープ多結晶Ｓｉ膜２０上にはＷ膜が
十分な厚さに堆積されて、ソース電極２４及びドレイン
電極２６並びにゲート電極配線膜用のＷ膜２８が形成さ
れている。かくして、ｎチャネルＭＯ３電界効果トラン
ジスタが構成されている。
以上のような半導体装置においては、Ｐドープ多結晶Ｓ
ｉ膜の両側のゲート酸化膜１８から垂直に延びるＳ Ｉ
Ｏ２膜２２により、ソース電極２４及びドレイン電極２
６と、多結晶Ｓｉ膜２０及びＷ膜２８からなるゲート電
極配線膜とが分離されているので、Ｗ膜で構成されるソ
ース電極２４及びドレイン電極２６並びにゲート電極配
線膜用金属膜２８を厚くしても、互いに短絡することは
なく、その厚いＷ膜による低い電気抵抗並びに高い電流
密度に耐えられる特性を実現することができる。
ｉ膜の両側のゲート酸化膜１８から垂直に延びるＳ Ｉ
Ｏ２膜２２により、ソース電極２４及びドレイン電極２
６と、多結晶Ｓｉ膜２０及びＷ膜２８からなるゲート電
極配線膜とが分離されているので、Ｗ膜で構成されるソ
ース電極２４及びドレイン電極２６並びにゲート電極配
線膜用金属膜２８を厚くしても、互いに短絡することは
なく、その厚いＷ膜による低い電気抵抗並びに高い電流
密度に耐えられる特性を実現することができる。
また、ソース電極２４及びドレイン電極２６並びにゲー
ト電極配線膜用金属膜２８を構成するＷ膜が共に厚いの
で、ゲート酸化膜１８及び多結晶シリコン膜２０とによ
る段差がソース電極２４及びドレイン電極２６とゲート
電極配線膜用金属膜２８との間にあっても、ソース・ド
レイン電極の上面とゲート電極配線膜用金属膜２８の下
との段差を小さくでき、更には、第１図に示すように、
ゲート電極配線膜用金属膜２８の底面をソース・ドレイ
ン電極の上面より下に位置させることもできる。従って
、電極配線膜間に生じる段差を小さくできる。更に、ゲ
ート電極配線膜用金属膜は厚いので、参照番号３０で示
すようなその上面と他の部分との段差も小さくなり、電
極配線膜を基板上に延長させる際の段差も小さくできる
。
ト電極配線膜用金属膜２８を構成するＷ膜が共に厚いの
で、ゲート酸化膜１８及び多結晶シリコン膜２０とによ
る段差がソース電極２４及びドレイン電極２６とゲート
電極配線膜用金属膜２８との間にあっても、ソース・ド
レイン電極の上面とゲート電極配線膜用金属膜２８の下
との段差を小さくでき、更には、第１図に示すように、
ゲート電極配線膜用金属膜２８の底面をソース・ドレイ
ン電極の上面より下に位置させることもできる。従って
、電極配線膜間に生じる段差を小さくできる。更に、ゲ
ート電極配線膜用金属膜は厚いので、参照番号３０で示
すようなその上面と他の部分との段差も小さくなり、電
極配線膜を基板上に延長させる際の段差も小さくできる
。
上記した半導体装置は、例えば、第２図に示す工程によ
り作成することができる。
り作成することができる。
第２図（ａ）は、シリコン基板１０にＭＯ３構造の電界
効果トランジスタの基本形状が作成された状態を示して
いる。すなわち、ｐ型シリコン基板１０の選択酸化膜１
２により画定された領域内に拡散によりソース領域１４
及びドレイン領域１６とが形成されている。そして、ソ
ース領域１４及びドレイン領域１６並びにそれらソース
領域１４及びドレイン領域１６の間のチャネル領域上を
覆うようにＳ ｒ ０２膜１８が設けられ、その上に多
結晶Ｓｉゲート電極２０とＳｉ３Ｎ４膜３２が形成され
ている。すなわち、多結晶Ｓｉゲート電極、ソース・ド
レインを形成するとき、一般に知られている方法におい
て多結晶Ｓｉ膜の代わりに薄い多結晶Ｓｉ膜と５１３Ｎ
４膜の二層構造を用いている。
効果トランジスタの基本形状が作成された状態を示して
いる。すなわち、ｐ型シリコン基板１０の選択酸化膜１
２により画定された領域内に拡散によりソース領域１４
及びドレイン領域１６とが形成されている。そして、ソ
ース領域１４及びドレイン領域１６並びにそれらソース
領域１４及びドレイン領域１６の間のチャネル領域上を
覆うようにＳ ｒ ０２膜１８が設けられ、その上に多
結晶Ｓｉゲート電極２０とＳｉ３Ｎ４膜３２が形成され
ている。すなわち、多結晶Ｓｉゲート電極、ソース・ド
レインを形成するとき、一般に知られている方法におい
て多結晶Ｓｉ膜の代わりに薄い多結晶Ｓｉ膜と５１３Ｎ
４膜の二層構造を用いている。
そのような状態において、ＣＶＤ法によりＳ＋Ｏａ膜２
２全２２図（ｂ）に示すように堆積する。次いで、反応
性イオンエツチングにより非等方的にエツチングして多
結晶Ｓｉ膜２０および５ｉ−Ｎ、膜３２の側面を残して
ＳｉＯ□膜２２を除去して、第２図（Ｃ）に示すように
、Ｓｉ３Ｎ、膜の上面およびソース・ドレインの各拡散
領域１４及び１６の表面を露出させる。そして、Ｓｉ３
Ｎ、膜３２をエツチング除去して、その下の多結晶Ｓｉ
膜２０を露出させ、第２図（ｄ）に示すように、下面が
多結晶Ｓｉ膜２０によりそして側面がＳｉ Ｏ２膜２２
から成る溝３４を形成する。その後、その露出した多結
晶Ｓ１膜２０およびソース・ドレインの各拡散領域１４
及び１６の表面上にＷ層を選択的に堆積させ、第２図（
ｅ）に示すように、ソース電極２４及びドレイン電極２
６を形成すると共に、溝３４をＷ層で埋め込む。なお、
Ｗ膜は、例えばＷＦ６とＨ２の混合雰囲気中で熱処理す
ることにより、ＷがＳｉＯ□上にはほとんど堆積されな
いので、選択的堆積することができる。
２全２２図（ｂ）に示すように堆積する。次いで、反応
性イオンエツチングにより非等方的にエツチングして多
結晶Ｓｉ膜２０および５ｉ−Ｎ、膜３２の側面を残して
ＳｉＯ□膜２２を除去して、第２図（Ｃ）に示すように
、Ｓｉ３Ｎ、膜の上面およびソース・ドレインの各拡散
領域１４及び１６の表面を露出させる。そして、Ｓｉ３
Ｎ、膜３２をエツチング除去して、その下の多結晶Ｓｉ
膜２０を露出させ、第２図（ｄ）に示すように、下面が
多結晶Ｓｉ膜２０によりそして側面がＳｉ Ｏ２膜２２
から成る溝３４を形成する。その後、その露出した多結
晶Ｓ１膜２０およびソース・ドレインの各拡散領域１４
及び１６の表面上にＷ層を選択的に堆積させ、第２図（
ｅ）に示すように、ソース電極２４及びドレイン電極２
６を形成すると共に、溝３４をＷ層で埋め込む。なお、
Ｗ膜は、例えばＷＦ６とＨ２の混合雰囲気中で熱処理す
ることにより、ＷがＳｉＯ□上にはほとんど堆積されな
いので、選択的堆積することができる。
更に、以上の半導体装置の製造工程において、側壁の酸
化膜と同一高さにＷを堆積させることが好ましいが、Ｗ
膜を側壁酸化膜より多少低くして、後で側壁の酸化膜を
少しエツチングする方法も効果的である。また、Ｗと多
結晶Ｓｉの組合せは、シリサイド層の形成が少なく、多
結晶Ｓｉの膜は非常に薄くできる。
化膜と同一高さにＷを堆積させることが好ましいが、Ｗ
膜を側壁酸化膜より多少低くして、後で側壁の酸化膜を
少しエツチングする方法も効果的である。また、Ｗと多
結晶Ｓｉの組合せは、シリサイド層の形成が少なく、多
結晶Ｓｉの膜は非常に薄くできる。
なお、上記方法では、側壁に酸化膜を形成する一方、多
結晶Ｓｉ膜２０上にＳｉ３Ｎ、膜を形成しているが、他
の材料でも実施できることはいうまでもない。特に、薄
い多結晶Ｓｉ膜２０の上の絶縁膜としてＳ＋３Ｎ４膜を
使用しているが、これは、Ｓ ＩＯ２膜２２の除去の際
の多結晶Ｓｉ膜２０を保護するためにものであり、Ｓｉ
Ｏ２膜のエツチング剤ではエツチングされず他のエツ
チング剤で除去できる材料ならば、ほかの絶縁性膜を使
用してもよい。
結晶Ｓｉ膜２０上にＳｉ３Ｎ、膜を形成しているが、他
の材料でも実施できることはいうまでもない。特に、薄
い多結晶Ｓｉ膜２０の上の絶縁膜としてＳ＋３Ｎ４膜を
使用しているが、これは、Ｓ ＩＯ２膜２２の除去の際
の多結晶Ｓｉ膜２０を保護するためにものであり、Ｓｉ
Ｏ２膜のエツチング剤ではエツチングされず他のエツ
チング剤で除去できる材料ならば、ほかの絶縁性膜を使
用してもよい。
このような方法でＷ膜を堆積させることより、はじめに
形成した５１３Ｎ−膜に相当する厚い膜厚のＷ膜が形成
できると同時に、ゲート電極とソース・ドレイン間の段
差を低減できる。
形成した５１３Ｎ−膜に相当する厚い膜厚のＷ膜が形成
できると同時に、ゲート電極とソース・ドレイン間の段
差を低減できる。
その結果として、■従来の技術に比べて短絡を生じるこ
となくゲート電極・配線がより低抵抗にでき、■段差か
低いため層間絶縁膜としてリフローの熱処理なしで、Ｐ
Ｓ Ｇ膜を用いることができるという利点がある。
となくゲート電極・配線がより低抵抗にでき、■段差か
低いため層間絶縁膜としてリフローの熱処理なしで、Ｐ
Ｓ Ｇ膜を用いることができるという利点がある。
第３図は、本発明の半導体装置をＣＭＯ３−ＬＳＩに適
用した本発明の第２の実施例を説明する図であり、第３
図（ａ）は、概略断面図であり、第３図（ｂ）は概略斜
視図である。図示の半導体装置は、ｎ型ウェル領域１０
Ａが形成されたｐ型Ｓｉ基板１０を有している。そして
、そのＳｉ基板１０には、選択酸化膜１２により画定さ
れた開口１２Ａ及び１２Ｂが設けられ、ｎ型ウェル領域
１０Ａ上に形成された開口１２Ａには、拡散によりソー
ス領域１４Ａ及びドレイン領域１６Ａとが形成されてい
る。そして、ソース領域１４Ａ及びドレイン領域１６Ａ
の間のｎ型ウェル領域１０Ａで且つそれらソース領域１
４Ａ及びドレイン領域１６Ａの縁に一部重なるようにゲ
ート酸化膜１８が形成され、そのゲート酸化膜１８の上
には、Ｂドープ多結晶Ｓｉ膜２ＯＡが薄く形成されてい
る。そのＢドープ多結晶Ｓｉ膜２ＯＡは、その縁がソー
ス領域１４Ａ及びドレイン領域１６Ａの縁に一致するよ
うな大きさになされている。更に、そのＢドープ多結晶
Ｓｉ膜Ａの両側のゲート酸化膜１８からは、５ｉＯｚ膜
２２がほぼ垂直に延びており、その５ｉｎ２膜２２によ
り分離されたソース及びドレインの各領域上とＢドープ
多結晶Ｓｉ膜２ＯＡ上にはＷ膜が十分な厚さに堆積され
て、ソース電極２４及びドレイン電極２６並びにゲート
電極配線膜用のＷ膜２８が形成されて、ｐチャネルＭＯ
３電界効果トランジスタが構成されている。
用した本発明の第２の実施例を説明する図であり、第３
図（ａ）は、概略断面図であり、第３図（ｂ）は概略斜
視図である。図示の半導体装置は、ｎ型ウェル領域１０
Ａが形成されたｐ型Ｓｉ基板１０を有している。そして
、そのＳｉ基板１０には、選択酸化膜１２により画定さ
れた開口１２Ａ及び１２Ｂが設けられ、ｎ型ウェル領域
１０Ａ上に形成された開口１２Ａには、拡散によりソー
ス領域１４Ａ及びドレイン領域１６Ａとが形成されてい
る。そして、ソース領域１４Ａ及びドレイン領域１６Ａ
の間のｎ型ウェル領域１０Ａで且つそれらソース領域１
４Ａ及びドレイン領域１６Ａの縁に一部重なるようにゲ
ート酸化膜１８が形成され、そのゲート酸化膜１８の上
には、Ｂドープ多結晶Ｓｉ膜２ＯＡが薄く形成されてい
る。そのＢドープ多結晶Ｓｉ膜２ＯＡは、その縁がソー
ス領域１４Ａ及びドレイン領域１６Ａの縁に一致するよ
うな大きさになされている。更に、そのＢドープ多結晶
Ｓｉ膜Ａの両側のゲート酸化膜１８からは、５ｉＯｚ膜
２２がほぼ垂直に延びており、その５ｉｎ２膜２２によ
り分離されたソース及びドレインの各領域上とＢドープ
多結晶Ｓｉ膜２ＯＡ上にはＷ膜が十分な厚さに堆積され
て、ソース電極２４及びドレイン電極２６並びにゲート
電極配線膜用のＷ膜２８が形成されて、ｐチャネルＭＯ
３電界効果トランジスタが構成されている。
他方、開口１２Ｂには、第１図に示すしたＭＯ３電界効
果トランジスタと同様にしてｎチャネル電界効果トラン
ジスタが形成されている。従って、そのゲート絶縁膜１
８上の多結晶シリコンは、第３図（ａ）に示すようにＰ
ドープ多結晶Ｓｉ膜化膜２０である。そして、それらＰ
ドープ多結晶Ｓｉ膜化膜２０とＢドープ多結晶Ｓｉ膜化
膜２ＯＡとは、選択酸化膜１２上で結合されており、ま
た、その上に形成されるＷ膜２８は、連続している。
果トランジスタと同様にしてｎチャネル電界効果トラン
ジスタが形成されている。従って、そのゲート絶縁膜１
８上の多結晶シリコンは、第３図（ａ）に示すようにＰ
ドープ多結晶Ｓｉ膜化膜２０である。そして、それらＰ
ドープ多結晶Ｓｉ膜化膜２０とＢドープ多結晶Ｓｉ膜化
膜２ＯＡとは、選択酸化膜１２上で結合されており、ま
た、その上に形成されるＷ膜２８は、連続している。
以上の構成から、ゲート電極配線膜をなすＷ膜が、十分
の厚さを持って、ｐチャネルＭＯ３とｎチャネルＭＯ３
との間を段差少なく接続していることがわかろう。
の厚さを持って、ｐチャネルＭＯ３とｎチャネルＭＯ３
との間を段差少なく接続していることがわかろう。
ここで、ＣＭＯ３−ＬＳ Ｉの微細化上での問題を検討
すると、ｐチャネルＭＯ３とｎチャネル間Ｏ８のデバイ
ス設計の最適化がある。従来の技術におけるＣＭＯ３で
は一般的に、ゲート電極のにはｎ＋多結晶Ｓｉが用いら
れてきた。そのため、ＭＯＳトランジスタの基板とゲー
ト電極の仕事関数からｎチャネルＭＯ３の微細化は比較
的容易であったが、ｐチャネルＭＯ３）ランジスタの微
細化は難しかった。
すると、ｐチャネルＭＯ３とｎチャネル間Ｏ８のデバイ
ス設計の最適化がある。従来の技術におけるＣＭＯ３で
は一般的に、ゲート電極のにはｎ＋多結晶Ｓｉが用いら
れてきた。そのため、ＭＯＳトランジスタの基板とゲー
ト電極の仕事関数からｎチャネルＭＯ３の微細化は比較
的容易であったが、ｐチャネルＭＯ３）ランジスタの微
細化は難しかった。
この問題を解決するためには、ｎチャネル間Ｏ８にはｎ
＋多結晶Ｓｉ、 ｐチャネルＭＯ３にはｐ＋多結晶Ｓ１
が望ましいが、導電型の異なる多結晶Ｓｉを用いてＣＭ
Ｏ３−ＬＳ Ｉを構成すると、ｎ＋多結晶Ｓｉとｐ＋多
結晶Ｓｉの接続部が非常に多くなり、■スルーホールの
数が非常に増加し、ＬＳＩの歩留りを下げること、■接
続部の専有面積がＬＳＩ高密度化をさまたげること、が
問題になる。
＋多結晶Ｓｉ、 ｐチャネルＭＯ３にはｐ＋多結晶Ｓ１
が望ましいが、導電型の異なる多結晶Ｓｉを用いてＣＭ
Ｏ３−ＬＳ Ｉを構成すると、ｎ＋多結晶Ｓｉとｐ＋多
結晶Ｓｉの接続部が非常に多くなり、■スルーホールの
数が非常に増加し、ＬＳＩの歩留りを下げること、■接
続部の専有面積がＬＳＩ高密度化をさまたげること、が
問題になる。
しかし、第３図に示すような本発明による構成にすると
、 ■ 導電型の異なる多結晶Ｓｉであっても、接している
部分でＷは連結となり、スルーホールなしで構成できる
。すなわち、微細化できる。
、 ■ 導電型の異なる多結晶Ｓｉであっても、接している
部分でＷは連結となり、スルーホールなしで構成できる
。すなわち、微細化できる。
■ Ｗと多結晶Ｓｉはシリサイド化されにくく、１００
０ Ａ程度の多結晶Ｓｉであっても導電型が異なれば基
板シリコンとの仕事関数差を確保できる。
０ Ａ程度の多結晶Ｓｉであっても導電型が異なれば基
板シリコンとの仕事関数差を確保できる。
従って、上記した本発明の半導体装置の構成を利用する
ことにより、高集積密度のＣＭＯ３−ＬＳＩを実現する
ことができる。
ことにより、高集積密度のＣＭＯ３−ＬＳＩを実現する
ことができる。
なお、以上の実施例において使用した基板材料、ドープ
する不純物材料、金属電極材料に限定されることなく、
様々な材料を使用すること可能が可能である。
する不純物材料、金属電極材料に限定されることなく、
様々な材料を使用すること可能が可能である。
発明の詳細
な説明したように、本発明による半導体装置によるなら
ば、低抵抗かつ平坦化されたゲート電極・配線構造が実
現でき、伝搬遅延時間を小さくすることができ、また、
本発明による半導体装置の製造方法によれば、本発明に
よる半導体装置を、金属電極配線相互の短絡なく歩留り
のよく製造することができる。
ば、低抵抗かつ平坦化されたゲート電極・配線構造が実
現でき、伝搬遅延時間を小さくすることができ、また、
本発明による半導体装置の製造方法によれば、本発明に
よる半導体装置を、金属電極配線相互の短絡なく歩留り
のよく製造することができる。
第１図は、本発明による半導体装置を実施したＭＯ３電
界効果トランジスタの概略断面斜視図である。 第２図（ａ）から（ｅ）は、本発明による半導体装置の
製造方法の１実施例の工程の概要を示す図である。 第３図（ａ）及び（ｂ）は、本発明による半導体装置を
実施したＣＭＯ３−ＬＳ Ｉの概略断面図及び概略斜視
図である。 第４図（ａ）から（ｅ）は、従来の技術１とよるＭＯ３
電界効果トランジスタの電極の形成工程の概要を示す断
面図である。 （主な参照番号） １０・・Ｓｉ基板 １０Ａ・・ｎウェル１２・
・選択酸化膜 １４・・拡散ソース領域１６・・拡
散ドレイン領域 １８・・ゲート酸化膜２０・・Ｐドー
プ多結晶Ｓ１膜
界効果トランジスタの概略断面斜視図である。 第２図（ａ）から（ｅ）は、本発明による半導体装置の
製造方法の１実施例の工程の概要を示す図である。 第３図（ａ）及び（ｂ）は、本発明による半導体装置を
実施したＣＭＯ３−ＬＳ Ｉの概略断面図及び概略斜視
図である。 第４図（ａ）から（ｅ）は、従来の技術１とよるＭＯ３
電界効果トランジスタの電極の形成工程の概要を示す断
面図である。 （主な参照番号） １０・・Ｓｉ基板 １０Ａ・・ｎウェル１２・
・選択酸化膜 １４・・拡散ソース領域１６・・拡
散ドレイン領域 １８・・ゲート酸化膜２０・・Ｐドー
プ多結晶Ｓ１膜
Claims (5)
- （１）シリコン基板上の所望の領域に第１の絶縁膜を介
して設けられた薄い多結晶シリコン膜と、該多結晶シリ
コン膜上に設けられた第１の厚いタングステン膜と、前
記多結晶シリコン膜及び前記第１のタングステン膜の側
壁に設けられた第２の絶縁膜とを有し、更に、前記シリ
コン基板の所望の領域上に第２の厚いタングステン膜を
有し、該第２のタングステン膜の側壁の一部が前記第２
の絶縁膜と接していることを特徴とする半導体装置。 - （２）前記第１及び第２の絶縁膜は、シリコン酸化物で
構成されていることを特徴とする特許請求の範囲第（１
）項記載の半導体装置。 - （３）シリコン基板上の所望の領域に第１の絶縁膜を介
して多結晶シリコン膜と第２の絶縁膜との積層体を形成
する工程と、該多結晶シリコン膜および第２の絶縁膜の
側面を第３の絶縁膜で被覆する工程と、該多結晶シリコ
ン膜表面および第３の絶縁膜に接した所望の領域のシリ
コン基板表面を露出させる工程と、露出シリコン基板面
およびシリコン膜表面に選択的にタングステン膜を堆積
させる工程を含むことを特徴とする半導体装置の製造方
法。 - （４）前記第２の絶縁膜は、前記第１及び第３の絶縁膜
のエッチング処理剤と異なるエッチング処理剤で除去可
能な絶縁材料で構成することを特徴する特許請求の範囲
第（３）項記載の半導体装置の製造方法。 - （５）前記第１及び第３の絶縁膜としてシリコン酸化物
を使用し、前記第２の絶縁膜としてシリコン窒化物を使
用することを特徴とする特許請求の範囲第（４）項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12564785A JPS61284963A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12564785A JPS61284963A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61284963A true JPS61284963A (ja) | 1986-12-15 |
Family
ID=14915196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12564785A Pending JPS61284963A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133368A (ja) * | 1987-08-13 | 1989-05-25 | Internatl Business Mach Corp <Ibm> | ポリシリコン・ゲートｆｅｔの形成方法 |
| JPH01218018A (ja) * | 1988-02-18 | 1989-08-31 | Internatl Business Mach Corp <Ibm> | 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造される半導体装置 |
| JPH0277122A (ja) * | 1988-06-16 | 1990-03-16 | Toshiba Corp | 半導体装置の製造方法 |
| US5714398A (en) * | 1996-07-16 | 1998-02-03 | National Science Council Of Republic Of China | Self-aligned tungsten strapped source/drain and gate technology for deep submicron CMOS |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154270A (ja) * | 1982-03-09 | 1983-09-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-06-10 JP JP12564785A patent/JPS61284963A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154270A (ja) * | 1982-03-09 | 1983-09-13 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133368A (ja) * | 1987-08-13 | 1989-05-25 | Internatl Business Mach Corp <Ibm> | ポリシリコン・ゲートｆｅｔの形成方法 |
| JPH01218018A (ja) * | 1988-02-18 | 1989-08-31 | Internatl Business Mach Corp <Ibm> | 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造される半導体装置 |
| JPH0277122A (ja) * | 1988-06-16 | 1990-03-16 | Toshiba Corp | 半導体装置の製造方法 |
| US5714398A (en) * | 1996-07-16 | 1998-02-03 | National Science Council Of Republic Of China | Self-aligned tungsten strapped source/drain and gate technology for deep submicron CMOS |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6746909B2 (en) | Transistor, semiconductor device and manufacturing method of semiconductor device | |
| KR960001602B1 (ko) | 집적회로 제조방법 | |
| US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
| JP3102405B2 (ja) | 半導体装置の製造方法 | |
| JP2581652B2 (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| US5332913A (en) | Buried interconnect structure for semiconductor devices | |
| JPS61284963A (ja) | 半導体装置とその製造方法 | |
| US6656825B2 (en) | Semiconductor device having an improved local interconnect structure and a method for forming such a device | |
| JP2660360B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09167838A (ja) | 半導体装置及びその製造方法 | |
| KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP3367119B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06204173A (ja) | 半導体装置の製造方法 | |
| JPH10106973A (ja) | 半導体装置およびその製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP3120750B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0577175B2 (ja) | ||
| JPH09102604A (ja) | 半導体装置 | |
| JPS63299142A (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| JPH06302783A (ja) | 半導体記憶装置 | |
| JPH10135153A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH0834245B2 (ja) | 半導体装置の製造方法 | |
| JP2002009015A (ja) | 半導体装置およびその製造方法 | |
| JPH03191574A (ja) | 半導体装置 |