JP2660360B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000012535 impurity Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 claims 38
- 239000002356 single layer Substances 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 120
- 238000009792 diffusion process Methods 0.000 description 52
- 239000002184 metal Substances 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 31
- 229910021332 silicide Inorganic materials 0.000 description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 18
- 238000000605 extraction Methods 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000002513 implantation Methods 0.000 description 10
- 238000002161 passivation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、同一半導体基板上に
形成された縦型のｎｐｎバイポーラトランジスタと縦型
のｐｎｐバイポーラトランジスタとを有する半導体装置
およびその製造方法に関する。
形成された縦型のｎｐｎバイポーラトランジスタと縦型
のｐｎｐバイポーラトランジスタとを有する半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】図２５は「電子情報通信学会技術研究報
告ＳＤＭ８９−５７」に開示された、縦型ｎｐｎ，ｐｎ
ｐバイポーラトランジスタ混在の従来のＬＳＩを示す断
面構造図である。図示のように、ｐ- 型シリコン基板１
上に形成された素子分離絶縁膜２およびその下面に形成
されたｐ+ 型チャネルカット層３により、ｎｐｎおよび
ｐｎｐトランジスタ領域がそれぞれ規定されている。ｎ
ｐｎトランジスタ領域は、ｎ+ 型埋込み層４ａ，コレク
タとして働くｎ- 型エピタキシャル層５，ｎ+ 型コレク
タ引出し層６，ベースとして働くｐ型拡散領域７および
エミッタとして働くｎ+ 型拡散領域８を含む。ｐｎｐト
ランジスタ領域は、ｎ+ 型埋込み層４ｂ，ｐ+ 型埋込み
層９，コレクタとして働くｐ- 型拡散層１０，ｐ+ 型コ
レクタ引出し層１１，ベースとして働くｎ型拡散領域１
２およびエミッタとして働くｐ+ 型拡散領域１３を含
む。
告ＳＤＭ８９−５７」に開示された、縦型ｎｐｎ，ｐｎ
ｐバイポーラトランジスタ混在の従来のＬＳＩを示す断
面構造図である。図示のように、ｐ- 型シリコン基板１
上に形成された素子分離絶縁膜２およびその下面に形成
されたｐ+ 型チャネルカット層３により、ｎｐｎおよび
ｐｎｐトランジスタ領域がそれぞれ規定されている。ｎ
ｐｎトランジスタ領域は、ｎ+ 型埋込み層４ａ，コレク
タとして働くｎ- 型エピタキシャル層５，ｎ+ 型コレク
タ引出し層６，ベースとして働くｐ型拡散領域７および
エミッタとして働くｎ+ 型拡散領域８を含む。ｐｎｐト
ランジスタ領域は、ｎ+ 型埋込み層４ｂ，ｐ+ 型埋込み
層９，コレクタとして働くｐ- 型拡散層１０，ｐ+ 型コ
レクタ引出し層１１，ベースとして働くｎ型拡散領域１
２およびエミッタとして働くｐ+ 型拡散領域１３を含
む。
【０００３】ｎｐｎトランジスタ領域において、ｎ+ 型
コレクタ引出し層６，ｐ型拡散領域７，ｎ+ 型拡散領域
８上にはそれぞれ、コレクタ電極であるｎ型多結晶シリ
コン層１４，ベース電極であるｐ型多結晶シリコン層１
５，エミッタ電極であるｎ型多結晶シリコン層１６が形
成されている。またｐｎｐトランジスタ領域において、
ｐ+ 型コレクタ引出し層１１，ｎ型拡散領域１２，ｐ+
型拡散領域１３上にはそれぞれ、コレクタ電極であるｐ
型多結晶シリコン層１７，ベース電極であるｎ型多結晶
シリコン層１８，エミッタ電極であるｐ型多結晶シリコ
ン層１９が形成されている。各多結晶シリコン層１４〜
１９間は、絶縁膜２０により絶縁されている。絶縁膜２
０に設けられた開口を介し、ｎｐｎトランジスタ領域の
多結晶シリコン層１４，１５上にはそれぞれコレクタ，
ベース金属配線２１，２２が形成され、ｐｎｐトランジ
スタ領域の多結晶シリコン層１７，１８上にはそれぞれ
コレクタ，ベース金属配線２４，２５が形成される。ま
たｎｐｎトランジスタ領域の多結晶シリコン層１６上に
はエミッタ金属配線２３が形成され、ｐｎｐトランジス
タ領域の多結晶シリコン層１９上にはエミッタ金属配線
２６が形成される。
コレクタ引出し層６，ｐ型拡散領域７，ｎ+ 型拡散領域
８上にはそれぞれ、コレクタ電極であるｎ型多結晶シリ
コン層１４，ベース電極であるｐ型多結晶シリコン層１
５，エミッタ電極であるｎ型多結晶シリコン層１６が形
成されている。またｐｎｐトランジスタ領域において、
ｐ+ 型コレクタ引出し層１１，ｎ型拡散領域１２，ｐ+
型拡散領域１３上にはそれぞれ、コレクタ電極であるｐ
型多結晶シリコン層１７，ベース電極であるｎ型多結晶
シリコン層１８，エミッタ電極であるｐ型多結晶シリコ
ン層１９が形成されている。各多結晶シリコン層１４〜
１９間は、絶縁膜２０により絶縁されている。絶縁膜２
０に設けられた開口を介し、ｎｐｎトランジスタ領域の
多結晶シリコン層１４，１５上にはそれぞれコレクタ，
ベース金属配線２１，２２が形成され、ｐｎｐトランジ
スタ領域の多結晶シリコン層１７，１８上にはそれぞれ
コレクタ，ベース金属配線２４，２５が形成される。ま
たｎｐｎトランジスタ領域の多結晶シリコン層１６上に
はエミッタ金属配線２３が形成され、ｐｎｐトランジス
タ領域の多結晶シリコン層１９上にはエミッタ金属配線
２６が形成される。
【０００４】図２５の半導体装置の製造において、ま
ず、 ｐ- 型シリコン基板１上にｎ+型埋込み層４ａ，
４ｂおよびｐ+ 型埋込み層９を形成した後、ｎ- 型エピ
タキシャル層５が全面に堆積される。次いで、ｐ+ 型チ
ャネルカット層３が底面に形成されるように素子分離絶
縁膜２を設けて素子分離を行い、しかる後、ｐ- 型拡散
層１０，ｎ+ 型コレクタ引出し層６，ｐ+ 型コレクタ引
出し層１１を選択拡散により順次形成する。
ず、 ｐ- 型シリコン基板１上にｎ+型埋込み層４ａ，
４ｂおよびｐ+ 型埋込み層９を形成した後、ｎ- 型エピ
タキシャル層５が全面に堆積される。次いで、ｐ+ 型チ
ャネルカット層３が底面に形成されるように素子分離絶
縁膜２を設けて素子分離を行い、しかる後、ｐ- 型拡散
層１０，ｎ+ 型コレクタ引出し層６，ｐ+ 型コレクタ引
出し層１１を選択拡散により順次形成する。
【０００５】次に、第１の多結晶シリコンを全面に堆積
させた後、第１のマスク（図示せず）を用いてｎｐｎト
ランジスタのベース電極となる領域およびｐｎｐトラン
ジスタのコレクタ電極となる領域にのみｐ型不純物を選
択的に導入し、さらに、第２のマスク（図示せず）を用
いてｎｐｎトランジスタのコレクタ電極となる領域およ
びｐｎｐトランジスタのベース電極となる領域にのみｎ
型不純物を選択的に導入する。しかる後、第１の多結晶
シリコンを選択エッチングでパターニングすることによ
り、ｎ型多結晶シリコン層１４，１８およびｐ型多結晶
シリコン層１５，１７を形成する。
させた後、第１のマスク（図示せず）を用いてｎｐｎト
ランジスタのベース電極となる領域およびｐｎｐトラン
ジスタのコレクタ電極となる領域にのみｐ型不純物を選
択的に導入し、さらに、第２のマスク（図示せず）を用
いてｎｐｎトランジスタのコレクタ電極となる領域およ
びｐｎｐトランジスタのベース電極となる領域にのみｎ
型不純物を選択的に導入する。しかる後、第１の多結晶
シリコンを選択エッチングでパターニングすることによ
り、ｎ型多結晶シリコン層１４，１８およびｐ型多結晶
シリコン層１５，１７を形成する。
【０００６】次に、絶縁膜２０を全面に形成した後、ベ
ース電極である多結晶シリコン層１５，１８の側壁に絶
縁膜が残るように開口を設けた後、該開口を通じてｐ拡
散領域７およびｎ拡散領域１２を形成する。続いて第２
の多結晶シリコンを全面に堆積し、第３のマスク（図示
せず）を用いてｎｐｎトランジスタのエミッタ電極とな
る領域にのみｎ型不純物を選択的に導入し、さらに、第
４のマスク（図示せず）を用いてｐｎｐトランジスタの
エミッタ電極となる領域にのみｐ型不純物を選択的に導
入する。しかる後第２の多結晶シリコンを選択エッチン
グでパターニングすることにより、ｎ型多結晶シリコン
層１６およびｐ型多結晶シリコン層１９を形成する。そ
して熱処理を施すことにより、多結晶シリコン層１６，
１９からの拡散によりｎ+ 型拡散領域８およびｐ+ 型拡
散領域１３を形成する。最後に金属配線２１〜２６を形
成することにより、図２５の半導体装置が完成する。
ース電極である多結晶シリコン層１５，１８の側壁に絶
縁膜が残るように開口を設けた後、該開口を通じてｐ拡
散領域７およびｎ拡散領域１２を形成する。続いて第２
の多結晶シリコンを全面に堆積し、第３のマスク（図示
せず）を用いてｎｐｎトランジスタのエミッタ電極とな
る領域にのみｎ型不純物を選択的に導入し、さらに、第
４のマスク（図示せず）を用いてｐｎｐトランジスタの
エミッタ電極となる領域にのみｐ型不純物を選択的に導
入する。しかる後第２の多結晶シリコンを選択エッチン
グでパターニングすることにより、ｎ型多結晶シリコン
層１６およびｐ型多結晶シリコン層１９を形成する。そ
して熱処理を施すことにより、多結晶シリコン層１６，
１９からの拡散によりｎ+ 型拡散領域８およびｐ+ 型拡
散領域１３を形成する。最後に金属配線２１〜２６を形
成することにより、図２５の半導体装置が完成する。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ベース，エミッタ電極
形成のためには、第１の多結晶シリコン形成後、第１，
第２のマスクを用いてｎ型とｐ型の２回の選択不純物注
入を行い、さらに第２の多結晶シリコン形成後、第３，
第４のマスクを用いてｎ型とｐ型の２回の選択不純物注
入を行う必要があった。すなわち、合計４回のマスク合
せと、合計４回の選択不純物注入を経なければ、ベー
ス，エミッタ電極を形成することができず、工程数が多
過ぎるという問題点があった。
上のように構成されているので、ベース，エミッタ電極
形成のためには、第１の多結晶シリコン形成後、第１，
第２のマスクを用いてｎ型とｐ型の２回の選択不純物注
入を行い、さらに第２の多結晶シリコン形成後、第３，
第４のマスクを用いてｎ型とｐ型の２回の選択不純物注
入を行う必要があった。すなわち、合計４回のマスク合
せと、合計４回の選択不純物注入を経なければ、ベー
ス，エミッタ電極を形成することができず、工程数が多
過ぎるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、少ない工程数でベース，エミッ
タ電極を形成することのできる半導体装置およびその製
造方法を提供することを目的とする。
ためになされたもので、少ない工程数でベース，エミッ
タ電極を形成することのできる半導体装置およびその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、同一の半導
体基板上にベース，エミッタおよびコレクタ領域が各々
形成された縦型のｎｐｎおよびｐｎｐバイポーラトラン
ジスタを有する半導体装置およびその製造方法を対象と
している。
体基板上にベース，エミッタおよびコレクタ領域が各々
形成された縦型のｎｐｎおよびｐｎｐバイポーラトラン
ジスタを有する半導体装置およびその製造方法を対象と
している。
【００１０】第１の発明に係る半導体装置は、ｎｐｎバ
イポーラトランジスタのベース領域上に形成されたｐ型
導電層より成る第１ベース電極と、ｐｎｐバイポーラト
ランジスタのエミッタ領域上に形成されたｐ型導電層よ
り成る第１エミッタ電極と、第１ベース電極を覆う第１
絶縁膜と、第１エミッタ電極を覆う第２絶縁膜と、第１
絶縁膜により第１ベース電極から絶縁され、ｎｐｎバイ
ポーラトランジスタのエミッタ領域上に形成されたｎ型
導電層より成る第２エミッタ電極と、第２絶縁膜により
第１エミッタ電極から絶縁され、ｐｎｐバイポーラトラ
ンジスタのベース領域上に形成されたｎ型導電層より成
る第２ベース電極とを備えて構成されている。
イポーラトランジスタのベース領域上に形成されたｐ型
導電層より成る第１ベース電極と、ｐｎｐバイポーラト
ランジスタのエミッタ領域上に形成されたｐ型導電層よ
り成る第１エミッタ電極と、第１ベース電極を覆う第１
絶縁膜と、第１エミッタ電極を覆う第２絶縁膜と、第１
絶縁膜により第１ベース電極から絶縁され、ｎｐｎバイ
ポーラトランジスタのエミッタ領域上に形成されたｎ型
導電層より成る第２エミッタ電極と、第２絶縁膜により
第１エミッタ電極から絶縁され、ｐｎｐバイポーラトラ
ンジスタのベース領域上に形成されたｎ型導電層より成
る第２ベース電極とを備えて構成されている。
【００１１】また、第２の発明に係る半導体装置は、ｐ
ｎｐバイポーラトランジスタのベース領域上に形成され
たｎ型導電層より成る第１ベース電極と、ｎｐｎバイポ
ーラトランジスタのエミッタ領域上に形成されたｎ型導
電層より成る第１エミッタ電極と、第１ベース電極を覆
う第１絶縁膜と、第１エミッタ電極を覆う第２絶縁膜
と、第１絶縁膜により第１ベース電極から絶縁され、ｐ
ｎｐバイポーラトランジスタのエミッタ領域上に形成さ
れたｐ型導電層より成る第２エミッタ電極と、第２絶縁
膜により第１エミッタ電極から絶縁され、ｎｐｎバイポ
ーラトランジスタのベース領域上に形成されたｐ型導電
層より成る第２ベース電極とを備えて構成されている。
ｎｐバイポーラトランジスタのベース領域上に形成され
たｎ型導電層より成る第１ベース電極と、ｎｐｎバイポ
ーラトランジスタのエミッタ領域上に形成されたｎ型導
電層より成る第１エミッタ電極と、第１ベース電極を覆
う第１絶縁膜と、第１エミッタ電極を覆う第２絶縁膜
と、第１絶縁膜により第１ベース電極から絶縁され、ｐ
ｎｐバイポーラトランジスタのエミッタ領域上に形成さ
れたｐ型導電層より成る第２エミッタ電極と、第２絶縁
膜により第１エミッタ電極から絶縁され、ｎｐｎバイポ
ーラトランジスタのベース領域上に形成されたｐ型導電
層より成る第２ベース電極とを備えて構成されている。
【００１２】また、第３の発明に係る半導体装置の製造
方法は、半導体基板を準備する工程と、この半導体基板
上に、ｎｐｎバイポーラトランジスタのコレクタ領域と
なるｎ型の第１の島と、ｐｎｐバイポーラトランジスタ
のコレクタ領域となるｐ型の第２の島とを設ける工程
と、第１の島の表面に、ｎｐｎバイポーラトランジスタ
のベース領域となるｐ型の第１半導体領域を選択的に形
成する工程と、第２の島の表面に、ｐｎｐバイポーラト
ランジスタのベース領域となるｎ型の第２半導体領域を
選択的に形成する工程と、全面にｐ型導電層を形成しこ
れをパターニングすることにより、第１半導体領域上
に、ｎｐｎバイポーラトランジスタのベース電極となる
ｐ型の第１導電層を選択的に形成するとともに、同時
に、第２半導体領域上にも、ｐｎｐバイポーラトランジ
スタのエミッタ電極となるｐ型の第２導電層を選択的に
形成する工程と、第１導電層を第１絶縁膜で覆うととも
に、同時に、第２導電層も第２絶縁膜で覆う工程と、全
面にｎ型導電層を形成しこれをパターニングすることに
より、第１絶縁膜により第１導電層から絶縁しつつ、第
１半導体領域上に、ｎｐｎバイポーラトランジスタのエ
ミッタ領域となるｎ型の第３導電層を選択的に形成する
とともに、同時に、第２絶縁膜により第２導電層から絶
縁しつつ、第２半導体領域上に、ｐｎｐバイポーラトラ
ンジスタのベース電極となるｎ型の第４導電層を選択的
に形成する工程と、熱処理により、第３導電層から第１
半導体領域へｎ型不純物を拡散させ、第１半導体領域の
表面に、ｎｐｎバイポーラトランジスタのエミッタ領域
となるｎ型の第３半導体領域を選択的に形成するととも
に、同時に、第２導電層から第２半導体領域へｐ型不純
物を拡散させ、第２半導体領域の表面に、ｐｎｐバイポ
ーラトランジスタのエミッタ領域となるｐ型の第４半導
体領域を選択的に形成する工程とを備えて構成されてい
る。
方法は、半導体基板を準備する工程と、この半導体基板
上に、ｎｐｎバイポーラトランジスタのコレクタ領域と
なるｎ型の第１の島と、ｐｎｐバイポーラトランジスタ
のコレクタ領域となるｐ型の第２の島とを設ける工程
と、第１の島の表面に、ｎｐｎバイポーラトランジスタ
のベース領域となるｐ型の第１半導体領域を選択的に形
成する工程と、第２の島の表面に、ｐｎｐバイポーラト
ランジスタのベース領域となるｎ型の第２半導体領域を
選択的に形成する工程と、全面にｐ型導電層を形成しこ
れをパターニングすることにより、第１半導体領域上
に、ｎｐｎバイポーラトランジスタのベース電極となる
ｐ型の第１導電層を選択的に形成するとともに、同時
に、第２半導体領域上にも、ｐｎｐバイポーラトランジ
スタのエミッタ電極となるｐ型の第２導電層を選択的に
形成する工程と、第１導電層を第１絶縁膜で覆うととも
に、同時に、第２導電層も第２絶縁膜で覆う工程と、全
面にｎ型導電層を形成しこれをパターニングすることに
より、第１絶縁膜により第１導電層から絶縁しつつ、第
１半導体領域上に、ｎｐｎバイポーラトランジスタのエ
ミッタ領域となるｎ型の第３導電層を選択的に形成する
とともに、同時に、第２絶縁膜により第２導電層から絶
縁しつつ、第２半導体領域上に、ｐｎｐバイポーラトラ
ンジスタのベース電極となるｎ型の第４導電層を選択的
に形成する工程と、熱処理により、第３導電層から第１
半導体領域へｎ型不純物を拡散させ、第１半導体領域の
表面に、ｎｐｎバイポーラトランジスタのエミッタ領域
となるｎ型の第３半導体領域を選択的に形成するととも
に、同時に、第２導電層から第２半導体領域へｐ型不純
物を拡散させ、第２半導体領域の表面に、ｐｎｐバイポ
ーラトランジスタのエミッタ領域となるｐ型の第４半導
体領域を選択的に形成する工程とを備えて構成されてい
る。
【００１３】さらに、第４の発明に係る半導体装置の製
造方法は、半導体基板を準備する工程と、この半導体基
板上に、ｐｎｐバイポーラトランジスタのコレクタ領域
となるｐ型の第１の島と、ｎｐｎバイポーラトランジス
タのコレクタ領域となるｎ型の第２の島とを設ける工程
と、第１の島の表面に、ｐｎｐバイポーラトランジスタ
のベース領域となるｎ型の第１半導体領域を選択的に形
成する工程と、第２の島の表面に、ｎｐｎバイポーラト
ランジスタのベース領域となるｐ型の第２半導体領域を
選択的に形成する工程と、全面にｎ型導電層を形成しこ
れをパターニングすることにより、第１半導体領域上
に、ｐｎｐバイポーラトランジスタのベース電極となる
ｎ型の第１導電層を選択的に形成するとともに、同時
に、第２半導体領域上にも、ｎｐｎバイポーラトランジ
スタのエミッタ電極となるｎ型の第２導電層を選択的に
形成する工程と、第１導電層を第１絶縁膜で覆うととも
に、同時に、前記第２導電層も第２絶縁膜で覆う工程
と、全面にｐ型導電層を形成しこれをパターニングする
ことにより、第１絶縁膜により第１導電層から絶縁しつ
つ、第１半導体領域上に、ｐｎｐバイポーラトランジス
タのエミッタ領域となるｐ型の第３導電層を選択的に形
成するとともに、同時に、第２絶縁膜により第２導電層
から絶縁しつつ、第２半導体領域上に、ｎｐｎバイポー
ラトランジスタのベース電極となるｐ型の第４導電層を
選択的に形成する工程と、熱処理により、第３導電層か
ら第１半導体領域へｐ型不純物を拡散させ、第１半導体
領域の表面に、ｐｎｐバイポーラトランジスタのエミッ
タ領域となるｐ型の第３半導体領域を選択的に形成する
とともに、同時に、第２導電層から第２半導体領域へｎ
型不純物を拡散させ、第２半導体領域の表面に、ｎｐｎ
バイポーラトランジスタのエミッタ領域となるｎ型の第
４半導体領域を選択的に形成する工程とを備えて構成さ
れている。
造方法は、半導体基板を準備する工程と、この半導体基
板上に、ｐｎｐバイポーラトランジスタのコレクタ領域
となるｐ型の第１の島と、ｎｐｎバイポーラトランジス
タのコレクタ領域となるｎ型の第２の島とを設ける工程
と、第１の島の表面に、ｐｎｐバイポーラトランジスタ
のベース領域となるｎ型の第１半導体領域を選択的に形
成する工程と、第２の島の表面に、ｎｐｎバイポーラト
ランジスタのベース領域となるｐ型の第２半導体領域を
選択的に形成する工程と、全面にｎ型導電層を形成しこ
れをパターニングすることにより、第１半導体領域上
に、ｐｎｐバイポーラトランジスタのベース電極となる
ｎ型の第１導電層を選択的に形成するとともに、同時
に、第２半導体領域上にも、ｎｐｎバイポーラトランジ
スタのエミッタ電極となるｎ型の第２導電層を選択的に
形成する工程と、第１導電層を第１絶縁膜で覆うととも
に、同時に、前記第２導電層も第２絶縁膜で覆う工程
と、全面にｐ型導電層を形成しこれをパターニングする
ことにより、第１絶縁膜により第１導電層から絶縁しつ
つ、第１半導体領域上に、ｐｎｐバイポーラトランジス
タのエミッタ領域となるｐ型の第３導電層を選択的に形
成するとともに、同時に、第２絶縁膜により第２導電層
から絶縁しつつ、第２半導体領域上に、ｎｐｎバイポー
ラトランジスタのベース電極となるｐ型の第４導電層を
選択的に形成する工程と、熱処理により、第３導電層か
ら第１半導体領域へｐ型不純物を拡散させ、第１半導体
領域の表面に、ｐｎｐバイポーラトランジスタのエミッ
タ領域となるｐ型の第３半導体領域を選択的に形成する
とともに、同時に、第２導電層から第２半導体領域へｎ
型不純物を拡散させ、第２半導体領域の表面に、ｎｐｎ
バイポーラトランジスタのエミッタ領域となるｎ型の第
４半導体領域を選択的に形成する工程とを備えて構成さ
れている。
【００１４】
【作用】第１，第２の発明による半導体装置において
は、ｐ（あるいはｎ）型導電層より成る第１ベース，エ
ミッタ電極を第１，第２絶縁膜で覆う構造としているの
で、第１ベース，エミッタ電極は例えばｐ（あるいは
ｎ）型導電層の全面形成，パターニングという工程によ
り形成することができ、選択不純物注入およびそのため
のマスク合せは不要となる。また第１，第２絶縁膜によ
りｎ（あるいはｐ）型導電層より成る第２ベース，エミ
ッタ電極を第１ベース，エミッタ電極から絶縁する構造
としているので、第２ベース，エミッタ電極も例えばｎ
（あるいはｐ）型導電層の全面形成，パターニングとい
う工程により形成することができ、選択不純物注入およ
びそのためのマスク合せはやはり不要となる。
は、ｐ（あるいはｎ）型導電層より成る第１ベース，エ
ミッタ電極を第１，第２絶縁膜で覆う構造としているの
で、第１ベース，エミッタ電極は例えばｐ（あるいは
ｎ）型導電層の全面形成，パターニングという工程によ
り形成することができ、選択不純物注入およびそのため
のマスク合せは不要となる。また第１，第２絶縁膜によ
りｎ（あるいはｐ）型導電層より成る第２ベース，エミ
ッタ電極を第１ベース，エミッタ電極から絶縁する構造
としているので、第２ベース，エミッタ電極も例えばｎ
（あるいはｐ）型導電層の全面形成，パターニングとい
う工程により形成することができ、選択不純物注入およ
びそのためのマスク合せはやはり不要となる。
【００１５】一方、第３，第４の発明による半導体装置
の製造方法においては、第１，第２導電層は全面にｐ
（あるいはｎ）型導電層を形成しこれをパターニングす
ることにより形成しているので、選択不純物注入および
そのためのマスク合せは不要であり、また第３，第４導
電層も全面にｎ（あるいはｐ）型導電層を形成しこれを
パターニングすることにより形成しているので、選択不
純物注入およびそのためのマスク合せはやはり不要であ
る。
の製造方法においては、第１，第２導電層は全面にｐ
（あるいはｎ）型導電層を形成しこれをパターニングす
ることにより形成しているので、選択不純物注入および
そのためのマスク合せは不要であり、また第３，第４導
電層も全面にｎ（あるいはｐ）型導電層を形成しこれを
パターニングすることにより形成しているので、選択不
純物注入およびそのためのマスク合せはやはり不要であ
る。
【００１６】
【実施例】図１はこの発明による半導体装置の一実施例
の平面パターンを示す平面図、図２は図１のＡ−Ａ線に
沿った断面構造を示す断面図である。図２に示すよう
に、ｐ- 型シリコン基板３１上にｎ+ 型埋込み層３２お
よびｎ- 型エピタキシャル層３３が積層されている。ｎ
+ 埋込み層３２およびｎ- 型エピタキシャル層３３は、
表面からｐ- 型シリコン基板３１に達する素子分離絶縁
膜３４および、その底面に形成されたｐ型チャネルカッ
ト層３５により分離され、ｎｐｎトランジスタ領域の島
およびｐｎｐトランジスタ領域の島が規定されている。
の平面パターンを示す平面図、図２は図１のＡ−Ａ線に
沿った断面構造を示す断面図である。図２に示すよう
に、ｐ- 型シリコン基板３１上にｎ+ 型埋込み層３２お
よびｎ- 型エピタキシャル層３３が積層されている。ｎ
+ 埋込み層３２およびｎ- 型エピタキシャル層３３は、
表面からｐ- 型シリコン基板３１に達する素子分離絶縁
膜３４および、その底面に形成されたｐ型チャネルカッ
ト層３５により分離され、ｎｐｎトランジスタ領域の島
およびｐｎｐトランジスタ領域の島が規定されている。
【００１７】ｎｐｎトランジスタ領域において、ｎ+ 型
埋込み層３２は埋込みコレクタ、ｎ- 型エピタキシャル
層３３はコレクタとして働く。またｎｐｎトランジスタ
領域は、ｎ+ 型コレクタ引出し層３６，ｐ型ベース拡散
領域３７およびｎ+ 型エミッタ拡散領域３８を含む。一
方、ｐｎｐトランジスタ領域は、ｎ+ 型埋込み層３２と
ｎ- 型エピタキシャル層３３との界面に形成されたｐ+
型埋込みコレクタ層３９，ｐ- 型コレクタ拡散層４０，
ｐ+ 型コレクタ引出し層４１，ｎ型ベース拡散領域４２
およびｐ+ 型エミッタ拡散領域４３を含む。
埋込み層３２は埋込みコレクタ、ｎ- 型エピタキシャル
層３３はコレクタとして働く。またｎｐｎトランジスタ
領域は、ｎ+ 型コレクタ引出し層３６，ｐ型ベース拡散
領域３７およびｎ+ 型エミッタ拡散領域３８を含む。一
方、ｐｎｐトランジスタ領域は、ｎ+ 型埋込み層３２と
ｎ- 型エピタキシャル層３３との界面に形成されたｐ+
型埋込みコレクタ層３９，ｐ- 型コレクタ拡散層４０，
ｐ+ 型コレクタ引出し層４１，ｎ型ベース拡散領域４２
およびｐ+ 型エミッタ拡散領域４３を含む。
【００１８】ｎｐｎトランジスタ領域において、ｐ型ベ
ース拡散領域３７およびｎ+ 型エミッタ拡散領域３８上
にはそれぞれ、ベース電極であるｐ型多結晶シリコン層
４５およびエミッタ電極であるｎ型多結晶シリコン層４
６が形成されている。ｐ型多結晶シリコン層４５は、絶
縁膜４７で覆われることにより、ｎ型多結晶シリコン層
４６から絶縁されている。またｐｎｐトランジスタ領域
において、ｎ型ベース拡散領域４２およびｐ+ 型エミッ
タ拡散領域４３上にはそれぞれ、ベース電極であるｎ型
多結晶シリコン層４９およびエミッタ電極であるｐ型多
結晶シリコン層５０が形成されている。ｐ型多結晶シリ
コン層５０は、絶縁膜５１で覆われることにより、ｎ型
多結晶シリコン層４９から絶縁されている。このよう
に、この実施例では、ｐ型の多結晶シリコン層４５，５
０を絶縁膜４７，５１で覆うことにより、ｎ型の多結晶
シリコン層４６，４９から絶縁している。
ース拡散領域３７およびｎ+ 型エミッタ拡散領域３８上
にはそれぞれ、ベース電極であるｐ型多結晶シリコン層
４５およびエミッタ電極であるｎ型多結晶シリコン層４
６が形成されている。ｐ型多結晶シリコン層４５は、絶
縁膜４７で覆われることにより、ｎ型多結晶シリコン層
４６から絶縁されている。またｐｎｐトランジスタ領域
において、ｎ型ベース拡散領域４２およびｐ+ 型エミッ
タ拡散領域４３上にはそれぞれ、ベース電極であるｎ型
多結晶シリコン層４９およびエミッタ電極であるｐ型多
結晶シリコン層５０が形成されている。ｐ型多結晶シリ
コン層５０は、絶縁膜５１で覆われることにより、ｎ型
多結晶シリコン層４９から絶縁されている。このよう
に、この実施例では、ｐ型の多結晶シリコン層４５，５
０を絶縁膜４７，５１で覆うことにより、ｎ型の多結晶
シリコン層４６，４９から絶縁している。
【００１９】表面全面はパッシベーション膜５２で覆わ
れる。パッシベーション膜５２の材料として、例えばＢ
ＰＳＧやＳＯＧを用いてもよい。平坦性の良い膜である
ことが望ましい。そして、このパッシベーション膜５２
およびその下の絶縁膜５１に設けられた開口を介し、ｎ
ｐｎトランジスタ領域の ｎ+ 型コレクタ引出し層３
６，ｐ型多結晶シリコン層４５およびｎ型多結晶シリコ
ン層４６上にはコレクタ，ベース，エミッタ金属配線５
３，５４，５５がそれぞれ形成され、ｐｎｐトランジス
タ領域のｐ+ 型コレクタ引出し層４１，ｎ型多結晶シリ
コン層４９およびｐ型多結晶シリコン層５０上にはコレ
クタ，ベース，エミッタ金属配線５６，５７，５８がそ
れぞれ形成されている。金属配線５３〜５８の材料とし
ては、例えばＡｌＳｉ／ＴｉＮやＡｌＳｉＣｕ／Ｔｉ
Ｎ、可能ならばＡｌＣｕやＣｕを用いてもよい。低抵抗
化，耐マイグレーション化を図ることが必要である。
れる。パッシベーション膜５２の材料として、例えばＢ
ＰＳＧやＳＯＧを用いてもよい。平坦性の良い膜である
ことが望ましい。そして、このパッシベーション膜５２
およびその下の絶縁膜５１に設けられた開口を介し、ｎ
ｐｎトランジスタ領域の ｎ+ 型コレクタ引出し層３
６，ｐ型多結晶シリコン層４５およびｎ型多結晶シリコ
ン層４６上にはコレクタ，ベース，エミッタ金属配線５
３，５４，５５がそれぞれ形成され、ｐｎｐトランジス
タ領域のｐ+ 型コレクタ引出し層４１，ｎ型多結晶シリ
コン層４９およびｐ型多結晶シリコン層５０上にはコレ
クタ，ベース，エミッタ金属配線５６，５７，５８がそ
れぞれ形成されている。金属配線５３〜５８の材料とし
ては、例えばＡｌＳｉ／ＴｉＮやＡｌＳｉＣｕ／Ｔｉ
Ｎ、可能ならばＡｌＣｕやＣｕを用いてもよい。低抵抗
化，耐マイグレーション化を図ることが必要である。
【００２０】図３はこの発明による半導体装置の他の実
施例の平面パターンを示す平面図、図４は図３のＢ−Ｂ
線に沿った断面構造を示す断面図である。この実施例で
は、ｎｐｎトランジスタのｎ+ 型コレクタ引出し層３６
上にコレクタ電極であるｎ型多結晶シリコン層４４を設
けるとともに、ｐｎｐトランジスタのｐ+ 型コレクタ引
出し層４１上にコレクタ電極であるｐ型多結晶シリコン
層４８を設けている。ｐ型多結晶シリコン層４８は、ｐ
型多結晶シリコン層５０と同様に、絶縁膜５１で覆われ
ている。ｎｐｎトランジスタのコレクタ金属配線５３
は、パッシベーション膜５２に設けられた開口を介して
ｎ型多結晶シリコン層４４上に形成され、ｐｎｐトラン
ジスタのコレクタ金属配線５６は、パッシベーション膜
５２および絶縁膜５１に設けられた開口を介してｐ型多
結晶シリコン層４８上に形成される。その他の構成は図
１，図２の半導体装置と同じである。
施例の平面パターンを示す平面図、図４は図３のＢ−Ｂ
線に沿った断面構造を示す断面図である。この実施例で
は、ｎｐｎトランジスタのｎ+ 型コレクタ引出し層３６
上にコレクタ電極であるｎ型多結晶シリコン層４４を設
けるとともに、ｐｎｐトランジスタのｐ+ 型コレクタ引
出し層４１上にコレクタ電極であるｐ型多結晶シリコン
層４８を設けている。ｐ型多結晶シリコン層４８は、ｐ
型多結晶シリコン層５０と同様に、絶縁膜５１で覆われ
ている。ｎｐｎトランジスタのコレクタ金属配線５３
は、パッシベーション膜５２に設けられた開口を介して
ｎ型多結晶シリコン層４４上に形成され、ｐｎｐトラン
ジスタのコレクタ金属配線５６は、パッシベーション膜
５２および絶縁膜５１に設けられた開口を介してｐ型多
結晶シリコン層４８上に形成される。その他の構成は図
１，図２の半導体装置と同じである。
【００２１】以下の表１には、上述した各層や領域の取
り得る寸法，不純物濃度の範囲および将来の方向を示
す。なお、層，領域は参照番号のみ掲げている。
り得る寸法，不純物濃度の範囲および将来の方向を示
す。なお、層，領域は参照番号のみ掲げている。
【００２２】
【表１】
【００２３】次に、図５〜図１６を参照しつつ、上述し
た半導体装置の製造方法の一例について説明する。
た半導体装置の製造方法の一例について説明する。
【００２４】まず、図５に示すように、ｐ- 型シリコン
基板３１上全面にｎ型不純物を拡散し、ｎ+ 型埋込み層
３２を形成する。そして、ｎ+ 型埋込み層３２の表面に
ｐ型不純物を選択的に注入することにより、Ｐ型不純物
注入領域６１を形成する。
基板３１上全面にｎ型不純物を拡散し、ｎ+ 型埋込み層
３２を形成する。そして、ｎ+ 型埋込み層３２の表面に
ｐ型不純物を選択的に注入することにより、Ｐ型不純物
注入領域６１を形成する。
【００２５】次に、図６に示すように、ｎ- 型エピタキ
シャル層３３を全面にエピタキシャル成長させる。この
とき、ｐ型不純物注入領域６１のｐ型不純物が拡散する
ことにより、ｎ+ 型埋込み層３２と ｎ- 型エピタキシ
ャル層３３との界面にｐ+ 型コレクタ埋込み層３９が形
成される。
シャル層３３を全面にエピタキシャル成長させる。この
とき、ｐ型不純物注入領域６１のｐ型不純物が拡散する
ことにより、ｎ+ 型埋込み層３２と ｎ- 型エピタキシ
ャル層３３との界面にｐ+ 型コレクタ埋込み層３９が形
成される。
【００２６】次に、図７に示すように、ｎ- 型エピタキ
シャル層３３上にマスク６２を形成し、このマスク６２
を用いて、選択エッチングを施すことにより、ｐ- 型シ
リコン基板３１に達するトレンチ６３を掘る。しかる
後、トレンチ６３の底部にｐ型不純物を選択的に注入し
拡散することにより、ｐ型チャネルカット層３５を形成
する。
シャル層３３上にマスク６２を形成し、このマスク６２
を用いて、選択エッチングを施すことにより、ｐ- 型シ
リコン基板３１に達するトレンチ６３を掘る。しかる
後、トレンチ６３の底部にｐ型不純物を選択的に注入し
拡散することにより、ｐ型チャネルカット層３５を形成
する。
【００２７】次に、マスク６２を除去し、二酸化シリコ
ンを全面に堆積させトレンチ６３内を埋め込む。そし
て、表面に堆積した二酸化シリコンをエッチバックで除
去することにより、図８に示すように、トレンチ６３内
に素子分離絶縁膜３４を形成する。
ンを全面に堆積させトレンチ６３内を埋め込む。そし
て、表面に堆積した二酸化シリコンをエッチバックで除
去することにより、図８に示すように、トレンチ６３内
に素子分離絶縁膜３４を形成する。
【００２８】次に、図９に示すように、ｐｎｐトランジ
スタ領域のｎ- 型エピタキシャル層３３内にｐ型不純物
を選択拡散し、ｐ- 型コレクタ拡散層４０を形成する。
そして、選択酸化法により表面に素子分離絶縁膜３４を
形成した後、ｎｐｎトランジスタ領域のｎ- 型エピタキ
シャル層３３内に高濃度のｎ型不純物を選択拡散してｎ
+ 型コレクタ引出し層３６を形成するとともに、ｐｎｐ
トランジスタ領域のｎ- エピタキシャル層３３内に高濃
度のｐ型不純物を選択拡散してｐ+ 型コレクタ引出し層
４１を形成する。なお表面の素子分離絶縁膜３４の形成
工程とｎ+ ，ｐ + 型コレクタ引出し層３６，４１の形成
工程とは順序が逆になってもよい。しかる後、ｎｐｎト
ランジスタ領域におけるｎ- 型エピタキシャル層３３の
表面にｐ型不純物を選択拡散することによりｐ型ベース
拡散領域３７を形成するとともに、ｐｎｐトランジスタ
領域におけるｐ- 型コレクタ拡散層４０の表面にｎ型不
純物を選択拡散することによりｎ型ベース拡散領域４２
を形成する。
スタ領域のｎ- 型エピタキシャル層３３内にｐ型不純物
を選択拡散し、ｐ- 型コレクタ拡散層４０を形成する。
そして、選択酸化法により表面に素子分離絶縁膜３４を
形成した後、ｎｐｎトランジスタ領域のｎ- 型エピタキ
シャル層３３内に高濃度のｎ型不純物を選択拡散してｎ
+ 型コレクタ引出し層３６を形成するとともに、ｐｎｐ
トランジスタ領域のｎ- エピタキシャル層３３内に高濃
度のｐ型不純物を選択拡散してｐ+ 型コレクタ引出し層
４１を形成する。なお表面の素子分離絶縁膜３４の形成
工程とｎ+ ，ｐ + 型コレクタ引出し層３６，４１の形成
工程とは順序が逆になってもよい。しかる後、ｎｐｎト
ランジスタ領域におけるｎ- 型エピタキシャル層３３の
表面にｐ型不純物を選択拡散することによりｐ型ベース
拡散領域３７を形成するとともに、ｐｎｐトランジスタ
領域におけるｐ- 型コレクタ拡散層４０の表面にｎ型不
純物を選択拡散することによりｎ型ベース拡散領域４２
を形成する。
【００２９】なお、以下の工程を示す図１０〜図１６に
おいては、ｎｐｎトランジスタ領域では、図９の円１０
０内のみ、ｐｎｐトランジスタ領域では図９の円２００
内のみを図示する。図１０〜図１６の左半分が円１００
内を示し、右半分が円２００内を示す。
おいては、ｎｐｎトランジスタ領域では、図９の円１０
０内のみ、ｐｎｐトランジスタ領域では図９の円２００
内のみを図示する。図１０〜図１６の左半分が円１００
内を示し、右半分が円２００内を示す。
【００３０】図９の工程の後、図１０に示すように、第
１層目多結晶シリコン６４を全面に堆積する。そして、
ボロン（Ｂ+ ）等のｐ型不純物を第１層目多結晶シリコ
ン６４全面に導入することにより、第１層目多結晶シリ
コン６４をｐ型化しておく。
１層目多結晶シリコン６４を全面に堆積する。そして、
ボロン（Ｂ+ ）等のｐ型不純物を第１層目多結晶シリコ
ン６４全面に導入することにより、第１層目多結晶シリ
コン６４をｐ型化しておく。
【００３１】次に、図１１に示すように、第１層目多結
晶シリコン６４上全面に絶縁膜６５を堆積する。
晶シリコン６４上全面に絶縁膜６５を堆積する。
【００３２】次に、図１２に示すように、絶縁膜６５上
にフォトレジストパターン６６を形成し、このフォトレ
ジストパターン６６をマスクとして絶縁膜６５および第
１層目多結晶シリコン６４をエッチングする。残った第
１層目多結晶シリコン６４が、ｎｐｎトランジスタ領域
ではベース電極であるｐ型多結晶シリコン層４５，ｐｎ
ｐトランジスタ領域ではエミッタ電極であるｐ型多結晶
シリコン層５０となる。なお、図３，図４の実施例のよ
うに、ｐｎｐトランジスタ領域にコレクタ電極であるｐ
型多結晶シリコン層４８を設ける場合には、この工程で
ｐ型多結晶シリコン層４８も同時に形成しておく。
にフォトレジストパターン６６を形成し、このフォトレ
ジストパターン６６をマスクとして絶縁膜６５および第
１層目多結晶シリコン６４をエッチングする。残った第
１層目多結晶シリコン６４が、ｎｐｎトランジスタ領域
ではベース電極であるｐ型多結晶シリコン層４５，ｐｎ
ｐトランジスタ領域ではエミッタ電極であるｐ型多結晶
シリコン層５０となる。なお、図３，図４の実施例のよ
うに、ｐｎｐトランジスタ領域にコレクタ電極であるｐ
型多結晶シリコン層４８を設ける場合には、この工程で
ｐ型多結晶シリコン層４８も同時に形成しておく。
【００３３】次にフォトレジストパターン６６を除去し
た後、全面に絶縁膜を堆積する。そして、異方性エッチ
ングを施すことにより、図１３に示すように、ｎｐｎト
ランジスタ領域ではｐ型多結晶シリコン層４５と絶縁膜
６５の側部、ｐｎｐトランジスタ領域ではｐ型多結晶シ
リコン層５０と絶縁膜６５の側部に、絶縁膜のサイドウ
ォール６７を形成する。ｎｐｎトランジスタ領域におい
ては、絶縁膜６５とサイドウォール６７により図２，図
４の絶縁膜４７が形成され、ｐｎｐトランジスタ領域に
おいては絶縁膜６５とサイドウォール６７により図２，
図４の絶縁膜５１が形成される。
た後、全面に絶縁膜を堆積する。そして、異方性エッチ
ングを施すことにより、図１３に示すように、ｎｐｎト
ランジスタ領域ではｐ型多結晶シリコン層４５と絶縁膜
６５の側部、ｐｎｐトランジスタ領域ではｐ型多結晶シ
リコン層５０と絶縁膜６５の側部に、絶縁膜のサイドウ
ォール６７を形成する。ｎｐｎトランジスタ領域におい
ては、絶縁膜６５とサイドウォール６７により図２，図
４の絶縁膜４７が形成され、ｐｎｐトランジスタ領域に
おいては絶縁膜６５とサイドウォール６７により図２，
図４の絶縁膜５１が形成される。
【００３４】次に、図１４に示すように、全面に第２層
目多結晶シリコン６８を堆積する。そして、ヒ素（Ａｓ
+ ）等のｎ型不純物を第２層目多結晶シリコン６８全面
に導入することにより、第２層目多結晶シリコン６８を
ｎ型化しておく。
目多結晶シリコン６８を堆積する。そして、ヒ素（Ａｓ
+ ）等のｎ型不純物を第２層目多結晶シリコン６８全面
に導入することにより、第２層目多結晶シリコン６８を
ｎ型化しておく。
【００３５】次に、図１５に示すように、第２層目多結
晶シリコン６８を選択エッチングにより選択的に除去し
て所定のパターンを残すことにより、ｎｐｎトランジス
タ領域においてはｐ型ベース拡散領域３７に接するｎ型
多結晶シリコン層４６，ｐｎｐトランジスタ領域におい
てはｎ型ベース拡散領域４２に接するｎ型多結晶シリコ
ン層４９を形成する。なお、図３，図４の実施例のよう
に、ｎｐｎトランジスタ領域にコレクタ電極であるｎ型
多結晶シリコン層４４を設ける場合には、この工程でｎ
型多結晶シリコン層４４も同時に形成しておく。ｎ型多
結晶シリコン層４６，４９はサイドウォール６７により
ｐ型多結晶シリコン層４５，５０から自己整合的に絶縁
分離されている。そして、熱処理を施すことにより、ｐ
型およびｎ型多結晶シリコン層４５，４６，４９，５０
からの不純物拡散によって、ｎｐｎトランジスタ領域に
おいてはｐ型ベース拡散領域３７内にｎ+ 型エミッタ拡
散領域３８およびｐ+ 型外部ベース拡散領域３７ａ、ま
たｐｎｐトランジスタ領域においてはｎ型ベース拡散領
域４２内にｐ+ 型エミッタ拡散領域４３およびｎ+型外
部ベース拡散領域４２ａをそれぞれ形成する。
晶シリコン６８を選択エッチングにより選択的に除去し
て所定のパターンを残すことにより、ｎｐｎトランジス
タ領域においてはｐ型ベース拡散領域３７に接するｎ型
多結晶シリコン層４６，ｐｎｐトランジスタ領域におい
てはｎ型ベース拡散領域４２に接するｎ型多結晶シリコ
ン層４９を形成する。なお、図３，図４の実施例のよう
に、ｎｐｎトランジスタ領域にコレクタ電極であるｎ型
多結晶シリコン層４４を設ける場合には、この工程でｎ
型多結晶シリコン層４４も同時に形成しておく。ｎ型多
結晶シリコン層４６，４９はサイドウォール６７により
ｐ型多結晶シリコン層４５，５０から自己整合的に絶縁
分離されている。そして、熱処理を施すことにより、ｐ
型およびｎ型多結晶シリコン層４５，４６，４９，５０
からの不純物拡散によって、ｎｐｎトランジスタ領域に
おいてはｐ型ベース拡散領域３７内にｎ+ 型エミッタ拡
散領域３８およびｐ+ 型外部ベース拡散領域３７ａ、ま
たｐｎｐトランジスタ領域においてはｎ型ベース拡散領
域４２内にｐ+ 型エミッタ拡散領域４３およびｎ+型外
部ベース拡散領域４２ａをそれぞれ形成する。
【００３６】そして最後に、図１６に示すように、全面
をパッシベーション膜５２で覆った後、このパッシベー
ション膜５２およびその下の絶縁膜６５にコンタクトホ
ールを開口し、メタライズ処理を施してベース，エミッ
タ金属配線５４，５５，５７，５８および図示しないが
コレクタ金属配線５３，５６を形成することにより、図
２あるいは図４の半導体装置が完成する。
をパッシベーション膜５２で覆った後、このパッシベー
ション膜５２およびその下の絶縁膜６５にコンタクトホ
ールを開口し、メタライズ処理を施してベース，エミッ
タ金属配線５４，５５，５７，５８および図示しないが
コレクタ金属配線５３，５６を形成することにより、図
２あるいは図４の半導体装置が完成する。
【００３７】この実施例によれば、第１層目多結晶シリ
コン６４を全面形成した後、ｐ型不純物の全面注入によ
り第１層目多結晶シリコン６４をｐ型化し、さらにこの
第１層目多結晶シリコン６４をパターニングすることに
よりｎｐｎトランジスタのベース電極であるｐ型多結晶
シリコン層４５とｐｎｐトランジスタのエミッタ電極で
あるｐ型多結晶シリコン層５０とを同時に形成してい
る。そして、これらｐ型多結晶シリコン層４５，５０を
絶縁膜４７（絶縁膜６５およびサイドウォール６７）で
覆い、続いて第２層目多結晶シリコン６８を全面形成し
た後、ｎ型不純物の全面注入により第２層目多結晶シリ
コン６８をｎ型化し、さらにこの第２層目多結晶シリコ
ン６８をパターニングすることにより、ｎｐｎトランジ
スタのエミッタ電極であるｎ型多結晶シリコン層４６と
ｐｎｐトランジスタのベース電極であるｎ型多結晶シリ
コン層４９とを同時に形成している。したがって、従来
のように、第１層目，第２層目多結晶シリコンにｐ型，
ｎ型不純物を所望領域に打ち分けるための選択不純物注
入およびそのためのマスク合せは不要となり、製造工程
が簡単になる。
コン６４を全面形成した後、ｐ型不純物の全面注入によ
り第１層目多結晶シリコン６４をｐ型化し、さらにこの
第１層目多結晶シリコン６４をパターニングすることに
よりｎｐｎトランジスタのベース電極であるｐ型多結晶
シリコン層４５とｐｎｐトランジスタのエミッタ電極で
あるｐ型多結晶シリコン層５０とを同時に形成してい
る。そして、これらｐ型多結晶シリコン層４５，５０を
絶縁膜４７（絶縁膜６５およびサイドウォール６７）で
覆い、続いて第２層目多結晶シリコン６８を全面形成し
た後、ｎ型不純物の全面注入により第２層目多結晶シリ
コン６８をｎ型化し、さらにこの第２層目多結晶シリコ
ン６８をパターニングすることにより、ｎｐｎトランジ
スタのエミッタ電極であるｎ型多結晶シリコン層４６と
ｐｎｐトランジスタのベース電極であるｎ型多結晶シリ
コン層４９とを同時に形成している。したがって、従来
のように、第１層目，第２層目多結晶シリコンにｐ型，
ｎ型不純物を所望領域に打ち分けるための選択不純物注
入およびそのためのマスク合せは不要となり、製造工程
が簡単になる。
【００３８】なお、第１層目，第２層目多結晶シリコン
６４，６８として、最初から不純物がドープされたｐ型
多結晶シリコン，ｎ型多結晶シリコンをそれぞれ堆積さ
せれば、その後のｐ型，ｎ型不純物注入工程は不要とな
る。
６４，６８として、最初から不純物がドープされたｐ型
多結晶シリコン，ｎ型多結晶シリコンをそれぞれ堆積さ
せれば、その後のｐ型，ｎ型不純物注入工程は不要とな
る。
【００３９】図１７はこの発明による半導体装置のさら
に他の実施例の平面パターンを示す平面図、図１８は図
１７のＣ−Ｃ線に沿った断面構造を示す断面図である。
この実施例では、電極を低抵抗化するとともに微細化す
る目的で、多結晶シリコン層４４，４５，４６，４８，
４９，５０上にＭｏＳｉ2 ，ＴｉＳｉ2 ，ＷＳｉ2 等の
金属シリサイド層７１，７２，７３，７４，７５，７６
をそれぞれ形成し、各電極を不純物ドープ多結晶シリコ
ンと金属シリサイドの２層構造としている。金属シリサ
イド層７１〜７６の厚みは例えば0.05〜 0.2μｍ程度で
あってもよい。また、電極の低抵抗化に伴い、ｐｎｐト
ランジスタのエミッタ電極（ｐ型多結晶シリコン層５０
および金属シリサイド層７６）に対するエミッタ金属配
線５８のコンタクトをｐ+ 型エミッタ拡散領域４３から
離れた所でとっている。これによりｐ+ 型エミッタ拡散
領域４３を小さく形成することが可能になり、高速動作
が可能となって周波数特性が良くなる。その他の構成は
図３，図４の半導体装置と同じである。
に他の実施例の平面パターンを示す平面図、図１８は図
１７のＣ−Ｃ線に沿った断面構造を示す断面図である。
この実施例では、電極を低抵抗化するとともに微細化す
る目的で、多結晶シリコン層４４，４５，４６，４８，
４９，５０上にＭｏＳｉ2 ，ＴｉＳｉ2 ，ＷＳｉ2 等の
金属シリサイド層７１，７２，７３，７４，７５，７６
をそれぞれ形成し、各電極を不純物ドープ多結晶シリコ
ンと金属シリサイドの２層構造としている。金属シリサ
イド層７１〜７６の厚みは例えば0.05〜 0.2μｍ程度で
あってもよい。また、電極の低抵抗化に伴い、ｐｎｐト
ランジスタのエミッタ電極（ｐ型多結晶シリコン層５０
および金属シリサイド層７６）に対するエミッタ金属配
線５８のコンタクトをｐ+ 型エミッタ拡散領域４３から
離れた所でとっている。これによりｐ+ 型エミッタ拡散
領域４３を小さく形成することが可能になり、高速動作
が可能となって周波数特性が良くなる。その他の構成は
図３，図４の半導体装置と同じである。
【００４０】次に、図１９〜図２４を参照しつつ、図１
７，図１８の半導体装置の製造方法について説明する。
７，図１８の半導体装置の製造方法について説明する。
【００４１】図１０の工程までは、前述した製造方法と
同じである。図１０の工程の後、図１９に示すように、
第１層目ｐ型多結晶シリコン６４上全面に高融点金属シ
リサイド８１および絶縁膜６５を順に堆積する。
同じである。図１０の工程の後、図１９に示すように、
第１層目ｐ型多結晶シリコン６４上全面に高融点金属シ
リサイド８１および絶縁膜６５を順に堆積する。
【００４２】次に、図２０に示すように、絶縁膜６５上
にフォトレジストパターン６６を形成し、このフォトレ
ジストパターン６６をマスクとして絶縁膜６５，金属シ
リサイド８１および多結晶シリコン６４をエッチングす
る。残った金属シリサイド８１が、ｎｐｎトランジスタ
領域では金属シリサイド層７２、ｐｎｐトランジスタ領
域では金属シリサイド層７４（図示せず）および金属シ
リサイド層７６となり、また残った第１層目多結晶シリ
コン６４が、ｎｐｎトランジスタ領域ではベース電極で
あるｐ型多結晶シリコン層４５，ｐｎｐトランジスタ領
域ではコレクタ電極であるｐ型多結晶シリコン層４８
（図示せず）およびエミッタ電極であるｐ型多結晶シリ
コン層５０となる。
にフォトレジストパターン６６を形成し、このフォトレ
ジストパターン６６をマスクとして絶縁膜６５，金属シ
リサイド８１および多結晶シリコン６４をエッチングす
る。残った金属シリサイド８１が、ｎｐｎトランジスタ
領域では金属シリサイド層７２、ｐｎｐトランジスタ領
域では金属シリサイド層７４（図示せず）および金属シ
リサイド層７６となり、また残った第１層目多結晶シリ
コン６４が、ｎｐｎトランジスタ領域ではベース電極で
あるｐ型多結晶シリコン層４５，ｐｎｐトランジスタ領
域ではコレクタ電極であるｐ型多結晶シリコン層４８
（図示せず）およびエミッタ電極であるｐ型多結晶シリ
コン層５０となる。
【００４３】次にフォトレジストパターン６６を除去し
た後、全面に絶縁膜を堆積する。そして、異方性エッチ
ングを施すことにより、図２１に示すように、ｎｐｎト
ランジスタ領域ではｐ型多結晶シリコン層４５，金属シ
リサイド層７２および絶縁膜６５の側部、ｐｎｐトラン
ジスタ領域ではｐ型多結晶シリコン層５０，金属シリサ
イド層７６および絶縁膜６５の側部に、絶縁膜のサイド
ウォール６７を形成する。ｎｐｎトランジスタ領域にお
いては、絶縁膜６５とサイドウォール６７により図１８
の絶縁膜４７が形成され、ｐｎｐトランジスタ領域にお
いては絶縁膜６５とサイドウォール６７により図１８の
絶縁膜５１が形成される。
た後、全面に絶縁膜を堆積する。そして、異方性エッチ
ングを施すことにより、図２１に示すように、ｎｐｎト
ランジスタ領域ではｐ型多結晶シリコン層４５，金属シ
リサイド層７２および絶縁膜６５の側部、ｐｎｐトラン
ジスタ領域ではｐ型多結晶シリコン層５０，金属シリサ
イド層７６および絶縁膜６５の側部に、絶縁膜のサイド
ウォール６７を形成する。ｎｐｎトランジスタ領域にお
いては、絶縁膜６５とサイドウォール６７により図１８
の絶縁膜４７が形成され、ｐｎｐトランジスタ領域にお
いては絶縁膜６５とサイドウォール６７により図１８の
絶縁膜５１が形成される。
【００４４】次に、図１４に示す工程と同様にして、全
面に第２層目多結晶シリコン６８を堆積する。そして、
ヒ素（Ａｓ+ ）等のｎ型不純物を第２層目多結晶シリコ
ン６８全面に導入することにより、第２層目多結晶シリ
コン６８をｎ型化しておく。しかる後、図２２に示すよ
うに、第２層目多結晶シリコン６８を選択エッチングに
より選択的に除去して所定のパターンを残すことによ
り、ｎｐｎトランジスタ領域においてはｎ+ 型コレクタ
引出し層３６に接するｎ型多結晶シリコン層４４（図示
せず）およびｐ型ベース拡散領域３７に接するｎ型多結
晶シリコン層４６、ｐｎｐトランジスタ領域においては
ｎ型ベース拡散領域４２に接するｎ型多結晶シリコン層
４９を形成する。ｎ型多結晶シリコン層４６，４９はサ
イドウォール６７，絶縁膜６５によりｐ型多結晶シリコ
ン層４５，５０から自己整合的に絶縁分離されている。
そして、熱処理を施すことにより、ｐ型およびｎ型多結
晶シリコン層４５，４６，４９，５０からの不純物拡散
によって、ｎｐｎトランジスタ領域においてはｐ型ベー
ス拡散領域３７内にｎ+ 型エミッタ拡散領域３８および
ｐ+ 型外部ベース拡散領域３７ａ、またｐｎｐトランジ
スタ領域においてはｎ型ベース拡散領域４２内にｐ+ 型
エミッタ拡散領域４３およびｎ+ 型外部ベース拡散領域
４２ａをそれぞれ形成する。
面に第２層目多結晶シリコン６８を堆積する。そして、
ヒ素（Ａｓ+ ）等のｎ型不純物を第２層目多結晶シリコ
ン６８全面に導入することにより、第２層目多結晶シリ
コン６８をｎ型化しておく。しかる後、図２２に示すよ
うに、第２層目多結晶シリコン６８を選択エッチングに
より選択的に除去して所定のパターンを残すことによ
り、ｎｐｎトランジスタ領域においてはｎ+ 型コレクタ
引出し層３６に接するｎ型多結晶シリコン層４４（図示
せず）およびｐ型ベース拡散領域３７に接するｎ型多結
晶シリコン層４６、ｐｎｐトランジスタ領域においては
ｎ型ベース拡散領域４２に接するｎ型多結晶シリコン層
４９を形成する。ｎ型多結晶シリコン層４６，４９はサ
イドウォール６７，絶縁膜６５によりｐ型多結晶シリコ
ン層４５，５０から自己整合的に絶縁分離されている。
そして、熱処理を施すことにより、ｐ型およびｎ型多結
晶シリコン層４５，４６，４９，５０からの不純物拡散
によって、ｎｐｎトランジスタ領域においてはｐ型ベー
ス拡散領域３７内にｎ+ 型エミッタ拡散領域３８および
ｐ+ 型外部ベース拡散領域３７ａ、またｐｎｐトランジ
スタ領域においてはｎ型ベース拡散領域４２内にｐ+ 型
エミッタ拡散領域４３およびｎ+ 型外部ベース拡散領域
４２ａをそれぞれ形成する。
【００４５】次に、シリコンと反応性の高い金属を全面
に堆積し、熱処理を施すことにより、図２３に示すよう
に、ｎ型多結晶シリコン層４６，４９およびｎ型多結晶
シリコン層４４（図示せず）上にのみ金属シリサイドを
自己整合的に生成させ、金属シリサイド層７３，７５お
よび金属シリサイド層７１（図示せず）を形成する。な
お、図２２と図２３の工程では、ｎ型多結晶シリコンと
金属シリサイドの２層構造を全面に堆積した後、これを
パターニングすることにより、ｎ型多結晶シリコン層
（４４），４６，４９およびその上の金属シリサイド層
（７１），７３，７５を形成してもよい。
に堆積し、熱処理を施すことにより、図２３に示すよう
に、ｎ型多結晶シリコン層４６，４９およびｎ型多結晶
シリコン層４４（図示せず）上にのみ金属シリサイドを
自己整合的に生成させ、金属シリサイド層７３，７５お
よび金属シリサイド層７１（図示せず）を形成する。な
お、図２２と図２３の工程では、ｎ型多結晶シリコンと
金属シリサイドの２層構造を全面に堆積した後、これを
パターニングすることにより、ｎ型多結晶シリコン層
（４４），４６，４９およびその上の金属シリサイド層
（７１），７３，７５を形成してもよい。
【００４６】そして最後に、図２４に示すように、全面
をパッシベーション膜５２で覆った後、このパッシベー
ション膜５２およびその下の絶縁膜６５にコンタクトホ
ールを開口し、メタライズ処理を施してベース，エミッ
タ金属配線５４，５５，５７，５８および図示しないが
コレクタ金属配線５３，５６を形成することにより、図
１８の半導体装置が完成する。
をパッシベーション膜５２で覆った後、このパッシベー
ション膜５２およびその下の絶縁膜６５にコンタクトホ
ールを開口し、メタライズ処理を施してベース，エミッ
タ金属配線５４，５５，５７，５８および図示しないが
コレクタ金属配線５３，５６を形成することにより、図
１８の半導体装置が完成する。
【００４７】図２６はこの発明による半導体装置のさら
に他の実施例の平面パターンを示す平面図、図２７は図
２６のＤ−Ｄ線に沿った断面構造を示す断面図である。
この実施例では、先の図１，図２の実施例と比較して、
電極部の構造をｎｐｎトランジスタとｐｎｐトランジス
タとで逆にしている。すなわち、この実施例におけるｎ
ｐｎトランジスタのｐ型多結晶シリコン層４５，ｎ型多
結晶シリコン層４６，絶縁膜４７は、先の実施例におけ
るｐｎｐトランジスタのｎ型多結晶シリコン層４９，ｐ
型多結晶シリコン層５０，絶縁膜５１とそれぞれ同様の
構造を有している。また、この実施例におけるｐｎｐト
ランジスタのｎ型多結晶シリコン層４９，ｐ型多結晶シ
リコン層５０，絶縁膜５１は、先の実施例におけるｎｐ
ｎトランジスタのｐ型多結晶シリコン層４５，ｎ型多結
晶シリコン層４６，絶縁膜４７とそれぞれ同様の構造を
有している。その他の構造は、ｎｐｎトランジスタとｐ
ｎｐトランジスタの位置が左右逆転していることを除い
て、先の図１，図２の実施例と同じである。また効果に
おいても同じである。
に他の実施例の平面パターンを示す平面図、図２７は図
２６のＤ−Ｄ線に沿った断面構造を示す断面図である。
この実施例では、先の図１，図２の実施例と比較して、
電極部の構造をｎｐｎトランジスタとｐｎｐトランジス
タとで逆にしている。すなわち、この実施例におけるｎ
ｐｎトランジスタのｐ型多結晶シリコン層４５，ｎ型多
結晶シリコン層４６，絶縁膜４７は、先の実施例におけ
るｐｎｐトランジスタのｎ型多結晶シリコン層４９，ｐ
型多結晶シリコン層５０，絶縁膜５１とそれぞれ同様の
構造を有している。また、この実施例におけるｐｎｐト
ランジスタのｎ型多結晶シリコン層４９，ｐ型多結晶シ
リコン層５０，絶縁膜５１は、先の実施例におけるｎｐ
ｎトランジスタのｐ型多結晶シリコン層４５，ｎ型多結
晶シリコン層４６，絶縁膜４７とそれぞれ同様の構造を
有している。その他の構造は、ｎｐｎトランジスタとｐ
ｎｐトランジスタの位置が左右逆転していることを除い
て、先の図１，図２の実施例と同じである。また効果に
おいても同じである。
【００４８】なお、上記と同様の考え方が、図３，図４
の実施例や図１７，図１８の実施例にもあてはまること
は言うまでもない。すなわち、図３，図４の実施例や図
１７，図１８の実施例において、電極部の構造をｎｐｎ
トランジスタとｐｎｐトランジスタとで逆にしてもよ
い。その場合にも上記実施例と同様の効果を奏する。
の実施例や図１７，図１８の実施例にもあてはまること
は言うまでもない。すなわち、図３，図４の実施例や図
１７，図１８の実施例において、電極部の構造をｎｐｎ
トランジスタとｐｎｐトランジスタとで逆にしてもよ
い。その場合にも上記実施例と同様の効果を奏する。
【００４９】製造方法は図５〜図１６あるいは図１９〜
図２４から容易に類推されよう。すなわち、これらの図
面に図示された製造工程において、ｎｐｎトランジスタ
の電極構造の製造工程をｐｎｐトランジスタに適用し、
ｐｎｐトランジスタの電極構造の製造工程をｎｐｎトラ
ンジスタに適用すればよいだけである。ただし、電極構
造が逆転することに伴い、第１層，第２層多結晶シリコ
ン６４，６８の導電型も逆にする必要がある。すなわ
ち、第１層多結晶シリコン６４はｐ型であったものをｎ
型を用い、第２層多結晶シリコン６８はｎ型であったも
のをｐ型を用いなければならない。この様な製造方法に
よって、上記実施例と同様の効果を奏する。
図２４から容易に類推されよう。すなわち、これらの図
面に図示された製造工程において、ｎｐｎトランジスタ
の電極構造の製造工程をｐｎｐトランジスタに適用し、
ｐｎｐトランジスタの電極構造の製造工程をｎｐｎトラ
ンジスタに適用すればよいだけである。ただし、電極構
造が逆転することに伴い、第１層，第２層多結晶シリコ
ン６４，６８の導電型も逆にする必要がある。すなわ
ち、第１層多結晶シリコン６４はｐ型であったものをｎ
型を用い、第２層多結晶シリコン６８はｎ型であったも
のをｐ型を用いなければならない。この様な製造方法に
よって、上記実施例と同様の効果を奏する。
【００５０】
【発明の効果】以上説明したように、請求項１（あるい
は請求項２）に係る半導体装置においては、ｐ（あるい
はｎ）型導電層より成る第１ベース，エミッタ電極を第
１，第２絶縁膜で覆う構造としているので、第１ベー
ス，エミッタ電極は例えばｐ（あるいはｎ）型導電層の
全面形成，パターニングという工程により形成すること
ができ、選択不純物注入およびそのためのマスク合せは
不要となる。また第１，第２絶縁膜によりｎ（あるいは
ｐ）型導電層より成る第２ベース，エミッタ電極を第１
ベース，エミッタ電極から絶縁する構造としているの
で、第２ベース，エミッタ電極も例えばｎ（あるいは
ｐ）型導電層の全面形成，パターニングという工程によ
り形成することができ、選択不純物注入およびそのため
のマスク合せはやはり不要となる。
は請求項２）に係る半導体装置においては、ｐ（あるい
はｎ）型導電層より成る第１ベース，エミッタ電極を第
１，第２絶縁膜で覆う構造としているので、第１ベー
ス，エミッタ電極は例えばｐ（あるいはｎ）型導電層の
全面形成，パターニングという工程により形成すること
ができ、選択不純物注入およびそのためのマスク合せは
不要となる。また第１，第２絶縁膜によりｎ（あるいは
ｐ）型導電層より成る第２ベース，エミッタ電極を第１
ベース，エミッタ電極から絶縁する構造としているの
で、第２ベース，エミッタ電極も例えばｎ（あるいは
ｐ）型導電層の全面形成，パターニングという工程によ
り形成することができ、選択不純物注入およびそのため
のマスク合せはやはり不要となる。
【００５１】一方、請求項３（あるいは請求項４）に係
る半導体装置の製造方法においては、第１，第２導電層
は全面にｐ（あるいはｎ）型導電層を形成しこれをパタ
ーニングすることにより形成しているので、選択不純物
注入およびそのためのマスク合せは不要であり、また第
３，第４導電層も全面にｎ（あるいはｐ）型導電層を形
成しこれをパターニングすることにより形成しているの
で、選択不純物注入およびそのためのマスク合せはやは
り不要である。
る半導体装置の製造方法においては、第１，第２導電層
は全面にｐ（あるいはｎ）型導電層を形成しこれをパタ
ーニングすることにより形成しているので、選択不純物
注入およびそのためのマスク合せは不要であり、また第
３，第４導電層も全面にｎ（あるいはｐ）型導電層を形
成しこれをパターニングすることにより形成しているの
で、選択不純物注入およびそのためのマスク合せはやは
り不要である。
【００５２】その結果、この発明によれば、少ない工程
数で、自己整合を用いた高性能なｎｐｎ，ｐｎｐトラン
ジスタのベース，エミッタ電極を形成することのできる
半導体装置およびその製造方法が得られるという効果が
ある。
数で、自己整合を用いた高性能なｎｐｎ，ｐｎｐトラン
ジスタのベース，エミッタ電極を形成することのできる
半導体装置およびその製造方法が得られるという効果が
ある。
【図１】この発明による半導体装置の一実施例の平面パ
ターンを示す平面図である。
ターンを示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面構造を示す断面図
である。
である。
【図３】この発明による半導体装置の他の実施例の平面
パターンを示す平面図である。
パターンを示す平面図である。
【図４】図３のＢ−Ｂ線に沿った断面構造を示す断面図
である。
である。
【図５】図２あるいは図４の構造の製造工程の一例を示
す断面図である。
す断面図である。
【図６】図２あるいは図４の構造の製造工程の一例を示
す断面図である。
す断面図である。
【図７】図２あるいは図４の構造の製造工程の一例を示
す断面図である。
す断面図である。
【図８】図２あるいは図４の構造の製造工程の一例を示
す断面図である。
す断面図である。
【図９】図２あるいは図４の構造の製造工程の一例を示
す断面図である。
す断面図である。
【図１０】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１１】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１２】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１３】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１４】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１５】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１６】図２あるいは図４の構造の製造工程の一例を
示す断面図である。
示す断面図である。
【図１７】この発明による半導体装置のさらに他の実施
例の平面パターンを示す平面図である。
例の平面パターンを示す平面図である。
【図１８】図１７のＣ−Ｃ線に沿った断面構造を示す断
面図である。
面図である。
【図１９】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２０】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２１】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２２】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２３】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２４】図１８の構造の製造工程の一例を示す断面図
である。
である。
【図２５】従来の半導体装置を示す断面構造図である。
【図２６】この発明による半導体装置のさらに他の実施
例の平面パタ−ンを示す平面図である。
例の平面パタ−ンを示す平面図である。
【図２７】図２６のＤ−Ｄ線に沿った断面構造を示す断
面図である。
面図である。
３３ ｎ- 型エピタキシャル層 ３４ 素子分離絶縁膜 ３７ ｐ型ベース拡散領域 ３８ ｎ+ 型エミッタ拡散領域 ４０ ｐ- 型コレクタ拡散層 ４２ ｎ型ベース拡散領域 ４３ ｐ+ 型エミッタ拡散領域 ４５ ｐ型多結晶シリコン層 ４６ ｎ型多結晶シリコン層 ４７ 絶縁膜 ４９ ｎ型多結晶シリコン層 ５０ ｐ型多結晶シリコン層 ５１ 絶縁膜
Claims (4)
- 【請求項１】 同一の半導体基板上にベース，エミッタ
およびコレクタ領域が各々形成された縦型のｎｐｎおよ
びｐｎｐバイポーラトランジスタを有する半導体装置で
あって、 前記ｎｐｎバイポーラトランジスタの前記ベース領域上
に形成されたｐ型導電層より成る第１ベース電極と、 前記ｐｎｐバイポーラトランジスタの前記エミッタ領域
上に形成されたｐ型導電層より成る第１エミッタ電極
と、 前記第１ベース電極を覆う単層の第１絶縁膜と、 前記第１エミッタ電極を覆う単層の第２絶縁膜と、 前記第１絶縁膜により前記第１ベース電極から絶縁さ
れ、かつ前記第１ベース電極によってとり囲まれるよう
に、前記ｎｐｎバイポーラトランジスタの前記エミッタ
領域上に形成されたｎ型導電層より成る第２エミッタ電
極と、 前記第２絶縁膜により前記第１エミッタ電極から絶縁さ
れ、かつ前記第１エミッタ電極をとり囲むように、前記
ｐｎｐバイポーラトランジスタの前記ベース領域上に形
成されたｎ型導電層より成る第２ベース電極とを備える
半導体装置。 - 【請求項２】 同一の半導体基板上にベース，エミッタ
およびコレクタ領域が各々形成された縦型のｎｐｎおよ
びｐｎｐバイポーラトランジスタを有する半導体装置で
あって、 前記ｐｎｐバイポーラトランジスタの前記ベース領域上
に形成されたｎ型導電層より成る第１ベース電極と、 前記ｎｐｎバイポーラトランジスタの前記エミッタ領域
上に形成されたｎ型電層より成る第１エミッタ電極と、 前記第１ベース電極を覆う単層の第１絶縁膜と、 前記第１エミッタ電極を覆う単層の第２絶縁膜と、 前記第１絶縁膜により前記第１ベース電極から絶縁さ
れ、かつ前記第１ベース電極によってとり囲まれるよう
に、前記ｐｎｐバイポーラトランジスタの前記エミッタ
領域上に形成されたｐ型導電層より成る第２エミッタ電
極と、 前記第２絶縁膜により前記第１エミッタ電極から絶縁さ
れ、かつ前記第１エミ ッタ電極をとり囲むように、前記
ｎｐｎバイポーラトランジスタの前記ベース領域上に形
成されたｐ型導電層より成る第２ベース電極とを備える
半導体装置。 - 【請求項３】同一の半導体基板上にベース，エミッタお
よびコレクタ領域が各々形成された縦型のｎｐｎおよび
ｐｎｐバイポーラトランジスタを有する半導体装置の製
造方法であって、 半導体基板を準備する工程と、 前記半導体基板上に、前記ｎｐｎバイポーラトランジス
タの前記コレクタ領域となるｎ型の第１の島と、前記ｐ
ｎｐバイポーラトランジスタの前記コレクタ領域となる
ｐ型の第２の島とを設ける工程と、 前記第１の島の表面に、前記ｎｐｎバイポーラトランジ
スタの前記ベース領域となるｐ型の第１半導体領域を選
択的に形成する工程と、 前記第２の島の表面に、前記ｐｎｐバイポーラトランジ
スタの前記ベース領域となるｎ型の第２半導体領域を選
択的に形成する工程と、 全面にｐ型導電層を形成しこれを一度にパターニングす
ることにより、前記第１半導体領域上に、前記ｎｐｎバ
イポーラトランジスタのベース電極となるｐ型の第１導
電層を選択的に形成するとともに、同時に、前記第２半
導体領域上にも、前記ｐｎｐバイポーラトランジスタの
エミッタ電極となるｐ型の第２導電層を選択的に形成す
る工程と、 前記第１導電層を第１絶縁膜で覆うとともに、同時に、
前記第２導電層も第２絶縁膜で覆う工程と、 全面にｎ型導電層を形成しこれを一度にパターニングす
ることにより、前記第１絶縁膜により前記第１導電層か
ら絶縁しつつ、前記第１半導体領域上に、前記ｎｐｎバ
イポーラトランジスタのエミッタ領域となるｎ型の第３
導電層を選択的に形成するとともに、同時に、前記第２
絶縁膜により前記第２導電層から絶縁しつつ、前記第２
半導体領域上に、前記ｐｎｐバイポーラトランジスタの
ベース電極となるｎ型の第４導電層を選択的に形成する
工程と、 熱処理により、前記第３導電層から前記第１半導体領域
へｎ型不純物を拡散させ、前記第１半導体領域の表面
に、前記ｎｐｎバイポーラトランジスタの前記エミッタ
領域となるｎ型の第３半導体領域を選択的に形成すると
ともに、同時に、前記第２導電層から前記第２半導体領
域へｐ型不純物を拡散させ、前記第２半導体領域の表面
に、前記ｐｎｐバイポーラトランジスタの前記エミッタ
領域となるｐ型の第４半導体領域を選択的に形成する工
程とを備える半導体装置の製造方法。 - 【請求項４】同一の半導体基板上にベース，エミッタお
よびコレクタ領域が各々形成された縦型のｎｐｎおよび
ｐｎｐバイポーラトランジスタを有する半導体装置の製
造方法であって、 半導体基板を準備する工程と、 前記半導体基板上に、前記ｐｎｐバイポーラトランジス
タの前記コレクタ領域となるｐ型の第１の島と、前記ｎ
ｐｎバイポーラトランジスタの前記コレクタ領域となる
ｎ型の第２の島とを設ける工程と、 前記第１の島の表面に、前記ｐｎｐバイポーラトランジ
スタの前記ベース領域となるｎ型の第１半導体領域を選
択的に形成する工程と、 前記第２の島の表面に、前記ｎｐｎバイポーラトランジ
スタの前記ベース領域となるｐ型の第２半導体領域を選
択的に形成する工程と、 全面にｎ型導電層を形成しこれを一度にパターニングす
ることにより、前記第１半導体領域上に、前記ｐｎｐバ
イポーラトランジスタのベース電極となるｎ型の第１導
電層を選択的に形成するとともに、同時に、前記第２半
導体領域上にも、前記ｎｐｎバイポーラトランジスタの
エミッタ電極となるｎ型の第２導電層を選択的に形成す
る工程と、 前記第１導電層を第１絶縁膜で覆うとともに、同時に、
前記第２導電層も第２絶縁膜で覆う工程と、 全面にｐ型導電層を形成しこれを一度にパターニングす
ることにより、前記第１絶縁膜により前記第１導電層か
ら絶縁しつつ、前記第１半導体領域上に、前記ｐｎｐバ
イポーラトランジスタのエミッタ領域となるｐ型の第３
導電層を選択的に形成するとともに、同時に、前記第２
絶縁膜により前記第２導電層から絶縁しつつ、前記第２
半導体領域上に、前記ｎｐｎバイポーラトランジスタの
ベース電極となるｐ型の第４導電層を選択的に形成する
工程と、 熱処理により、前記第３導電層から前記第１半導体領域
へｐ型不純物を拡散させ、前記第１半導体領域の表面
に、前記ｐｎｐバイポーラトランジスタの前記エミッタ
領域となるｐ型の第３半導体領域を選択的に形成すると
ともに、同時に、前記第２導電層から前記第２半導体領
域へｎ型不純物を拡散させ、前記第２半導体領域の表面
に、前記ｎｐｎバイポーラトランジスタの前記エミッタ
領域となるｎ型の第４半導体領域を選択的に形成する工
程とを備える半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110290 | 1990-04-26 | ||
| JP2-111102 | 1990-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355958A JPH04355958A (ja) | 1992-12-09 |
| JP2660360B2 true JP2660360B2 (ja) | 1997-10-08 |
Family
ID=14552448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091893A Expired - Lifetime JP2660360B2 (ja) | 1990-04-26 | 1991-04-23 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2660360B2 (ja) |
| GB (1) | GB2243486B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670394A (en) * | 1994-10-03 | 1997-09-23 | United Technologies Corporation | Method of making bipolar transistor having amorphous silicon contact as emitter diffusion source |
| US5641691A (en) * | 1995-04-03 | 1997-06-24 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating complementary vertical bipolar junction transistors in silicon-on-sapphire |
| FR2807567A1 (fr) * | 2000-04-10 | 2001-10-12 | St Microelectronics Sa | Procede de realisation d'un transistor bipolaire |
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
| JP3976601B2 (ja) * | 2002-03-28 | 2007-09-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| GB0811391D0 (en) | 2008-06-23 | 2008-07-30 | Rolls Royce Plc | A rotor blade |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3883459T2 (de) * | 1987-07-29 | 1994-03-17 | Fairchild Semiconductor | Verfahren zum Herstellen komplementärer kontaktloser vertikaler Bipolartransistoren. |
-
1991
- 1991-04-19 GB GB9108434A patent/GB2243486B/en not_active Expired - Fee Related
- 1991-04-23 JP JP3091893A patent/JP2660360B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04355958A (ja) | 1992-12-09 |
| GB2243486B (en) | 1994-08-03 |
| GB9108434D0 (en) | 1991-06-05 |
| GB2243486A (en) | 1991-10-30 |
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