DE3883459T2 - Verfahren zum Herstellen komplementärer kontaktloser vertikaler Bipolartransistoren. - Google Patents

Verfahren zum Herstellen komplementärer kontaktloser vertikaler Bipolartransistoren.

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Description

  • Diese Erfindung bezieht sich auf Fabrikationsverfahren integrierter Schaltkreise, das heißt insbesondere auf eine Methode, die komplementäre kontaktfreie Vertikal/Bipolar-Transistoren bereitstellt. Neuere Entwicklungen in der kontaktfreien Bipolar-Transistortechnologie haben kleinere bipolare Bauelemente mit einfacheren Verdrahtungsstrukturen ermöglicht, was einen geringeren Leistungsverbrauch und erhöhte Ausbeute zur Folge hat. Diese Entwicklungen schließen die Verwendung von Polysilicium für die Emitterstruktur ein, welches die Fabrikation extrem flacher Emitter erlaubt; die Verwendung zusammengesetzter Markierungen, bei der die kritischen Abstände zwischen der Basis und dem Emitter im Polysilicium beim selben Maskenniveau definiert werden; die Verwendung von Polysilicium anstatt konventionellem kupferdotiertem Aluminium für die Emitterverdrahtung, welche dünne, zuverlässige Stromführungen ergibt; und die Verwendung hochgradiger Selbstausfluchtung, wodurch zum Beispiel das Polysilicid, welches die Basis-, Emitter- und Kollektorgebiete bedeckt, zu den Polysiliciummerkmalen ausgefluchtet wird und das n+ Polysilicium auf dem Emitter ausgefluchtet wird.
  • Die oben genannten Entwicklungen werden in US-A-4,609,568 vom 2. September 1986 (Koh et al) beschrieben und lehren ein Verfahren zur Herstellung selbstausgefluchteter Gebiete aus Metallsilicid auf bipolaren integrierten Schaltkreisen mit selbstausgefluchtetem Polysilicium- Emitter und Basiskontakten. Polysilicium wird auf das Siliciumsubstrat aufgebracht, dann passend dotiert und mit einer schützenden Schicht aus Nitrid bedeckt. Nach einer Verfahrensabfolge, die eine Oxidationsmaskierung benützt (im Fachjargon bekannt als Silicium-Ausschlußmaske) und einer Polybegrenzung werden Basis-, Emitter- und Kollektorkontakte im Polysilicium gebildet, und es werden Gebiete von Polysilicium, aus dem Silicid ausgeschlossen werden muß, festgelegt. Anschließend (a) bildet ein Thermoeintreibschritt die Basis und den Emitter, selbstausgefluchtet zu ihren jeweiligen Polysiliciumkontakten; und (b) passiviert ein thermischer Oxidationsschritt die aktiven Gebiete und bildet Oxid über den Regionen, von denen Silicid ausgeschlossen werden soll, wodurch sich ein selbstausgefluchtetes Silicid über dem gesamten freigelegten Polysilicium ausbilden kann.
  • Leider bleibt die Notwendigkeit für ein bipolares Verfahren, das sowohl vertikale NPN-Transistoren, vertikale PNP-Transistoren oder beide bereitstellt, gleichzeitig aber die Vorteile eines Polyemitters, zusammengesetzter Polydefinitionsmasken, Siliciddrahtungssysteme und selbstausgefluchteter Merkmale beibehält, all das, ohne eine exzessive Zahl von Maskierungsschritten zu erfordern.
  • US-A-3,909,318 offenbart ebenfalls eine Inseltechnik, um komplementäre Transistoren zu erhalten. Dort sind jedoch keine vertikalen Strukturen beschrieben.
  • Ein Ziel der vorliegenden Erfindung ist es, ein einziges Verfahren zu schaffen, das geeignet ist, kontaktlose vertikale NPN- Transistoren, kontaktlose vertikale PNP-Transistoren oder beide zu realisieren.
  • Dieses und andere Ziele werden mittels der Abfolge von Verfahrensschritten nach Anspruch 1 bzw. der Struktur nach Anspruch 9 erreicht. Ein Ausführungsbeispiel der Erfindung ist in Tabelle 1 zusammengefaßt. Die Spalten, die mit "NPN-Bauelementen" und "PNP-Bauelementen" gekennzeichnet sind, beschreiben den Zweck des Maskierungsschritts während der Herstellung des jeweiligen Bauelements. TABELLE 1 Maske NPN-Bauelement PNP-Bauelement vergrabene Schicht & P-Wanne Kanalbegrenzer Oxidisolierung Senke Basis (nur NPN) Senke N+ Poly-Implantat (NPN-Emitter) P+ Poly-Implantat (NPN extrinsische Basis) Poly-Begrenzung Silicid-Ausschluß vergrabene Schicht Erdung (für Widerstand & Diode) Kontakt erstes Metall Durchkontaktierung zweites Metall Kratzschutz
  • NPN-Transistoren hervorragender Qualität können ohne Maskenschritt 6 hergestellt werden; folglich erfordert das Verfahren zur Herstellung sowohl des NPN- als auch des PNP-Transistors nur einen zusätzlichen Maskierungsschritt. Zusätzlich zum Maskierungsschritt Nummer 6 schließt das komplementäre bipolare Verfahren der vorliegenden Erfindung zwei weitere lmplantate ein, die über das hinausgehen, was für ein NPN- Verfahren allein erforderlich ist: eine Aluminium-lmplantation für den p-Trog und ein n-Typ-lmplantat zum Bilden der Basis des PNP-Transistors.
  • Darüber hinaus erfordert die ausschließliche Fabrikation von PNP-Transistoren Maskierungsschritt Nummer 5 nicht.
  • Die vorliegende Erfindung liefert zusätzlich zu vertikalen NPN-Transistoren vertikale anstatt laterale PNP-Transistoren. Generell ist neben anderen Gründen ein vertikaler Transistor einem lateralen wegen der effizienteren Sammlung der Ladungsträger überlegen. Folglich ist ein Verfahren, das komplementäre laterale PNP-Transistoren und vertikale NPN-Transistoren liefert, möglicherweise nur für Anwendungen geeignet, die eine Leistungsverschlechterung, die durch den lateralen Transistor bedingt ist, tolerieren.
  • In den Zeichnungen benennen gleiche Bezeichnungen gleiche Teile.
  • FIGUR 1 ist der Querschnitt durch einen integrierten Schaltkreis und zeigt ein Substrat, auf das eine dotierte Epitaxieschicht und eine Oxidschicht aufgebracht sind; die Oxidschicht definiert die vergrabene Schicht und die P-Wanne des NPN-Transistors;
  • FIGUR 2 ist eine nachfolgende Ansicht des Querschnitts nach weiterer Definition der Oxidschicht für einen Kanalbegrenzer des NPN- Transistors und eine vergrabene Schicht für den PNP-Transistor;
  • FIGUR 3 zeigt einen nachfolgenden Querschnitt nach Festlegung der Isolationsinseln;
  • FIGUR 4 zeigt einen nachfolgenden Querschnitt nach Bildung von Feldoxid;
  • FIGUR 5 zeigt einen nachfolgenden Querschnitt nach Bildung einer Senke für den NPN-Transistor und einer Erdung für den PNP- Transistor;
  • FIGUR 6 zeigt einen nachfolgenden Querschnitt nach Bildung einer Basis für den NPN-Transistor sowie eine Senke und Basis für den PNP-Transistor;
  • FIGUR 7 zeigt einen nachfolgenden Querschnitt nach mehrfacher Festlegung und Silicidformation; und
  • FIGUR 8 zeigt einen Querschnitt nach einer alternativen Prozeßabfolge der Polybegrenzung und Silicidformation.
  • Bei der Herstellung der komplementären vertikalen Bipolar- Transistoren gemäß der vorliegenden Erfindung wählt man als Ausgangsmaterial vorzugsweise ein Siliciumsubstrat 10 mit hoher spezifischer Leitfähigkeit. Wie weiter unten klar wird, ist diese hohe spezifische Leitfähigkeit ein wünschenswertes Merkmal, da das Substrat den Erdungsabgriff des NPN-Transistors bildet. Ein geeignetes Ausgangsmaterial besteht aus einem < 100> orientierten p-Typ-Siliciumwafer mit einem spezifischen Widerstand von etwa 0,1 Ohm.m (0,001 Ohm-Zentimeter). Für die Zwecke der vorliegenden Erfindung wurde Siliciumsubstrat 10 gewählt, auf dem sich eine erste epitaktische n-Typ-Schicht 12 befindet; siehe Figur 1. Es eignet sich eine epitaktische Schicht 12 der Stärke 5 Mikrometer, welche mit einer Konzentration von 1.10²¹ Atome/m³ (1x10¹&sup5; Atome/cm³) Phosphor dotiert ist.
  • Ein p-Wanne sowie eine vergrabene Schicht werden im nächsten Verfahrensschritt für den NPN-Transistor gebildet. Die resultierende Struktur zeigt Figur 1. Eine thermische, etwa 5000 Ångström starke Siliciumschicht wird auf der Oberfläche der epitaktischen Schicht 12 gebildet. Ein Photoresist (nicht dargestellt) wird aufgebracht und in einem ersten Maskierungsschritt geeignet strukturiert, gefolgt von Plasmaätzung des Oxids über den Bereich 16 der epitaktischen Schicht 12. Der Photoresist wird entfernt um ungefähr 10 nm (100 Ängström) und dünnes thermisches Oxid wird über den epitaktischen Bereich 16 aufgewachsen gelassen. Durch das dünne überlagerte Oxid werden eine schnell diffundierende p-Typ-Dotierung wie Aluminium und eine langsamer diffundierende Dotierung wie Arsen in den epitaktischen Bereich 16 eingeführt, und zwar unter solchen Bedingungen betreffend Dosis, Energie und Ausheizdauer, daß ein geeignetes Dotierungsprofil entsteht. Zufriedenstellende Ausheizbedingungen für das Aluminium-Arsen-Implantat findet man bei 1100ºC für die Dauer einer Stunde. Das gewünschte Profil (vergleiche Figur 2) besteht aus einer p-Wanne 18, der eine im wesentlichen einheitliche Konzentration von 2.10²¹ Atome/m³ (2x10¹&sup5; Atome/cm³) aufweist, die durch das schnell diffundierende Aluminiumdotierungsmittel gebildet wurden. Das langsamere Arsendotierungsmittel diffundiert wesentlich weniger, wie der Bereich 19 zeigt. Das Arsen-Implantat wird zum Beispiel bei einer Dosis von 1.10¹&sup9; bis 1.10²&sup0; Ionen/m² (1x10¹&sup5; bis 1x10¹&sup6; Ionen/cm²) und einer Energie von 100 keV hergestellt.
  • Ein Kanalbegrenzer für den NPN-Transistor wie auch die vergrabene Schicht für den PNP-Transistor werden in der nächsten Verfahrensabfolge gebildet; die resultierende Struktur zeigt Figur 2. Eine Photoresistschicht 20 wird aufgebracht und in einem zweiten Maskierungsschritt geeignet strukturiert, gefolgt von Plasmaätzung des Oxids sowohl über den epitaktischen Bereich 22, um die Formation eines Kanalbegrenzers zu gewährleisten, als auch dem epitaktischen Bereich 24, um die Bildung der vergrabenen Schicht für den PNP-Transistor zu gewährleisten. Eine p-Typ-Dotierung wie Bor wird in die epitaktischen Bereiche 22 und 24 eingeführt. Als geeignete Implantationsdosis erweist sich 1.10¹&sup9; Ionen/m² (1x10¹&sup5; Ionen/cm²) bei 50 keV; geeignetes Ausheizen findet bei 1000 Grad C für dreißig Minuten statt.
  • Isolierungsinseln werden im folgenden Verfahrensschritt hergestellt; die resultierende Struktur zeigt Figur 3. Der Photoresist 20 und das Oxid 14 werden entfernt und man läßt eine undotierte epitaktische Schicht 30 bis zu einer Stärke von ein bis zwei Mikrometer über der n-Typ-epitaktischen Schicht aufwachsen. Die epitaktische Schicht 30 wird oxidiert, was zu einer Oxidschicht 32 von etwa 20 nm (200 Ångström) Stärke an der Oberfläche führt. Es werden etwa 150 nm (1500 Ångström) Nitrid aufgebracht (Schicht 34) und bei 1000 Grad C 45 Minuten lang oxidiert, um ein dünnes Oxid 36 auf der Oberfläche der Nitridschicht 34 aufwachsen zu lassen.
  • Eine Photoresistschicht (nicht dargestellt) wird aufgebracht und in einem dritten Maskierungsschritt (lsolierungsmaske) geeignet strukturiert, anschließend folgt das Ätzen der Oxid-Nitrid-Oxid-Schicht 32, 34 und 36. Die Oxidschichten 32 und 36 werden mittels einer BOE im Verhältnis 6:1 oder jedem geeigneten Plasmaätzverfahren geätzt. Unter Verwendung der Oxid-Nitrid-Oxid-32-34-36-Folge als Maske wird die epitaktische Schicht 30 mittels KOH 600 bis 700 nm (6000 bis 7000 Ångström) tief geätzt, um die Isolierungsinseln, die Senken für die PNP- und NPN- Transistoren als auch den Massekontakt (+5 Volt) für den PNP-Transistor zu bilden.
  • Man läßt Feldoxid 38 aufwachsen und der Wafer wird planarisiert; die resultierende Struktur zeigt Figur 4. Zum Beispiel läßt man das Oxid bei 1000 Grad C 20 Miunten lang bei etwa 25 Atmosphären aufwachsen, um ein Oxid geeigneter Stärke zu erhalten. Die verbleibenden Sektionen der Schichten 32, 34 und 36 werden geeignet abgetragen.
  • Die hier beschriebene lsolationstechnik ist im wesentlichen ähnlich der, welche in US-A-3,648,125 vom 7. März 1972 (Peltzer) gelehrt wird und allgemein als Isoplanartechnik bekannt ist. Jeglicher entstehender "Vogelkopf" wird entfernt und die Struktur mittels irgendeiner geeigneten Methode planarisiert. Ein Beispiel findet sich in US-A- 4,539,744 vom 10. September 1985 (Burton).
  • Die Senke des NPN-Transistors und die Erdung des PNP-Transistors werden im nächsten Verfahrensablauf gebildet; die resultierende Struktur zeigt Figur 5. Photoresist wird auf die Oberfläche der in Figur 4 gezeigten Struktur aufgebracht und in einem vierten Maskierungsschritt strukturiert, um die Senkenregion 40 und die PNP-Masseregion 42 freizulegen. Ein geeignetes n-Typ-Dotierungsmittel wie Phosphor wird bei einer Dosis von 1.10²&sup0; Ionen/m² (1x10¹&sup6; Ionen/cm²) mit 150 keV Energie implantiert und der Wafer bei zum Beispiel 1000 Grad C für 30 Minuten in N&sub2;-Atmosphäre ausgeheizt.
  • Die Basis des NPN-Transistors wird im nächsten Verfahrensschritt gebildet; die Senke für den PNP-Transistor wird dabei ebenfalls fertiggestellt. Eine Photoresistschicht (nicht dargestellt) wird aufgebracht und in einem fünften Maskierungsschritt geeignet strukturiert, um die Implantation eines geeigneten p-Typ-Dotierungsmittels wie zum Beispiel Bor in Region 44 (Figur 5) des NPN-Transistors zur Bildung der Basis und in die Senkenregion 46 (Figur 5) des PNP-Transistors zu ermöglichen. Bor wird bei einer Dosis von 5.10¹&sup6; bis 5.10¹&sup7; Ionen/m² (5x10¹² bis 5x10¹³ Ionen/cm²) mit bis zu 100 keV Energie implantiert und der Wafer bei zum Beispiel 1000 Grad C für 30 Minuten in N&sub2;-Atmosphäre ausgeheizt. Eine NPN-Basis mit einer Breite zwischen 100 und 400 nm (1000 und 4000 Ångström) ist zufriedenstellend.
  • Die Basis des PNP-Transistors wird im nächsten Verfahrensschritt gebildet. Eine Photoresistschicht (nicht dargestellt) wird aufgetragen und in einem sechsten Maskierungsschritt geeignet strukturiert, um die Implantation eines geeigneten n-Typ-Dotierungsmittels wie Arsen in die Region 48 (Figur 5) des PNP-Transistors zu ermöglichen, um eine Basis zu bilden. Arsen wird bei einer Dosis von 5.10¹&sup7; Ionen/m2 (5x10¹³ Ionen/cm²) mit 150 keV Energie implantiert und der Wafer wird bei zum Beispiel 950 Grad C für 10 bis 15 Minuten in N&sub2;-Atmosphäre ausgeheizt. Eine Breite der PNP-Basis zwischen 1000 und 2000 Ångström ist zufriedenstellend.
  • Die Struktur, welche sich aus Maskierungsschritt fünf und sechs ergibt, zeigt Figur 6.
  • Der siebte, achte, neunte und zehnte Maskierungsschritt zum Dotieren und Strukturieren der Polysiliciumschicht, um Verdrahtung und Emitter zu erhalten, ist im wesentlichen im Einklang mit US-A-4,609,568 vom 2. September 1986 (Koh et al). Eine Schicht Polykristallinsilicium der gewünschten Stärke wird aufgebracht, beispielsweise durch chemisches Aufdampfen. Unter Anwendung wohlbekannter photolithographischer Techniken in Verbindung mit Diffusions- oder Ionenimplantationsverfahren werden Dotierungsmittel in ausgewählte Gebiete der Polysiliciumschicht eingebracht. Im siebten Maskierungsschritt wird eine geeignete n-Typ- Implantation durchgeführt, um die Emitterverdrahtung 50, den Emitter 52 und die Kollektorverdrahtung 54 des NPN-Transistors, die Basisverdrahtung 66 und die extrinsische Basis 68 des PNP-Transistors zu bilden. Das Implantat für die Masse-Anschlußleitung 69 des PNP-Transistors wird ebenfalls zu diesem Zeitpunkt hergestellt. Im achten Maskierungsschritt wird eine geeignete p-Typ-Implantation vorgenommen, um die Emitterverdrahtung 60, den Emitter 62 und die Kollektorverdrahtung 64 des PNP-Transistors und die Basisverdrahtung 56 und die extrinsische Basis 58 des NPN-Transistors zu bilden. Die Maskierungsschritte neun und zehn implementieren eine Silicid-Ausschlußtechnik, um Widerstände und Dioden zu definieren und um die Polysiliciumschicht zu strukturieren. Die Struktur und Anordnung der resultierenden dotierten Region wird in übereinstimmung mit den wunschgemäß herzustellenden aktiven und passiven Bauelementen vorgenommen. Die Reihenfolge der Maskierungsschritte im Rahmen der Silicid-Ausschlußtechnik, welche im schon erwähnten Patent von Koh et al dargestellt ist, kann, falls gewünscht, auch umgekehrt werden. Das verbleibende Siliciumnitrid wird entfernt und ein Silicid über den Verdrahtungen gebildet. Eine zufriedenstellende Methode lehrt US-A-4,567,058 vom 28. Januar 1986 (Koh). Die resultierende Struktur zeigt Figur 7.
  • Die Silicid-Ausschlußmethode für die vorliegende Erfindung wird jetzt im Detail beschrieben. Etwa 100 nm (1000 Ångström) Si&sub3;N&sub4; werden auf eine dünne, auf der Polysilicium liegenden Oxidschicht deponiert. Der Wafer wird bei etwa 800ºC oder 900ºC für 30 Minuten lang ausgeheizt, um die Dotierungsmittel im Polysilicium zu verteilen. Eine Photoresistschicht (nicht dargestellt) wird aufgebracht und im Maskierungsschritt neun geeignet strukturiert, um in der Polysiliciumschicht geeignetes Verdrahtungsmuster für die NPN- und PNP-Transistoren zu definieren. Die Widerstände und Dioden bleiben maskiert. Das Nitrid, Oxid und Polysilicium werden mit geeigneten Plasmen geätzt und der verbleibende Resist in einem O&sub2;-Plasma entfernt. Eine weitere Photoresistschicht wird aufgebracht und im Maskierungsschritt 10 geeignet strukturiert, um die Entfernung des Nitrids und des dünnen Oxids über den Widerständen und Dioden zu ermöglichen. Nach Abtragung des übrigen Resists mittels eines O&sub2;-Atzplasmas verbleibt Nitrid nur in den Gebieten, in denen sich Silicid bilden soll. Ein Ausheizen wird nun durchgeführt, um die Dotierungsmittel aus den Polysiliciumverbindungsdrahtungen 50, 54, 56, 60, 64, 66 und 69 in unterlagerte epitaktische Gebiete diffundieren zu lassen, um dadurch zum Beispiel den Emitter 52 und die extrinsische Basis 58 des NPN-Transistors und den Emitter 62 und die extrinsische Basis 68 des PNP-Transistors zu bilden. Eine Ausheiztemperatur von 950ºC für die Dauer von 30 Minuten ist befriedigend. Die Struktur wird dann thermisch oxidiert, zum Beispiel bei 850ºC bis 1000ºC für die Dauer von 10 bis 60 Minuten, angemessen, um alles Polysilicium und alle epitaktischen Siliciumgebiete mit Oxid 70 zu passivieren; Silicid muß von diesen Gebieten ausgeschlossen werden.
  • Bei einer Variation werden die extrinsischen Basen der PNP- und NPN-Transistoren ausgeweitet im wesentlichen in Übereinstimmung mit der US-Patentanmeldung Serien-Nummer 834,926, hinterlegt am 28. Februar 1986 unter dem Namen Vora. Diese Variation resultiert in einem signifikant niedrigeren Basiswiderstand und folglich verbesserter Transistorleistung. Insbesondere wird der Polysilicium-Begrenzungsmaskierungsschritt neun durch zwei Maskenschritte 9A und 9B ersetzt, die unterschiedliche Polysiliciumdefinitionsmasken für den NPN- bzw. den PNP- Transistor verwenden. Wie oben dargestellt, wird Siliciumnitrid das Polysilicium überlagernd über einer dünnen Oxidschicht aufgebracht und ausgeheizt. Eine Photoresistschicht (nicht dargestellt) wird aufgebracht und im Maskierungsschritt 9A geeignet strukturiert, um das Verdrahtungsmuster für den NPN-Transistor zu definieren. Die PNP-Transistoren, Dioden und Widerstände bleiben maskiert. Nitrid und Oxid und ausschließend Polysilicium werden wie oben beschrieben geätzt, wodurch Teile der Region 44 und die NPN-Verdrahtungsleitung 50 freigelegt werden. Eine extrinsische NPN-Basisimplantation wird unter Verwendung eines p-Typ-Dotierungsmittels wie Bor durchgeführt. Eine Implantation von BF&sub2; mit einer Dosis von 4 x 10¹&sup8; Ionen/m² (4 x 10¹&sup4; Ionen/cm²) bei 40 keV Energie ist zufriedenstellend. Der verbleibende Resist wird im O&sub2;-Plasma entfernt. Eine weitere Photoresistschicht (nicht dargestellt) wird aufgebracht und im Maskierungsschritt 9B geeignet strukturiert, um das Verdrahtungsmuster für die PNP-Transistoren zu definieren. Die NPN-Transistoren, Dioden und Widerstände bleiben maskiert. Das Nitrid und Oxid, ausschließend das Polysilicium, werden wie oben beschrieben geätzt, wodurch Teile der Region 48 um die PNP-Emitterverdrahtungsleitungen 60 freigelegt werden. Eine extrinsische PNP-Basis-Implantation unter Verwendung eines n-Typ-Dotierungsmittels wie Phosphor wird durchgeführt; eine Dosis von 1.10¹&sup8; bis 5.10¹&sup8; Ionen/m² (1x10¹&sup4; bis 5x10¹&sup4; Ionen/cm²) mit 40 bis 80 keV Energie ist zufriedenstellend. Der verbleibende Resist wird im O&sub2;-Plasma entfernt und das Verfahren wird wie oben beschrieben gemäß Maskierungsschritt zehn fortgeführt. Den relevanten Teil der resultierenden Struktur zeigt Figur 8 (vergrößerter Maßstab).
  • Zusätzliche Maskierschritte sind vorgesehen zur Bildung der Kontaktlöcher (Maske 11), Strukturierung des ersten Metalls (Maske 12), Bildung der Durchkontaktierungslöcher (Maske 13), Strukturierung der zweiten Metalle (Maske 14) und zum Schaffen eines Kratzschutzes (Maske 15). Geeignete Techniken sind Stand der Technik.
  • Obwohl die Erfindung mit Hinblick auf eine bestimmte Ausführungsform beschrieben wurde, wird man erkennen, daß die Ausführungsform nur illustrativ ist und die Erfindung nicht auf eine bestimmte Ausführungsform beschränkt sein soll. Obwohl zum Beispiel spezifische Materialien, Dosen, Temperaturen, Dicken und Zeitdauern beschrieben wurden, sollten diese nur zum vollen Verständnis der Erfindung beitragen, nicht zu deren Einschränkung. Darüber hinaus wird man erkennen, daß die Leistungen der Transistoren der Erfindung möglicherweise durch zusätzliche strukturelle Merkmale oder andere Dotierprofile, was in einigen Fällen zu komplizierteren Verfahren mit einem oder mehreren zusätzlichen Maskierungsschritten führen kann, verbessert werden. Ein Beispiel hierfür ist die Ausweitung der extrinsischen Basen der NPN- und PNP-Transistoren, wie oben beschrieben, unter Bezugnahme auf die Vora 834,926 Anmeldung, die nur einen einzigen zusätzlichen Maskierungsschritt benötigt. Weiter können andere Verdrahtungstechniken, wie sie in der US-Patentanmeldung Nummer 817,231, angemeldet am 8. Januar 1986 auf Vora et al, bei dieser Erfindung benutzt werden. Demgemäß sind diese Variationen hier beschrieben und müssen im Rahmen der vorliegenden Erfindung berücksichtigt werden.

Claims (14)

1. Ein Verfahren für die Herstellung komplementärer vertikaler bipolarer Transistoren auf einem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps, umfassend die Schritte:
Bilden einer Epitaxialsiliciumschicht (12) auf dem Substrat (10);
Bilden einer ersten Epitaxialsiliciuminsel auf der Oberfläche der Epitaxialschicht (12) und unterlegt von einer vergrabenen Schicht (19) eines entgegengesetzten Leitfähigkeitstyps, gebildet in einer Wanne (18) des ersten Leitfähigkeitstyps innerhalb der genannten Epitaxialsiliciumschicht (12), wobei die Wanne elektrisch mit dem Substrat integriert ist;
Bilden eines Transistors eines ersten Typs mit Polysiliciumemitter in der genannten ersten Epitaxialsiliciuminsel;
Bilden einer zweiten Epitaxialsiliciuminsel, unterlegt von einer vergrabenen Schicht des ersten Leitfähigkeitstyps, auf einem Bereich der genannten Epitaxialsiliciumschicht (12) vom entgegengesetzten Leitfähigkeitstyp; und
Bilden eines Transistors mit Polysiliciumemitter (62) eines zweiten Typs in der genannten zweiten Epitaxialsiliciuminsel, wobei der genannte Transistor des zweiten Typs komplementär zu dem genannten Transistor des ersten Typs ist.
2. Ein Verfahren nach Anspruch 1, umfassend die Schritte: Bilden einer ersten Epitaxialsiliciumschicht (12) eines entgegengesetzten Leitfähigkeitstyps auf dem Substrat;
Einführen in einen ersten Bereich (16) der genannten ersten Epitaxialschicht eines schnell diffundierenden Dotierungsmittels des ersten Leitfähigkeitstyps zum Bilden der Wanne (18) und eines langsamer diffundierenden Dotierungsmittels vom entgegengesetzten Leitfähigkeitstyp zum Bilden der vergrabenen Schicht (19);
Einführen, in einen zweiten Bereich der genannten ersten Epitaxialschicht, eines Dotierungsmittels des ersten Leitfähigkeitstyps zum Bilden einer vergrabenen Schicht (24);
Bilden einer zweiten Epitaxialsiliumschicht (30) auf der genannten ersten Epitaxialschicht;
Bilden der Epitaxialsiliciuminseln in der zweiten Epitaxialschicht über dem ersten Bereich und dem zweiten Bereich;
Bilden des Transistors mit Polysiliciumemitter (52) eines ersten Typs (NPN) in der Epitaxialsiliciuminsel über dem ersten Bereich und Bilden des Transistors mit Polysiliciumemitter (62) eines zweiten Typs (PNP) in der Epitaxialsiliciuminsel über dem zweiten Bereich.
3. Ein Verfahren nach Anspruch 1 oder 2, bei dem das Substrat (10) von niedrigem spezifischen Widerstand ist.
4. Ein Verfahren nach Anspruch 3, ferner umfassend den Schritt der Dotierung des Substrats zum Erreichen des genannten niedrigen spezifischen Widerstandes.
5. Ein Verfahren nach Anspruch 1, bei dem die Wanne (18) eine p-Wanne ist mit einer im wesentlichen gleichförmigen Aluminiumkonzentration von 2 x 10¹&sup5; Atomen/cm³.
6. Ein Verfahren nach Anspruch 4, bei dem das schnell diffundierende Dotierungsmittel Aluminium ist, ferner umfassend den Schritt der Erzielung einer p-Wanne mit einer im wesentlichen gleichförmigen Aluminiumkonzentration von 2 x 10¹&sup5; Aluminiumatomen/cm³ und elektrisch integriert mit dem Substrat.
7. Ein Verfahren nach Anspruch 6, ferner umfassend den Schritt der Dotierung des Substrats zum Erzielen eines spezifischen Widerstandes von 0,001 Ohm cm.
8. Ein Verfahren nach Anspruch 1 oder 2, bei dem der erste Leitfähigkeitstyp p-Typ ist, der entgegengesetzte Leitfähigkeitstyp n-Typ ist, der erste Transistor ein NPN- und der zweite Transistor ein PNP-Transistor sind.
9. Eine komplementäre vertikale bipolare Transistorstruktur, umfassend:
ein Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps;
eine erste Epitaxialsiliciuminsel, definiert auf einer Epitaxialwanne (18) des ersten Leitfähigkeitstyp, gebildet auf dem Substrat und elektrisch integriert mit diesem, welche erste Epitaxialinsel von einer ersten vergrabenen Schicht (19) des entgegengesetzten Leitfähigkeitstyps unterlegt ist und einen Polysiliciumemitter (52) vom entgegengesetzten Leitfähigkeitstyp sowie einen Basisbereich (44) des ersten Leitfähigkeitstyps aufweist, sich erstreckend zwischen dem ersten Emitter und der ersten vergrabenen Schicht; und
eine zweite Epitaxialsiliciuminsel, definiert auf einem Epitaxialbereich entgegengesetzten Leitfähigkeitstyps, ausgebildet auf dem Substrat, welche zweite Insel unterlegt ist mit einer zweiten vergrabenen Schicht (24) des ersten Leitfähigkeitstyps, und einen zweiten Polysiliciumemitter (62) des ersten Leitfähigkeitstyps sowie einen Basisbereich (48) des entgegengesetzten Leitfähigkeitstyps aufweist, sich erstreckend zwischen dem zweiten Emitter und der zweiten vergrabenen Schicht.
10. Eine komplementäre vertikale bipolare Transistorstruktur nach Anspruch 9, umfassend:
eine erste Epitaxialschicht (12) auf dem Substrat (10), wobei ein erster Bereich (18) vom ersten Leitfähigkeitstyp und elektrisch mit dem Substrat integriert ist und ein zweiter Bereich vom entgegengesetzten Leitfähigkeitstyp ist, wobei die erste Epitaxialsiliciuminsel in einer zweiten Epitaxialschicht (30) über dem ersten Bereich der ersten Epitaxialschicht definiert ist und die zweite Epitaxialsiliciuminsel in der zweiten Epitaxialschicht über dem zweiten Bereich der ersten Epitaxialschicht definiert ist.
11. Eine Struktur nach Anspruch 9 oder 10, bei der das Substrat (10) hochleitend ist.
12. Eine Struktur nach Anspruch 9 oder 10, bei der der Epitaxialbereich des ersten Leitfähigkeitstyps eine p-Wanne (18) ist.
13. Eine Struktur nach Anspruch 12, bei der die p-Wanne eine Aluminiumkonzentration von 2 x 10¹&sup5; Atomen/cm³ aufweist und das Substrat einen spezifischen Widerstand von 0,001 Ohm cm besitzt.
14. Eine Struktur nach Anspruch 9 oder 10, bei der der erste Leitfähigkeitstyp p-Typ ist und der entgegengesesetzte Leitfähigkeitstyp n-Typ ist.
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