JP2905216B2 - 高性能バイポーラ構造製造方法 - Google Patents
高性能バイポーラ構造製造方法Info
- Publication number
- JP2905216B2 JP2905216B2 JP1091698A JP9169889A JP2905216B2 JP 2905216 B2 JP2905216 B2 JP 2905216B2 JP 1091698 A JP1091698 A JP 1091698A JP 9169889 A JP9169889 A JP 9169889A JP 2905216 B2 JP2905216 B2 JP 2905216B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- forming
- polysilicon
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 5
- 238000002360 preparation method Methods 0.000 claims 3
- 238000010292 electrical insulation Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 150000003377 silicon compounds Chemical class 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （本発明の利用分野） 本発明は高性能バイポーラ集積回路の製造方法に関す
る。それによって生じた回路は最小の水平領域と最小の
接合深さを有している。
る。それによって生じた回路は最小の水平領域と最小の
接合深さを有している。
（発明の背景） 半導体技術における現在の傾向は非常に高速で、且つ
低電力性能を有するデバイスのLSIに向けられている。
高性能バイポーラ・トランジスタに本質的なパラメータ
は浅い垂直方向の接合と小さな水平形状によって実現さ
れている低い寄生キャパシタンスが存在することであ
る。言い換えれば、水平と垂直の方向に出来る限り小さ
なICにおけるデバイスを作成することが必要である。
低電力性能を有するデバイスのLSIに向けられている。
高性能バイポーラ・トランジスタに本質的なパラメータ
は浅い垂直方向の接合と小さな水平形状によって実現さ
れている低い寄生キャパシタンスが存在することであ
る。言い換えれば、水平と垂直の方向に出来る限り小さ
なICにおけるデバイスを作成することが必要である。
半導体製造技術、例えばイオン注入、誘電体絶縁、電
子ビーム及びＸ線リソグラフィー等の分野における進歩
に伴って、超高性能ICデバイスの製造が可能になった。
他の製造技術において、高性能ICデバイスの製造が進歩
している。
子ビーム及びＸ線リソグラフィー等の分野における進歩
に伴って、超高性能ICデバイスの製造が可能になった。
他の製造技術において、高性能ICデバイスの製造が進歩
している。
ICの大きさを減少するための一つのアプローチは隣接
するバイポーラ構造を絶縁する溝やスロットを用いるこ
とである。この技術はPN接合が作られるこれらの領域に
隣接して半導体ウエファにエッチング溝を設けるため
に、溝が食刻されなければならない深さを最小にするた
めに出来る限り浅いデバイスを製造することが益々重要
になっている。
するバイポーラ構造を絶縁する溝やスロットを用いるこ
とである。この技術はPN接合が作られるこれらの領域に
隣接して半導体ウエファにエッチング溝を設けるため
に、溝が食刻されなければならない深さを最小にするた
めに出来る限り浅いデバイスを製造することが益々重要
になっている。
第１図に示されたテキサスインスツルメントの製法は
現在実行されている最新のバイポーラ製造の代表的なも
のである。図から判るように、それはデバイスの残りの
部分からフィールド酸化物12によって絶縁されている外
部のコレクターを有している。それによって、各々のNP
Nトランジスタによって占められるICの水平領域を拡張
している。同様な努力が米国特許第4392149号、第43199
32号及び第4338138号各明細書に開示されているよう
に、IBMによって成されている。これらの全ての特許は
離れたコレクターを有している構造によって特徴づけら
れる。それらは又埋め込み層を一体にした比較的奥行き
のある構造によって特徴づけられる。そしてそれは埋め
込み層において低いシート状の抵抗を得るために必要で
ある。この奥行きのある埋め込み層はトレンチまたはス
ロット或いは上述の酸化物絶縁の負の結果をもたらす深
い絶縁を与えることが必要となる。
現在実行されている最新のバイポーラ製造の代表的なも
のである。図から判るように、それはデバイスの残りの
部分からフィールド酸化物12によって絶縁されている外
部のコレクターを有している。それによって、各々のNP
Nトランジスタによって占められるICの水平領域を拡張
している。同様な努力が米国特許第4392149号、第43199
32号及び第4338138号各明細書に開示されているよう
に、IBMによって成されている。これらの全ての特許は
離れたコレクターを有している構造によって特徴づけら
れる。それらは又埋め込み層を一体にした比較的奥行き
のある構造によって特徴づけられる。そしてそれは埋め
込み層において低いシート状の抵抗を得るために必要で
ある。この奥行きのある埋め込み層はトレンチまたはス
ロット或いは上述の酸化物絶縁の負の結果をもたらす深
い絶縁を与えることが必要となる。
分離のコレクタを使用すると、そのコレクタへの接続
をなすのに酸化物に隔離した島領域を設ける必要もでて
くる。分離したコレクタを使用すると、エミッタとコレ
クタとの間に所望の低い抵抗を与えるために、比較的に
厚い埋込み層を設ける必要もでてくる。従来の構造にお
いては、埋込み層のシート抵抗率を低くするためには、
その埋込み層の厚さを約３μとする必要がある。その
上、埋込み層を形成するのに、相当の熱サイクリングお
よび大量のドーピングが必要とされ、これらのために、
完成品にストレスが入ってしまい、また、比較的に深い
構造となってしまう。さらに、まず先にＰ−ポリを設け
ると、活性エミッタとなるべき領域が後でＮ−ポリエミ
ッタのためにそのＰ−ポリを開けるために必要なエッチ
処理にさらされてしまう。このため、活性エミッタにお
ける単結晶シリコンがエッチ損傷をうける可能性があ
り、エミッタに欠陥が生ずる可能性がある。第１図に示
した型のプロセスを使用することによるもう一つ別の問
題点は、幾何学的形状を最小とするために、エミッタ14
が活性ベース16と自己整合されることである。しかしな
がら、このためには、Ｐ−ポリ層18がＮ−ポリ層24とＰ
−ポリ層18とを分離する酸化物スペーサ22の下に不純物
ベース領域20を拡散することによって活性ベース16に接
触しなければならない。そして、こうするには、不純物
ベース領域20および真性ベース領域を相当に熱処理する
必要があり、このような余分の熱処理をすると、真性ベ
ース領域16が比較的に深くされてしまう。深い不純物ベ
ース領域を設けると、このプロセスの目的の１つである
浅い接合が得られる可能性が減じられてしまう。さら
に、もし、コレクタ10がベース領域により近接するよう
に移動された場合には、コレクタベース容量が非常に高
くなり、且つブレイクダウン電圧が比較的に低くなって
しまうであろう。従って、従来のプロセスでは、最高の
性能を得つつ浅い接合を得て、装置面積を最小とし、欠
陥を低くし、寄生容量を低くするというそのプロセスの
目的を達成するための制御が比較的に難しい。
をなすのに酸化物に隔離した島領域を設ける必要もでて
くる。分離したコレクタを使用すると、エミッタとコレ
クタとの間に所望の低い抵抗を与えるために、比較的に
厚い埋込み層を設ける必要もでてくる。従来の構造にお
いては、埋込み層のシート抵抗率を低くするためには、
その埋込み層の厚さを約３μとする必要がある。その
上、埋込み層を形成するのに、相当の熱サイクリングお
よび大量のドーピングが必要とされ、これらのために、
完成品にストレスが入ってしまい、また、比較的に深い
構造となってしまう。さらに、まず先にＰ−ポリを設け
ると、活性エミッタとなるべき領域が後でＮ−ポリエミ
ッタのためにそのＰ−ポリを開けるために必要なエッチ
処理にさらされてしまう。このため、活性エミッタにお
ける単結晶シリコンがエッチ損傷をうける可能性があ
り、エミッタに欠陥が生ずる可能性がある。第１図に示
した型のプロセスを使用することによるもう一つ別の問
題点は、幾何学的形状を最小とするために、エミッタ14
が活性ベース16と自己整合されることである。しかしな
がら、このためには、Ｐ−ポリ層18がＮ−ポリ層24とＰ
−ポリ層18とを分離する酸化物スペーサ22の下に不純物
ベース領域20を拡散することによって活性ベース16に接
触しなければならない。そして、こうするには、不純物
ベース領域20および真性ベース領域を相当に熱処理する
必要があり、このような余分の熱処理をすると、真性ベ
ース領域16が比較的に深くされてしまう。深い不純物ベ
ース領域を設けると、このプロセスの目的の１つである
浅い接合が得られる可能性が減じられてしまう。さら
に、もし、コレクタ10がベース領域により近接するよう
に移動された場合には、コレクタベース容量が非常に高
くなり、且つブレイクダウン電圧が比較的に低くなって
しまうであろう。従って、従来のプロセスでは、最高の
性能を得つつ浅い接合を得て、装置面積を最小とし、欠
陥を低くし、寄生容量を低くするというそのプロセスの
目的を達成するための制御が比較的に難しい。
（発明の目的） 本発明の目的は、所定のマスキングまたはリソグラフ
能力内にて形状の小さなバイポーラ素子を製造する改良
された方法を提供することである。
能力内にて形状の小さなバイポーラ素子を製造する改良
された方法を提供することである。
本発明の別の目的は、コレクタベース接合容量の減少
したバイポーラ素子を製造する方法を提供することであ
る。
したバイポーラ素子を製造する方法を提供することであ
る。
本発明のもう一つ別の目的は、コレクタ−基板接合容
量が非常に減少された素子を製造する方法を提供するこ
とである。
量が非常に減少された素子を製造する方法を提供するこ
とである。
本発明の別の目的は、寄生コレクタ抵抗が非常に減少
した素子を製造する方法を提供することである。
した素子を製造する方法を提供することである。
本発明のさらに別の目的は、簡単かつ精密で、良好な
生産性を与え、より容易に処理できる改良された特性を
有する浅い素子となるようなバイポーラ素子を製造する
方法を提供することである。
生産性を与え、より容易に処理できる改良された特性を
有する浅い素子となるようなバイポーラ素子を製造する
方法を提供することである。
本発明のある関連した一つの目的は、寄生容量を最小
とするためにインプラント（注入）されたベースおよび
浅い接合の両方を有するバイポーラ素子を製造する方法
を提供することである。
とするためにインプラント（注入）されたベースおよび
浅い接合の両方を有するバイポーラ素子を製造する方法
を提供することである。
本素子構造のさらに別の目的は、処理中の苛酷なエッ
チに対してアクチブ（活性）エミッタ領域を保護しこの
敏感な領域の欠陥を減少させることである。
チに対してアクチブ（活性）エミッタ領域を保護しこの
敏感な領域の欠陥を減少させることである。
本発明のさらに別の目的は、BICMOSプロセスにてCMOS
素子を形成しても良好に作動するバイポーラ素子を製造
する方法を提供することである。
素子を形成しても良好に作動するバイポーラ素子を製造
する方法を提供することである。
（発明の要約） これらの目的を達成するプロセスにおいては、Ｐ型材
料の活性ベース領域を先ず基体に形成するが、この基体
の少なくとも一部分は絶縁酸化物領域、トレンチ等の絶
縁域により囲まれているデバイス成形領域においてＮ型
材料となっている。活性ベース領域の形成後Ｎドープポ
リシリコン層を活性ベース領域の上に、そして絶縁トレ
ンチの上になっているフイールド酸化物領域の上に形成
する。このＮポリ領域は処理されると、活性ベース領域
の上に配列したエミッタ領域と入れ合わせた形のコレク
タをつくって最小形態の素子を形成する。適当に間隔を
置いた絶縁層を配置した後Ｐポリ層を置いて熱処理して
Ｐ型ドーピング材料が基体内に拡散して活性ベース領域
に接触するようにさせる。フイールド酸化物に隣接して
エミッタの両側にこのデザインに従って指を入れ合わせ
た形のコレクタを使用すると、活性ベースのあるepi領
域の下になっている埋められた層とコレクタとの間のア
ップ／ダウン抵抗が小さくなった素子をつくれる。薄い
epi領域だけを使用し、そして２つのコレクタ抵抗が効
果的につくられ、入れ合わせた形態のコレクタに延び、
有効な低いコレクタ抵抗となる。
料の活性ベース領域を先ず基体に形成するが、この基体
の少なくとも一部分は絶縁酸化物領域、トレンチ等の絶
縁域により囲まれているデバイス成形領域においてＮ型
材料となっている。活性ベース領域の形成後Ｎドープポ
リシリコン層を活性ベース領域の上に、そして絶縁トレ
ンチの上になっているフイールド酸化物領域の上に形成
する。このＮポリ領域は処理されると、活性ベース領域
の上に配列したエミッタ領域と入れ合わせた形のコレク
タをつくって最小形態の素子を形成する。適当に間隔を
置いた絶縁層を配置した後Ｐポリ層を置いて熱処理して
Ｐ型ドーピング材料が基体内に拡散して活性ベース領域
に接触するようにさせる。フイールド酸化物に隣接して
エミッタの両側にこのデザインに従って指を入れ合わせ
た形のコレクタを使用すると、活性ベースのあるepi領
域の下になっている埋められた層とコレクタとの間のア
ップ／ダウン抵抗が小さくなった素子をつくれる。薄い
epi領域だけを使用し、そして２つのコレクタ抵抗が効
果的につくられ、入れ合わせた形態のコレクタに延び、
有効な低いコレクタ抵抗となる。
この低いコレクタ抵抗を有利に利用してその埋められ
たコレクタのシート抵抗は、コレクタを浅く埋めること
により高められる。薄いepiとコレクタ領域の組み合わ
せの正味の結果として比較的薄いデバイスが得られ、そ
のような薄いデバイスは、低いシート抵抗の埋められた
層を使用している従来のデバイスで必要としたものの約
1/2ないし2/3の程度の非常に浅いスロットもしくはレン
チにより隣の素子から分離できる。
たコレクタのシート抵抗は、コレクタを浅く埋めること
により高められる。薄いepiとコレクタ領域の組み合わ
せの正味の結果として比較的薄いデバイスが得られ、そ
のような薄いデバイスは、低いシート抵抗の埋められた
層を使用している従来のデバイスで必要としたものの約
1/2ないし2/3の程度の非常に浅いスロットもしくはレン
チにより隣の素子から分離できる。
浅いダブルコレクタを使用する本構造は先行技術より
も浅く埋めた層と、先行技術と同程度のコレクタ抵抗を
有している。より浅く埋めたコレクタと共に浅いepi層
を使用することにより、このepi層を、極めて高い次元
で制御して形成することが容易になる。また、この薄い
epi層の使用により素子は製作しやすくなり、そして欠
陥が生じにくくなる。完全に酸化物絶縁されていよう
と、トレンチ絶縁されていようと、素子を浅くできるの
で絶縁深さはそれに応じて浅くなる。浅い絶縁に必要な
ことはシリコンに大きい圧力をかけないことと、成形の
ための処理時間を長くしないことである。更に、トレン
チを切るのにひつような設備は非常に高価で、典型的な
６ミクロンのトレンチを切る時間は本発明の約３−４ミ
クロンのトレンチの２倍である。このデバイスの別の利
点は活性ベースを先ず拡散し、その後コレクタとエミッ
タとを同時に形成し、マスキング許容誤差はコレクタと
エミッタとの間につくられ、例えそれらが近接していて
も非常に高い破壊電圧をつくれる。フイールド酸化物の
配置後に非常に僅かな熱処理を必要とし、浅いジャンク
ションも使用できる。最後に、本発明のプロセスにおい
て拡散ではなく植え込まれたベースを設けることは比較
的容易であり、そしてこのプロセスの段階と順序はコン
ビネーションバイポーラデバイス（BICMOS）の成形にも
非常に向いている。
も浅く埋めた層と、先行技術と同程度のコレクタ抵抗を
有している。より浅く埋めたコレクタと共に浅いepi層
を使用することにより、このepi層を、極めて高い次元
で制御して形成することが容易になる。また、この薄い
epi層の使用により素子は製作しやすくなり、そして欠
陥が生じにくくなる。完全に酸化物絶縁されていよう
と、トレンチ絶縁されていようと、素子を浅くできるの
で絶縁深さはそれに応じて浅くなる。浅い絶縁に必要な
ことはシリコンに大きい圧力をかけないことと、成形の
ための処理時間を長くしないことである。更に、トレン
チを切るのにひつような設備は非常に高価で、典型的な
６ミクロンのトレンチを切る時間は本発明の約３−４ミ
クロンのトレンチの２倍である。このデバイスの別の利
点は活性ベースを先ず拡散し、その後コレクタとエミッ
タとを同時に形成し、マスキング許容誤差はコレクタと
エミッタとの間につくられ、例えそれらが近接していて
も非常に高い破壊電圧をつくれる。フイールド酸化物の
配置後に非常に僅かな熱処理を必要とし、浅いジャンク
ションも使用できる。最後に、本発明のプロセスにおい
て拡散ではなく植え込まれたベースを設けることは比較
的容易であり、そしてこのプロセスの段階と順序はコン
ビネーションバイポーラデバイス（BICMOS）の成形にも
非常に向いている。
（実施例） 実施例 高性能バイポーラ素子を製造するのには、デバイスの
寸法及びデバイス内の寄生容量を最小にするためにすべ
ての要素をスペーサにより分離する、後述するような方
法が適している。
寸法及びデバイス内の寄生容量を最小にするためにすべ
ての要素をスペーサにより分離する、後述するような方
法が適している。
第2A図ないし第2G図は素子のレイアウトの３面図であ
る。中央の図はこの方法を実施するために用いられるマ
スクを示している。下の図はこのマスク工程の結果とし
て得られる構造の垂直断面図であり、右の図はこの垂直
断面図に対して90°の角度で取られた同構造の垂直横断
面図である。したがって、素子の完全な断面立面図はこ
れらの図により与えられる。
る。中央の図はこの方法を実施するために用いられるマ
スクを示している。下の図はこのマスク工程の結果とし
て得られる構造の垂直断面図であり、右の図はこの垂直
断面図に対して90°の角度で取られた同構造の垂直横断
面図である。したがって、素子の完全な断面立面図はこ
れらの図により与えられる。
この方法は第2A図に示されたように７〜10ΩcmのＰ型
基板30から始まる。その後、マスクされていないＮ型ド
ープ材料のシート埋め込み層32がそのドーパントして砒
素またはアンチモンを用いて形成される。本発明の方法
によれば、この埋め込み層32の厚さは約１μでよい。最
終製品にインタディジット（入り込んだ）コレクタ構造
を使用するため、非常に薄くて従って極めて制御可能な
埋め込み層が形成される。これは、この方法が実際には
このＰ型基板30と、約100Ωcm2の抵抗を有するＮ型ドー
プされた埋め込み層32とを有する前処理されたウェーハ
から始まることを示唆している。
基板30から始まる。その後、マスクされていないＮ型ド
ープ材料のシート埋め込み層32がそのドーパントして砒
素またはアンチモンを用いて形成される。本発明の方法
によれば、この埋め込み層32の厚さは約１μでよい。最
終製品にインタディジット（入り込んだ）コレクタ構造
を使用するため、非常に薄くて従って極めて制御可能な
埋め込み層が形成される。これは、この方法が実際には
このＰ型基板30と、約100Ωcm2の抵抗を有するＮ型ドー
プされた埋め込み層32とを有する前処理されたウェーハ
から始まることを示唆している。
次の層（これももまた、マスクされていない層であ
る。）は、エピタキシャル層34であり、この層はＮドー
プ層であってその厚さはほぼ3/4μとなるだろう。この
工程を終了するまでは、埋め込みコレクタが形成されエ
ピタキシャル層が成長するまで特定の装置（デバイス）
が形成されないので、ウェーハはバッチ形式で保存でき
るはずである。
る。）は、エピタキシャル層34であり、この層はＮドー
プ層であってその厚さはほぼ3/4μとなるだろう。この
工程を終了するまでは、埋め込みコレクタが形成されエ
ピタキシャル層が成長するまで特定の装置（デバイス）
が形成されないので、ウェーハはバッチ形式で保存でき
るはずである。
ウェーハの表面を酸化した後、第１マスク工程を実施
してトレンチ36、38を形成する。40、42で示される酸化
物で縁取りされ、36、38で示される多結晶物質で充たさ
れたこれらのトレンチは、完全な絶縁した領域を形成す
る。この領域には、活性NPNトランジスタが形成される
だろう。
してトレンチ36、38を形成する。40、42で示される酸化
物で縁取りされ、36、38で示される多結晶物質で充たさ
れたこれらのトレンチは、完全な絶縁した領域を形成す
る。この領域には、活性NPNトランジスタが形成される
だろう。
不透過なフィールドマスクが用いられてトレンチの境
界を形成する。この境界はウェーハ上で各バイポーラト
ランジスタを囲むだろう。２工程エッチング方法が用い
られて、トレンチ36、38を形成する。最初のエッチング
により埋め込み層（コレクタ）までトレンチが形成され
るが基板内までは形成されない。次に、そのトレンチ全
体にわたりN+ドープをすることによって第２図の点線で
示されるようにN+領域39が形成される。その後、これが
後の工程で形成されるコレクタ接点から埋め込み層（コ
レクタ）32への低抵抗電流路を与える。
界を形成する。この境界はウェーハ上で各バイポーラト
ランジスタを囲むだろう。２工程エッチング方法が用い
られて、トレンチ36、38を形成する。最初のエッチング
により埋め込み層（コレクタ）までトレンチが形成され
るが基板内までは形成されない。次に、そのトレンチ全
体にわたりN+ドープをすることによって第２図の点線で
示されるようにN+領域39が形成される。その後、これが
後の工程で形成されるコレクタ接点から埋め込み層（コ
レクタ）32への低抵抗電流路を与える。
N+ドーパントは、トレンチ36、38の側から単結晶エピ
タキシャル層34およびマスク下の埋め込み層32まで拡散
される。第２のエッチング工程は埋め込みコレクタを介
して基板内へのトレンチのエッチングに関係する。
タキシャル層34およびマスク下の埋め込み層32まで拡散
される。第２のエッチング工程は埋め込みコレクタを介
して基板内へのトレンチのエッチングに関係する。
トレンチ36、38の側壁を含むウェーハ全体が酸化され
る。トレンチの底部の酸化物がエッチされ、ウェーハ全
体がポリシリコンの付着物（これもトレンチ内の40、42
において充たされている。）で覆われ、その後、その面
全体が平面化される。トレンチの形成およびその酸化物
の側壁40、42が、回路の隣接したトランジスタの間の完
全な電気的絶縁を与え、そのトレンチをポリシリコンで
充たすことが、そのトレンチで形成された空所をポリシ
リコンで充たすことによりデバイスの表面を滑らかにす
るのを助ける。
る。トレンチの底部の酸化物がエッチされ、ウェーハ全
体がポリシリコンの付着物（これもトレンチ内の40、42
において充たされている。）で覆われ、その後、その面
全体が平面化される。トレンチの形成およびその酸化物
の側壁40、42が、回路の隣接したトランジスタの間の完
全な電気的絶縁を与え、そのトレンチをポリシリコンで
充たすことが、そのトレンチで形成された空所をポリシ
リコンで充たすことによりデバイスの表面を滑らかにす
るのを助ける。
次に第2B図に目を転じると、次のマスクが使用され
て、活性素子を囲み、さらにその素子を隣接した素子か
ら絶縁するとともに形成すべき接続部の一部のための絶
縁支持層を与えるだけのフィールド酸化物44の部分が形
成される。一般に、そのフィールド酸化物44はトレンチ
全体にわたって成長されてポリシリコントレンチの充填
物を電気的に絶縁する。窒化層（その範囲はマスクによ
り決まる。）は、活性デバイスが配置されるべき領域の
酸化を防止する。
て、活性素子を囲み、さらにその素子を隣接した素子か
ら絶縁するとともに形成すべき接続部の一部のための絶
縁支持層を与えるだけのフィールド酸化物44の部分が形
成される。一般に、そのフィールド酸化物44はトレンチ
全体にわたって成長されてポリシリコントレンチの充填
物を電気的に絶縁する。窒化層（その範囲はマスクによ
り決まる。）は、活性デバイスが配置されるべき領域の
酸化を防止する。
破線で囲んだ範囲に示すように、フィールド酸化物は
一般にシンカー内に突き出ており、これは「鳥の嘴」と
呼ばれている。フィールド酸化物の破線の範囲は、トレ
ンチ36、38の側壁に沿って、多結晶質のシリコンと単結
晶質のシリコンとの領域の間に存在する酸化物層の存在
の結果であり、その酸化物層は、熱によって促進される
フィールド酸化物の反応を促す余分な自由シリコンは有
していない。その後、活性領域を形成する窒化物は除去
される。
一般にシンカー内に突き出ており、これは「鳥の嘴」と
呼ばれている。フィールド酸化物の破線の範囲は、トレ
ンチ36、38の側壁に沿って、多結晶質のシリコンと単結
晶質のシリコンとの領域の間に存在する酸化物層の存在
の結果であり、その酸化物層は、熱によって促進される
フィールド酸化物の反応を促す余分な自由シリコンは有
していない。その後、活性領域を形成する窒化物は除去
される。
次の過程は、第2C図に示すように、固有の或いは活性
ベース領域50を形成することである。マスクはエピタク
シー層の中に或る領域を形成する。この領域には微量の
硼素が添加物として（Ｐ型のベースに対して）付加さ
れ、第2C図におけるＰ領域50として示すように、活性ベ
ースを形成する。Ｐ領域の側部の勾配は、続いて行われ
る加熱過程の間に起きる添加物としての硼素の拡散の程
度による。
ベース領域50を形成することである。マスクはエピタク
シー層の中に或る領域を形成する。この領域には微量の
硼素が添加物として（Ｐ型のベースに対して）付加さ
れ、第2C図におけるＰ領域50として示すように、活性ベ
ースを形成する。Ｐ領域の側部の勾配は、続いて行われ
る加熱過程の間に起きる添加物としての硼素の拡散の程
度による。
次の過程は、第2D図に示すように、ベース50と並べて
ポリシリコンのエミッタおよびコレクタの接触52、54、
56を同時に形成することである。好ましい実施態様にお
いては、ポリシリコンのエミッタ52は活性ベース50上に
形成され、Ｎ型の不純物質を添加される。また、好まし
い実施態様においては、同じＮ型のポリ物質の二つの領
域54、56がさらに同時に形成される。これらは本トラン
ジスタ装置の中間コレクタ接触領域を形成する際に用い
られる。特に、第2D図に示すマスクは、エミッタと二つ
のコレクタが形成される活性領域を形成する際に用いら
れる。ポリシリコン層（ポリＩ）は最初ウェーハ全体に
形成される。次いで、ポリシリコンにはＮ＋の不純物が
付加される。ポリを形成した後に、本来の位置にあるよ
うにＮ＋ポリを添加することも可能である。
ポリシリコンのエミッタおよびコレクタの接触52、54、
56を同時に形成することである。好ましい実施態様にお
いては、ポリシリコンのエミッタ52は活性ベース50上に
形成され、Ｎ型の不純物質を添加される。また、好まし
い実施態様においては、同じＮ型のポリ物質の二つの領
域54、56がさらに同時に形成される。これらは本トラン
ジスタ装置の中間コレクタ接触領域を形成する際に用い
られる。特に、第2D図に示すマスクは、エミッタと二つ
のコレクタが形成される活性領域を形成する際に用いら
れる。ポリシリコン層（ポリＩ）は最初ウェーハ全体に
形成される。次いで、ポリシリコンにはＮ＋の不純物が
付加される。ポリを形成した後に、本来の位置にあるよ
うにＮ＋ポリを添加することも可能である。
エミッタ、コレクタ52、54、56を配置した後、チタニ
ウムまたはタングステンをスパッタし、エミッタおよび
コレクタ上に珪素化合物（シリサイド）の薄い層57、59
を形成する。次いで、表面全体を酸化物58で覆う。対象
物には、NPNトランジスタのエミッタおよびコレクタの
範囲として形成される範囲に位置する酸化物、珪素化合
物（シリサイド）およびポリがサンドイッチ状に付加さ
れる。第2D図のマスクを用いて、エミッタ、コレクタお
よびそれぞれの接触部からなる範囲を除く全ての範囲に
おいて酸化物、珪素化合物（シリサイド）およびポリＩ
がエッチングにより除去され、ポリＩエミッタと二つの
コレクタ要素とが残る。これらのエミッタとコレクタと
は第2D図のハッチの部分で示すものであり、珪素化合物
（シリサイド）と酸化物とで覆われている。
ウムまたはタングステンをスパッタし、エミッタおよび
コレクタ上に珪素化合物（シリサイド）の薄い層57、59
を形成する。次いで、表面全体を酸化物58で覆う。対象
物には、NPNトランジスタのエミッタおよびコレクタの
範囲として形成される範囲に位置する酸化物、珪素化合
物（シリサイド）およびポリがサンドイッチ状に付加さ
れる。第2D図のマスクを用いて、エミッタ、コレクタお
よびそれぞれの接触部からなる範囲を除く全ての範囲に
おいて酸化物、珪素化合物（シリサイド）およびポリＩ
がエッチングにより除去され、ポリＩエミッタと二つの
コレクタ要素とが残る。これらのエミッタとコレクタと
は第2D図のハッチの部分で示すものであり、珪素化合物
（シリサイド）と酸化物とで覆われている。
次の過程はスペーサ60、62、64、66、68を形成するこ
とである。これらのスペーサは本素子におけるエミッタ
とコレクタの拡散を分離させるものである。第2E図に示
すように、スペーサは本素子一面に酸化物層を堆積し、
次いでこの酸化物層に異方性エッチングを施すことによ
り形成する。このエッチングによりこの新たに堆積され
た酸化層がエピタクシー領域の酸化物と第2C図の酸化物
58まで除去され、コレクタとエミッタ領域の垂直側壁に
沿った酸化物が残され、酸化物層の分離スペーサ60、6
2、64、66、68が形成される。
とである。これらのスペーサは本素子におけるエミッタ
とコレクタの拡散を分離させるものである。第2E図に示
すように、スペーサは本素子一面に酸化物層を堆積し、
次いでこの酸化物層に異方性エッチングを施すことによ
り形成する。このエッチングによりこの新たに堆積され
た酸化層がエピタクシー領域の酸化物と第2C図の酸化物
58まで除去され、コレクタとエミッタ領域の垂直側壁に
沿った酸化物が残され、酸化物層の分離スペーサ60、6
2、64、66、68が形成される。
第2E図の右側に示されている横断面が円形であるスペ
ーサはステップ69を有する。このステップ69は、第2E図
に示すような接触パッドを形成するためのエッチングを
行う前にスペーサを形成したためにできたものである。
本過程においては、スペーサを形成すること、すなわち
前記過程で外郭を形成されたエミッタおよびコレクタの
パターンを形成することよりも以前に、酸化物58内の接
触パッドを最初にエッチングするように本過程を改変す
ることもできる。これによってスペーサのステップを除
去し、スペーサはポリの縁に沿ってのみ形成され、酸化
物の付いたポリに沿っては形成されない。
ーサはステップ69を有する。このステップ69は、第2E図
に示すような接触パッドを形成するためのエッチングを
行う前にスペーサを形成したためにできたものである。
本過程においては、スペーサを形成すること、すなわち
前記過程で外郭を形成されたエミッタおよびコレクタの
パターンを形成することよりも以前に、酸化物58内の接
触パッドを最初にエッチングするように本過程を改変す
ることもできる。これによってスペーサのステップを除
去し、スペーサはポリの縁に沿ってのみ形成され、酸化
物の付いたポリに沿っては形成されない。
限定して付加的に行う加熱と同様に、酸化物生成過程
を達成するために行う加熱によって、Ｎ＋添加物源とし
てＮ＋ポリ領域を用いてエミッタ領域70とコレクタ領域
72、74をエピタクシー層34内に拡散することができる。
拡散したエミッタ領域70は活性ベース領域内に含まれ、
エピタクシー34によってコレクタ領域72、74から十分に
分離されている。
を達成するために行う加熱によって、Ｎ＋添加物源とし
てＮ＋ポリ領域を用いてエミッタ領域70とコレクタ領域
72、74をエピタクシー層34内に拡散することができる。
拡散したエミッタ領域70は活性ベース領域内に含まれ、
エピタクシー34によってコレクタ領域72、74から十分に
分離されている。
第2E図は、また、本発明において使用される方法を示
し、特に、ポリ層56の頂部の下に後述される異方性のス
テップの間に酸化層を介してエッチングすることによ
り、第１のポリ層56に接触するようにし、この結果、接
触は、エミッタ接点を与える目的で、このポリ層につく
られ得る。たとえ右側断面が１つの層への接点のみを示
すとしても、第１のポリ層56に酸化物を介してエッチン
グするこのステップは、エミッタ70及び入れ合った形状
のコレクタ72の一端の両者への接点の窓を開けるように
使用され得ることが、マスクの設計から気付かれるべき
である。特に、第2E図の接点Ｉマスクは、ポリＩを露呈
するように離れてエッチングされるエミッタ及びコレク
タ接点のポリにわたって酸化コーティングの領域を形成
する。前記パラグラフ（スペーサの構成）において示さ
れるように、第2D図の接点Ｉマスクにより形成される接
点内の酸化物は、第2E図の右側断面に囲まれている酸化
ステップの除去で、第2D図のポリＩマスク及びエッチン
グステップより以前に、除去され得る。第2E図の底断面
において、基本領域50は、両側の活性エミッタ70の端縁
を越えて拡がっていることに気付かれたい。また、エピ
タキシー内に拡散するポリＩ内のＮタイプドーパントか
らの結果であるエミッタ70、コレクタ72、74のそれぞれ
の下に、非常に薄い層に気付かれたい。この拡散された
領域は、実際に、活性コレクタ、エミッタ接点、活性エ
ミッタ領域を形成する。この拡散は、エミッタ及びコレ
クタ接点抵抗を減少させ、シンカー39により埋め込み層
（コレクタ）によりコレクタ接点をつくるのを助ける。
し、特に、ポリ層56の頂部の下に後述される異方性のス
テップの間に酸化層を介してエッチングすることによ
り、第１のポリ層56に接触するようにし、この結果、接
触は、エミッタ接点を与える目的で、このポリ層につく
られ得る。たとえ右側断面が１つの層への接点のみを示
すとしても、第１のポリ層56に酸化物を介してエッチン
グするこのステップは、エミッタ70及び入れ合った形状
のコレクタ72の一端の両者への接点の窓を開けるように
使用され得ることが、マスクの設計から気付かれるべき
である。特に、第2E図の接点Ｉマスクは、ポリＩを露呈
するように離れてエッチングされるエミッタ及びコレク
タ接点のポリにわたって酸化コーティングの領域を形成
する。前記パラグラフ（スペーサの構成）において示さ
れるように、第2D図の接点Ｉマスクにより形成される接
点内の酸化物は、第2E図の右側断面に囲まれている酸化
ステップの除去で、第2D図のポリＩマスク及びエッチン
グステップより以前に、除去され得る。第2E図の底断面
において、基本領域50は、両側の活性エミッタ70の端縁
を越えて拡がっていることに気付かれたい。また、エピ
タキシー内に拡散するポリＩ内のＮタイプドーパントか
らの結果であるエミッタ70、コレクタ72、74のそれぞれ
の下に、非常に薄い層に気付かれたい。この拡散された
領域は、実際に、活性コレクタ、エミッタ接点、活性エ
ミッタ領域を形成する。この拡散は、エミッタ及びコレ
クタ接点抵抗を減少させ、シンカー39により埋め込み層
（コレクタ）によりコレクタ接点をつくるのを助ける。
第2F図に示される次のステップは、Ｐドープされたポ
リ堆積である第２のポリ層を置く。このポリ76の層は、
コレクタ58を覆いスペーサ酸化物60を覆ってステップダ
ウンする酸化層にわたってコレクタepi 34の領域内に通
過して、下の基本シリコン層50に接触するようにし、そ
して、エミッタ70を覆い再び下のシリコン基体50にステ
ップダウンする酸化物にわたって通過し、それから、他
のコレクタ酸化領域58の頂部にわたって通過する。この
領域は、導電領域であるように入れ合った形状のコレク
タの一方側にわたって出され、フィールド酸化物82にわ
たって終端する。第2F図に示されるマスク内の窓は、第
2E図に示されるマスク内の窓に整合させられ、該窓より
わずかに大きいことに気付かれたい。このサイズ関係
は、ポリの第１の層57、58及び第２の層83の間で達成す
るように、使用される。特に、ポリシリコン島及び相互
結合を形成するように、ポリシリコンの第２の層は、全
表面にわたって堆積させられ、Ｐドーパント（BF2）で
インプラントされる。全表面は、それから、窒化物によ
り覆われ、基体領域への、エミッタ及びコレクタ電極、
抵抗本体への、ローカル相互結合への接点として作用す
る導電ポリIIに単にわたって窒化物を残すマスクが形成
される。窒化物を使用してポリIIをマスクし、この窒化
物の外側のポリIIは、除去される（過エッチングなし
に）。
リ堆積である第２のポリ層を置く。このポリ76の層は、
コレクタ58を覆いスペーサ酸化物60を覆ってステップダ
ウンする酸化層にわたってコレクタepi 34の領域内に通
過して、下の基本シリコン層50に接触するようにし、そ
して、エミッタ70を覆い再び下のシリコン基体50にステ
ップダウンする酸化物にわたって通過し、それから、他
のコレクタ酸化領域58の頂部にわたって通過する。この
領域は、導電領域であるように入れ合った形状のコレク
タの一方側にわたって出され、フィールド酸化物82にわ
たって終端する。第2F図に示されるマスク内の窓は、第
2E図に示されるマスク内の窓に整合させられ、該窓より
わずかに大きいことに気付かれたい。このサイズ関係
は、ポリの第１の層57、58及び第２の層83の間で達成す
るように、使用される。特に、ポリシリコン島及び相互
結合を形成するように、ポリシリコンの第２の層は、全
表面にわたって堆積させられ、Ｐドーパント（BF2）で
インプラントされる。全表面は、それから、窒化物によ
り覆われ、基体領域への、エミッタ及びコレクタ電極、
抵抗本体への、ローカル相互結合への接点として作用す
る導電ポリIIに単にわたって窒化物を残すマスクが形成
される。窒化物を使用してポリIIをマスクし、この窒化
物の外側のポリIIは、除去される（過エッチングなし
に）。
窒化物の外側の領域は、それから、酸化され、残りの
Ｐドープされたポリを絶縁酸化物に変換し、一方、ポリ
II端縁に沿って絶縁酸化キャップを形成している。
Ｐドープされたポリを絶縁酸化物に変換し、一方、ポリ
II端縁に沿って絶縁酸化キャップを形成している。
第2G図に示されるマスクステップは、ポリの適切な層
の下に、基体コレクタ及びエミッタ接点90、92、94を形
成するように、講じられる。Ｐドープされたポリ層83及
び活性ベース領域50間の結合は、ドープされたポリ層を
熱処理することにより、与えられ、これは、ポリ内のＰ
タイプドーピング材質が下の基板34内に拡散するように
し、付帯的ベース領域86、88をつくり、この領域86、88
は、このＰタイプポリ材質及び活性真正ベース50の間に
接点を与える。特別のステップをこのプロセスに加え、
Ｐポリ層の堆積の後に続かなければならない珪素化合物
（シリサイド）化のステップより前に、Ｐポリ層をマス
クすることにより、ポリ抵抗を簡単に形成するようにす
ることは、可能である。このマスクステップなしに、全
てのＰポリは、珪素化合物（シリサイド）化される。マ
スクステップにより、珪素化合物が形成されない場合
に、抵抗は、第2I図に示されるように、接触子の１つに
直列であるように、形成され得る。すなわち、ドープさ
れたポリIIは、導電であるが、珪素化合物（シリサイ
ド）で覆われたポリIIの領域（約１〜２オーム／平方）
より、かなり高い抵抗（約500オーム／口）を有する。
ドープされる領域の長さ、シート抵抗、及び、断面領域
を注意深く制御することにより、プロセスは、（抵抗マ
スクで）活性抵抗にわたって窒化物を残し、一方、抵抗
マスクの外側の残りのポリII98を珪素化合物（シリサイ
ド）化する97により、抵抗96を形成する（第2I図）。
の下に、基体コレクタ及びエミッタ接点90、92、94を形
成するように、講じられる。Ｐドープされたポリ層83及
び活性ベース領域50間の結合は、ドープされたポリ層を
熱処理することにより、与えられ、これは、ポリ内のＰ
タイプドーピング材質が下の基板34内に拡散するように
し、付帯的ベース領域86、88をつくり、この領域86、88
は、このＰタイプポリ材質及び活性真正ベース50の間に
接点を与える。特別のステップをこのプロセスに加え、
Ｐポリ層の堆積の後に続かなければならない珪素化合物
（シリサイド）化のステップより前に、Ｐポリ層をマス
クすることにより、ポリ抵抗を簡単に形成するようにす
ることは、可能である。このマスクステップなしに、全
てのＰポリは、珪素化合物（シリサイド）化される。マ
スクステップにより、珪素化合物が形成されない場合
に、抵抗は、第2I図に示されるように、接触子の１つに
直列であるように、形成され得る。すなわち、ドープさ
れたポリIIは、導電であるが、珪素化合物（シリサイ
ド）で覆われたポリIIの領域（約１〜２オーム／平方）
より、かなり高い抵抗（約500オーム／口）を有する。
ドープされる領域の長さ、シート抵抗、及び、断面領域
を注意深く制御することにより、プロセスは、（抵抗マ
スクで）活性抵抗にわたって窒化物を残し、一方、抵抗
マスクの外側の残りのポリII98を珪素化合物（シリサイ
ド）化する97により、抵抗96を形成する（第2I図）。
第2G図に示す様に、ガラス層91が構造全体を覆ってい
る。接触子90、92、94が設置される部分には窓が開けら
れている。
る。接触子90、92、94が設置される部分には窓が開けら
れている。
第2G図に示される完成した断面図を見る者にとっては
直ちに明らかであるように、極めて薄い層34及び32は本
発明の素子の薄いエピ層及び埋め込み層を形成するのに
必要である。二重のコレクタ領域72、74を有する入り込
んだコレクタが設けられているので、コレクタ及び下層
の埋め込み層32の間のアップ／ダウン抵抗が、薄膜34の
存在及びエミッタから二つのコレクタの各々までの間で
バランスされたコレクタ抵抗の存在の両方により減少さ
れる。コレクタはエミッタと同じ活性領域にあるので、
第１図の従来の素子と比較してエミッタからの距離を約
半分にして設置することができる。エミッタから半分の
距離でコレクタが位置しているので、コレクタ抵抗は約
1/4に減少することができる。埋め込み層はより薄くす
る（約1/4）ことができ、従来技術の1/2から1/3の深さ
の分離技術を用いることができ、且つ同様のコレクタ抵
抗値を維持することができる。このことは、製造時間及
びコストを減少し、制御を改善し、より小さい寄生コレ
クタ−基板間容量（40％）を有するより浅い構造を可能
にする。従って、より高速の機能を達成する。同様に、
より低いコレクタ抵抗が本発明の方法の目標となる場合
は、このコレクタ抵抗は同じ方法により約1/4に減少す
ることができる。
直ちに明らかであるように、極めて薄い層34及び32は本
発明の素子の薄いエピ層及び埋め込み層を形成するのに
必要である。二重のコレクタ領域72、74を有する入り込
んだコレクタが設けられているので、コレクタ及び下層
の埋め込み層32の間のアップ／ダウン抵抗が、薄膜34の
存在及びエミッタから二つのコレクタの各々までの間で
バランスされたコレクタ抵抗の存在の両方により減少さ
れる。コレクタはエミッタと同じ活性領域にあるので、
第１図の従来の素子と比較してエミッタからの距離を約
半分にして設置することができる。エミッタから半分の
距離でコレクタが位置しているので、コレクタ抵抗は約
1/4に減少することができる。埋め込み層はより薄くす
る（約1/4）ことができ、従来技術の1/2から1/3の深さ
の分離技術を用いることができ、且つ同様のコレクタ抵
抗値を維持することができる。このことは、製造時間及
びコストを減少し、制御を改善し、より小さい寄生コレ
クタ−基板間容量（40％）を有するより浅い構造を可能
にする。従って、より高速の機能を達成する。同様に、
より低いコレクタ抵抗が本発明の方法の目標となる場合
は、このコレクタ抵抗は同じ方法により約1/4に減少す
ることができる。
Ｎポリからなるコレクタおよびエミッタを用いると、
エミッタ及びコレクタを同じ分離構造内に集積すること
が可能になる。同じ方法及び構造でエミッタ及びコレク
タを形成することにより、コレクタ及びエミッタ要素間
のホトリソグラフィにより決められた領域内に位置する
ベース要素および接触子（約0.25ミクロンの酸化物スペ
ーサによって分離されている）を有し、後のステップに
おいてマスクのアライメントに対する配慮が除去され
る。従って、エミッタから約半分の距離で、且つ従来技
術と比較してより小さい基板対全コレクタ領域比40％を
有している二重コレクタを形成することを可能にする。
エミッタ及びコレクタを同じ分離構造内に集積すること
が可能になる。同じ方法及び構造でエミッタ及びコレク
タを形成することにより、コレクタ及びエミッタ要素間
のホトリソグラフィにより決められた領域内に位置する
ベース要素および接触子（約0.25ミクロンの酸化物スペ
ーサによって分離されている）を有し、後のステップに
おいてマスクのアライメントに対する配慮が除去され
る。従って、エミッタから約半分の距離で、且つ従来技
術と比較してより小さい基板対全コレクタ領域比40％を
有している二重コレクタを形成することを可能にする。
上述の説明から同様に明らかなように、スペーサ60、
62、64、66がベース領域50とコレクタ領域72、74との間
に与えれ、コレクタからベースの距離が3/10ミクロンの
程度の極めて狭い場所であっても、寄生容量は極めい小
さくブレークダウン電圧を比較的高い値に維持すること
ができる。
62、64、66がベース領域50とコレクタ領域72、74との間
に与えれ、コレクタからベースの距離が3/10ミクロンの
程度の極めて狭い場所であっても、寄生容量は極めい小
さくブレークダウン電圧を比較的高い値に維持すること
ができる。
この構造の付加的な利点は、エミッタの下の活性領域
は決してエッチ（RIE）されず、本質的により欠陥が少
ない、従って、より歩留まりが高いということにある。
は決してエッチ（RIE）されず、本質的により欠陥が少
ない、従って、より歩留まりが高いということにある。
従来の素子及び製造方法はポリＩを第１のＰドープベ
ース（Ｐポリ最先製造方法）として設け、エミッタ用Ｐ
ポリストライプ間の空間を開けている。ベース領域間の
領域の下層の単結晶シリコンは、反応性イオンエッチ
（RIE）の照射に曝され、エミッタを損傷する可能性が
ある。本発明のＮポリを先にする製造方法は、活性エミ
ッタが先設けられ、浅い且つ感度の高いエミッタ領域の
シリコンをポリエッチ（シリコンエッチ）またRIEスペ
ーサエッチ（酸化物エッチ）の何れの影響も受けない。
ース（Ｐポリ最先製造方法）として設け、エミッタ用Ｐ
ポリストライプ間の空間を開けている。ベース領域間の
領域の下層の単結晶シリコンは、反応性イオンエッチ
（RIE）の照射に曝され、エミッタを損傷する可能性が
ある。本発明のＮポリを先にする製造方法は、活性エミ
ッタが先設けられ、浅い且つ感度の高いエミッタ領域の
シリコンをポリエッチ（シリコンエッチ）またRIEスペ
ーサエッチ（酸化物エッチ）の何れの影響も受けない。
第１図は、比較的小さい構造の装置を作るのに使用され
る従来技術を説明する図、 第2A図から第2G図は、本発明における各工程を実施する
のに使用されるシークエンスを説明する図、 第2H図は、完成したNPN素子の平面図、 第2I図は、本発明の技術により可能なＰ型抵抗の説明
図。
る従来技術を説明する図、 第2A図から第2G図は、本発明における各工程を実施する
のに使用されるシークエンスを説明する図、 第2H図は、完成したNPN素子の平面図、 第2I図は、本発明の技術により可能なＰ型抵抗の説明
図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭63−28067（ＪＰ，Ａ) 特開 昭62−185369（ＪＰ，Ａ) 特開 昭61−224456（ＪＰ，Ａ) 特開 昭59−43545（ＪＰ，Ａ) 特開 昭60−10748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/737 H01L 21/33 - 21/331
Claims (12)
- 【請求項１】コレクタ接触子（54,56）及びベース領域
（50）を分離するエピタキシャル領域層内にフィールド
酸化物層を有さないバイポーラトランジスタを製造する
方法において、 （ａ）Ｐ型材料の半導体基板（30）上に、Ｎ型材料の層
（32）を形成し、この層（32）上にＮ型材料のエピタキ
シャル層（34）が形成されて、前記層（32）が埋め込め
られ、 （ｂ）絶縁トレンチ（36、38）及び前記工程（ａ）から
結果される構造内にＮ型シンカー領域（39）を形成し、
絶縁トレンチ（36、38）がエピタキシャル層（34）を通
過して延び、シンカー領域（39）が前記エピタキシャル
層（34）の上部表面から前記埋込み層（32）に延びる低
抵抗電流路を与え、前記トレンチ（36、38）によって境
界が決められる領域が、バイポーラトランジスタが製造
されるべき分離された領域を決めており、 （ｃ）前記工程（ｂ）で形成された前記トレンチ（36、
38）の壁の縁取りをする酸化物層（40、42）を形成し、 （ｄ）前記トレンチ（36、38）にポリシリコンを充填
し、 （ｅ）前記トレンチ（36、38）上にフィールド酸化物層
（44）を形成し、 （ｆ）Ｐ型活性ベース領域（50）を前記分離された領域
内の前記エピタキシャル層（34）内に形成し、 （ｇ）エミッタ接触子（52）、及びコレクタ接触子（5
4、56）を前記工程（ｆ）から結果される構造上に形成
し、この形成が、 （ｉ）全エピタキシャル層（34）上にＮ型ドーパントで
ドープされたポリシリコン（52、54、56）の層を形成
し、前記ポリシリコンの層（52、54、56）上に保護酸化
物層（58）を形成し、 （ii）前記Ｎ型ポリシリコンの層（52、54、56）及び前
記酸化物層（58）をパターン化し、前記パターン化が前
記活性ベース領域（50）内のエミッタ領域、及びエミッ
タ接触子（52）を決め、前記エミッタ接触子（52）は前
記活性ベース領域（50）の少なくとも一部を覆い、前記
パターン化が前記エピタキシャル層（34）上の前記活性
ベース領域（50）の外に前記シンカー領域（39）の少な
くとも一部を覆う分離コレクタ接触子（54、56）を決
め、前記パターン化が、前記ドープされたポリシリコン
の層（52、54、56）及び前記酸化物層（58）内に垂直側
壁を形成し、 （ｈ）前記工程（ｇ）から結果される構造上に酸化物層
を堆積し、この酸化物層に異方性エッチングを達成し、
これによって、前記分離された領域上に酸化物側壁スペ
ーサ（60、62、64、66、68）を形成し、前記ドープされ
たポリシリコン層（52、54、56）内に前記垂直側壁を隣
接させ、これによって、前記分離された領域の一部が露
出されて残っており、 （ｉ）前記工程（ｈ）から結果される構造を加熱して、
前記Ｎ型ドーパントを前記ポリシリコンの層（52、54、
56）から前記エピタキシャル層（34）へ拡散することに
よってエミッタ領域（70）及びコレクタ接触領域（72、
74）を形成し、 （ｊ）前記酸化物層（58）上にあって、前記分離された
領域の前記露出された部分と接触して、Ｐ型ドーパント
によってドープされた別のポリシリコンの層（76）を堆
積し、 （ｋ）前記工程（ｊ）から得られる構造を加熱して、前
記Ｐ型ドーパントを前記別のポリシリコンの層から、前
記工程（ｈ）での異方性エッチング中に露出された前記
分離された領域の前記部分に拡散し、前記活性ベース領
域（50）に隣接する付帯的ベース領域（86、88）を形成
し、 前記側壁スペーサ（60、62、64、66、68）が前記コレク
タ接触領域（72）及び前記バイポーラトランジスタの前
記付帯的ベース領域を横方向で分離する横方向の大きさ
を有しており、前記側壁スペーサ（60、62、64、66、6
8）及び前記酸化物層（58）が、前記Ｎ型ドーパントで
ドープされた前記ポリシリコンの層（52、54、56）及び
前記Ｐ型ドーパントでドープされた前記別のポリシリコ
ンの層（76）との間に電気的絶縁を与えることを特徴と
するバイポーラトランジスタを製造する方法。 - 【請求項２】前記付帯的ベース領域（86、88）の深さが
前記活性ベース領域（50）の深さよりも浅いことを特徴
とする請求項１記載の方法。 - 【請求項３】前記工程（ｊ）が前記別のポリシリコンの
層（76）の少なくとも一部の上にシリサイドの層を形成
することを含むことを特徴とする請求項１又は２記載の
方法。 - 【請求項４】シリサイドの層を形成する前記工程の前
に、前記別のポリシリコンの層の一部をマスクする更な
る工程を含み、これによって前記シリサイドの層が形成
されることを防止し、前記この様にマスクされた部分が
抵抗器を定めることを特徴とする請求項３記載の方法。 - 【請求項５】前記埋込み層（32）が約１μｍの厚さを有
し、前記エピタキシャル層（34）が約0.75μｍの厚さを
有することを特徴とする請求項１乃至４何れかに記載の
方法。 - 【請求項６】前記工程（ｂ）が、 （ｉ）前記埋込み層（32）内に延びるが、前記基板（3
0）内には延びない準備トレンチ（36、38）をエッチン
グし、 （ii）前記準備トレンチ（36、38）に前記Ｎ型ドーパン
トを拡散し、これによって、前記Ｎ型シンカーを形成
し、前記Ｎ型シンカー領域（39）が前記埋込み層（32）
内及び前記トレンチ（36、38）に隣接する前記エピタキ
シャル層内に延びており、 （iii）前記準備トレンチ（36、38）の底を通過して基
板内までエッチングして、前記トレンチ（36、38）を形
成し、 （iv）前記トレンチ（36、38）に酸化物の縁取りを設
け、前記トレンチ（36、38）を、ポリシリコンの堆積物
で充填し、次に平坦化することを特徴とする請求項１乃
至５何れかに記載の方法。 - 【請求項７】前記工程（ｂ）は、マスクを形成する準備
工程を含み、このマスクを通して、前記活性ベース領域
（50）にボロンが注入されることを特徴とする請求項１
乃至６何れかに記載の方法。 - 【請求項８】前記バイポーラトランジスタが、２つのコ
レクタ接触子（54、56）を含み、前記工程（ｂ）が、前
記コレクタ接触子（54、56）の各々に対する前記Ｎ型シ
ンカー領域（39）を形成することを含むことを特徴とす
る請求項１乃至７何れかに記載の方法。 - 【請求項９】前記工程（ｇ）において、前記エミッタ及
びコレクタ接触子（52、54、56）が、前記分割された領
域で同時に形成されることを特徴とする請求項１乃至８
何れかに記載の方法。 - 【請求項１０】前記工程（ｇ）において、前記ポリシリ
コンの層（52、54、56）が、それが形成される時又はそ
れが形成された後にドープされることを特徴とする請求
項１乃至９何れかに記載の方法。 - 【請求項１１】前記工程（ｇ）は、前記工程（ｇ）
（ｉ）で形成されたＮ型ポリシリコン（52、54、56）の
層を覆うシリサイドの層（57、59）を形成する工程を含
み、前記工程（ｇ）（ii）が前記シリサイドの層（57、
59）、前記Ｎ型ポリシリコンの層（52、54、56）、及び
前記酸化物層（58）をパターン化する工程を含み、これ
によって、前記エミッタ領域及び前記エミッタ接触子を
決め、且つ前記分離コレクタ接触子（54、56）を決め、
前記パターン化する工程が、前記シリサイドの層（57、
59）、前記ドープされたポリシリコンの層（52、54、5
6）、及び前記酸化物層（58）に垂直側壁を形成するこ
とを特徴とする請求項１乃至10何れかに記載の方法。 - 【請求項１２】前記工程（ｈ）において、前記側壁スペ
ーサ（60、62、64、66、68）は0.25μｍの横方向の大き
さを有していることを特徴とする請求項１乃至11何れか
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18062688A | 1988-04-11 | 1988-04-11 | |
| US180626 | 1988-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02229437A JPH02229437A (ja) | 1990-09-12 |
| JP2905216B2 true JP2905216B2 (ja) | 1999-06-14 |
Family
ID=22661147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1091698A Expired - Lifetime JP2905216B2 (ja) | 1988-04-11 | 1989-04-11 | 高性能バイポーラ構造製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0337720B1 (ja) |
| JP (1) | JP2905216B2 (ja) |
| DE (1) | DE68928787T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930004720B1 (ko) * | 1988-11-04 | 1993-06-03 | 마쯔시따 덴끼 산교 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| JP3145694B2 (ja) * | 1990-08-28 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| FR2672733B1 (fr) * | 1991-02-13 | 1997-08-22 | France Telecom | Perfectionnement au collecteur d'un transistor bipolaire compatible avec la technologie mos. |
| JPH05304262A (ja) * | 1992-04-27 | 1993-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
| DE69427913T2 (de) * | 1994-10-28 | 2002-04-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Bipolarer Hochfrequenztransistor und Verfahren zur Herstellung |
| DE10318422B4 (de) | 2003-04-23 | 2006-08-10 | Infineon Technologies Ag | Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben |
| US20210343582A1 (en) * | 2018-10-12 | 2021-11-04 | Search For The Next, LTD. | Methods of manufacturing a transistor device |
| CN114400261B (zh) * | 2021-12-27 | 2023-09-15 | 理想晶延半导体设备(上海)股份有限公司 | 电池背部结构及其制备方法、电池 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT997240B (it) * | 1973-09-10 | 1975-12-30 | Billi Spa | Dispositivo di taglio dei fili per macchine circolari da calze e simili |
| GB1531473A (en) * | 1975-06-16 | 1978-11-08 | Wildt Mellor Bromley Ltd | Fabric edge control in knitting machines |
| FR2343846A1 (fr) * | 1976-03-08 | 1977-10-07 | Asa Sa | Dispositif de coupe et de retenue du fil pour metier a tricoter circulaire |
| JPS5736372Y2 (ja) * | 1978-09-21 | 1982-08-11 | ||
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6010748A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4604789A (en) * | 1985-01-31 | 1986-08-12 | Inmos Corporation | Process for fabricating polysilicon resistor in polycide line |
| JPS61224456A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | バイポ−ラ型半導体装置の製造方法 |
| DE3688711T2 (de) * | 1985-03-07 | 1993-12-16 | Toshiba Kawasaki Kk | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. |
| CA1258320A (en) * | 1985-04-01 | 1989-08-08 | Madhukar B. Vora | Small contactless ram cell |
| US4740482A (en) * | 1985-11-13 | 1988-04-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing bipolar transistor |
| JPS62185369A (ja) * | 1986-02-10 | 1987-08-13 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0253538B1 (en) * | 1986-07-16 | 1993-03-24 | Texas Instruments Incorporated | A vlsi self-aligned bipolar transistor |
-
1989
- 1989-04-11 EP EP19890303550 patent/EP0337720B1/en not_active Expired - Lifetime
- 1989-04-11 JP JP1091698A patent/JP2905216B2/ja not_active Expired - Lifetime
- 1989-04-11 DE DE1989628787 patent/DE68928787T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68928787T2 (de) | 1998-12-24 |
| EP0337720A2 (en) | 1989-10-18 |
| DE68928787D1 (de) | 1998-09-24 |
| EP0337720A3 (en) | 1990-07-25 |
| EP0337720B1 (en) | 1998-08-19 |
| JPH02229437A (ja) | 1990-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4916083A (en) | High performance sidewall emitter transistor | |
| US4839305A (en) | Method of making single polysilicon self-aligned transistor | |
| US5187109A (en) | Lateral bipolar transistor and method of making the same | |
| US4871684A (en) | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors | |
| US4682409A (en) | Fast bipolar transistor for integrated circuit structure and method for forming same | |
| JPH0630359B2 (ja) | バイポーラトランジスタの製造方法 | |
| EP0290763B1 (en) | High performance sidewall emitter transistor | |
| EP0051534B1 (en) | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth | |
| JP2905216B2 (ja) | 高性能バイポーラ構造製造方法 | |
| US4980738A (en) | Single polysilicon layer transistor with reduced emitter and base resistance | |
| KR0128339B1 (ko) | Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 | |
| JPH0241170B2 (ja) | ||
| US5104816A (en) | Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same | |
| US5776814A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| US6004855A (en) | Process for producing a high performance bipolar structure | |
| JPH0815156B2 (ja) | セルフアライン接触を有するバイポーラトランジスタの製作プロセス | |
| US4721685A (en) | Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper | |
| US4799099A (en) | Bipolar transistor in isolation well with angled corners | |
| JP2660360B2 (ja) | 半導体装置およびその製造方法 | |
| EP0231740A2 (en) | A polysilicon self-aligned bipolar device and process of manufacturing same | |
| US4974046A (en) | Bipolar transistor with polysilicon stringer base contact | |
| CA1205577A (en) | Semiconductor device | |
| EP0253538B1 (en) | A vlsi self-aligned bipolar transistor | |
| WO1999052138A1 (en) | A bipolar transistor having low extrinsic base resistance | |
| EP0251927B1 (en) | Bipolar transistor with polysilicon stringer base contact |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20041213 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20060925 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061003 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20061130 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070614 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100622 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100622 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20110622 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120622 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120622 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120622 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |