JP2741393B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2741393B2 JP2741393B2 JP1031902A JP3190289A JP2741393B2 JP 2741393 B2 JP2741393 B2 JP 2741393B2 JP 1031902 A JP1031902 A JP 1031902A JP 3190289 A JP3190289 A JP 3190289A JP 2741393 B2 JP2741393 B2 JP 2741393B2
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Description
【発明の詳細な説明】 ［概要］ 絶縁膜を介して少なくとも上下に重なる二導電領域
（上層導電領域が再結晶シリコン基板に設けられ、下層
導電領域がシリコン基板に設けられる場合、上層導電領
域が再結晶シリコン基板に設けられ、下層導電領域が再
結晶又は多結晶シリコン基板に設けられる場合、上層導
電領域及び下層導電領域共に金属配線層からなる場合
等）を持つ半導体装置に関し、上層導電領域の画定の際
に、下層導電領域への上層配線体からの接続を予定する
箇所の下層導電領域の直上の上層導電領域をも同時にエ
ッチング除去し接続用開孔を設け、以後直下の第１の絶
縁膜をエッチング除去し、下層導電領域の表面を露出す
る接続用開孔（以後トレンチと称する）を完成し、この
トレンチの側壁にRIE（反応性イオンエッチング）法に
より第２の絶縁膜を残し二領域を絶縁分離し、露出した
下層導電領域上のトレンチに選択化学気相成長導電膜を
平坦に埋め込み、上層配線体からの接続を容易にし、高
集積、高速且つ高信頼性を持たせた半導体集積回路の形
成を可能とした半導体装置。
（上層導電領域が再結晶シリコン基板に設けられ、下層
導電領域がシリコン基板に設けられる場合、上層導電領
域が再結晶シリコン基板に設けられ、下層導電領域が再
結晶又は多結晶シリコン基板に設けられる場合、上層導
電領域及び下層導電領域共に金属配線層からなる場合
等）を持つ半導体装置に関し、上層導電領域の画定の際
に、下層導電領域への上層配線体からの接続を予定する
箇所の下層導電領域の直上の上層導電領域をも同時にエ
ッチング除去し接続用開孔を設け、以後直下の第１の絶
縁膜をエッチング除去し、下層導電領域の表面を露出す
る接続用開孔（以後トレンチと称する）を完成し、この
トレンチの側壁にRIE（反応性イオンエッチング）法に
より第２の絶縁膜を残し二領域を絶縁分離し、露出した
下層導電領域上のトレンチに選択化学気相成長導電膜を
平坦に埋め込み、上層配線体からの接続を容易にし、高
集積、高速且つ高信頼性を持たせた半導体集積回路の形
成を可能とした半導体装置。
［産業上の利用分野］ 本発明はMIS及びバイポーラ型半導体装置に係り、特
に絶縁膜を介して少なくとも上下に重なる二導電領域を
持つ半導体装置において、下層導電領域への上層配線体
からの接続を容易にし、高集積、高速且つ高信頼性を持
たせた半導体集積回路の形成を可能ならしめる半導体装
置に関する。
に絶縁膜を介して少なくとも上下に重なる二導電領域を
持つ半導体装置において、下層導電領域への上層配線体
からの接続を容易にし、高集積、高速且つ高信頼性を持
たせた半導体集積回路の形成を可能ならしめる半導体装
置に関する。
LSI、超LSI等極度に高集積化されるMIS及びバイポー
ラ型半導体装置においては、素子の微細化が進むにつ
れ、絶縁膜を介した二以上の導電領域が上下に重なって
形成されるようになり、下層導電領域への上層配線体か
らの接続が極めて難しくなり、コンタクト領域の確保、
コンタクト抵抗の増大、配線体のステップカバレッジの
低下が生じ、集積回路の高集積化及び高速化への妨げが
顕著になってきている。そこで上記下層導電領域への上
層配線体からの接続において、コンタクト領域が小さ
く、コンタクト抵抗が低く、しかも上層導電領域に悪影
響を及ぼさないステップカバレッジのよい配線体を形成
できる手段が要望されている。
ラ型半導体装置においては、素子の微細化が進むにつ
れ、絶縁膜を介した二以上の導電領域が上下に重なって
形成されるようになり、下層導電領域への上層配線体か
らの接続が極めて難しくなり、コンタクト領域の確保、
コンタクト抵抗の増大、配線体のステップカバレッジの
低下が生じ、集積回路の高集積化及び高速化への妨げが
顕著になってきている。そこで上記下層導電領域への上
層配線体からの接続において、コンタクト領域が小さ
く、コンタクト抵抗が低く、しかも上層導電領域に悪影
響を及ぼさないステップカバレッジのよい配線体を形成
できる手段が要望されている。
［従来の技術］ 絶縁膜を介して少なくとも上下に重なる二導電領域を
持つ半導体装置に関し、一従来例として、上層導電領域
が再結晶シリコン基板に設けられ、下層導電領域がシリ
コン基板に設けられるSOI（Ｓilicon Ｏｎ Ｉnsulato
r）・MIS型半導体装置について記載する。第４図（ａ）
（ｂ）は従来の半導体装置の模式図で、（ａ）は側断面
図、（ｂ）は平面図を示している。
持つ半導体装置に関し、一従来例として、上層導電領域
が再結晶シリコン基板に設けられ、下層導電領域がシリ
コン基板に設けられるSOI（Ｓilicon Ｏｎ Ｉnsulato
r）・MIS型半導体装置について記載する。第４図（ａ）
（ｂ）は従来の半導体装置の模式図で、（ａ）は側断面
図、（ｂ）は平面図を示している。
同図において、101はｐ型シリコン（Si）基板、102は
ｎ型不純物領域、103は厚い絶縁膜、104はｐ型再結晶シ
リコン基板、105はｎ＋型ソースドレイン領域、106はゲ
ート酸化膜、107はゲート電極、108はブロック用酸化
膜、109は燐珪酸ガラス（PSG）膜、110はAl配線を示し
ている。
ｎ型不純物領域、103は厚い絶縁膜、104はｐ型再結晶シ
リコン基板、105はｎ＋型ソースドレイン領域、106はゲ
ート酸化膜、107はゲート電極、108はブロック用酸化
膜、109は燐珪酸ガラス（PSG）膜、110はAl配線を示し
ている。
同図において、ｐ型再結晶シリコン基板104に形成さ
れたSOI・MISトランジスタのバックゲート電極となるｎ
型不純物領域102へのAl配線110からの接続はｐ型再結晶
シリコン基板104（ｎ＋型ソースドレイン領域105を含
む）が存在する箇所では形成できないために、ｐ型再結
晶シリコン基板104が存在しない箇所までずらせて、す
なわちｎ型不純物領域102を必要以上に大きく延在させ
て接続を形成している。コンタクト部は微細であるにも
かかわらず、コンタクト部とｐ型再結晶シリコン基板10
4間のスペースを広くとらなければならないこと及びｐ
型再結晶シリコン基板104に形成された各MISトランジス
タ固有にバックゲート電極となるｎ型不純物領域102へ
のAl配線110からの接続をとらねばならないため高集積
化に極めて不利であった。又、バックゲート電極となる
ｎ型不純物領域102も微細に形成できないので抵抗が増
大し高速化にも極めて不利であった。さらに図には記載
されていないが、ｐ型シリコン（Si）基板に形成するMI
Sトランジスタとｐ型再結晶シリコン基板104に形成する
MISトランジスタを絶縁する絶縁膜103はMISトランジス
タ間の相互作用を防止するため厚く形成する必要がある
のでAl配線110のステップカバレッジが悪くなり、高信
頼性が達成できないという問題もあった。
れたSOI・MISトランジスタのバックゲート電極となるｎ
型不純物領域102へのAl配線110からの接続はｐ型再結晶
シリコン基板104（ｎ＋型ソースドレイン領域105を含
む）が存在する箇所では形成できないために、ｐ型再結
晶シリコン基板104が存在しない箇所までずらせて、す
なわちｎ型不純物領域102を必要以上に大きく延在させ
て接続を形成している。コンタクト部は微細であるにも
かかわらず、コンタクト部とｐ型再結晶シリコン基板10
4間のスペースを広くとらなければならないこと及びｐ
型再結晶シリコン基板104に形成された各MISトランジス
タ固有にバックゲート電極となるｎ型不純物領域102へ
のAl配線110からの接続をとらねばならないため高集積
化に極めて不利であった。又、バックゲート電極となる
ｎ型不純物領域102も微細に形成できないので抵抗が増
大し高速化にも極めて不利であった。さらに図には記載
されていないが、ｐ型シリコン（Si）基板に形成するMI
Sトランジスタとｐ型再結晶シリコン基板104に形成する
MISトランジスタを絶縁する絶縁膜103はMISトランジス
タ間の相互作用を防止するため厚く形成する必要がある
のでAl配線110のステップカバレッジが悪くなり、高信
頼性が達成できないという問題もあった。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、絶縁膜を介して少なくとも上下に重なる二導
電領域を持つ半導体装置に関し、下層導電領域への上層
配線体からの接続において、高集積化を可能とする微細
なコンタクト領域の形成、高速化を可能とする下層導電
領域の抵抗の低減及び高信頼性を可能とするステップカ
バレッジのよい配線体の形成を実現した半導体装置の形
成が不可能であったことである。
るように、絶縁膜を介して少なくとも上下に重なる二導
電領域を持つ半導体装置に関し、下層導電領域への上層
配線体からの接続において、高集積化を可能とする微細
なコンタクト領域の形成、高速化を可能とする下層導電
領域の抵抗の低減及び高信頼性を可能とするステップカ
バレッジのよい配線体の形成を実現した半導体装置の形
成が不可能であったことである。
［問題点を解決するための手段］ 上記問題点は、絶縁膜を介して少なくとも上下に重な
る二導電領域を有する半導体装置であって、上層導電領
域の側面、第１の絶縁膜の側面及び下層導電領域の表面
を露出したトレンチと、前記上層導電領域の側面及び前
記第１の絶縁膜の側面に接して前記トレンチの側壁に設
けられた第２の絶縁膜と、前記第２の絶縁膜の側面及び
前記下層導電領域の表面に接して前記トレンチの内部に
埋め込まれた導電膜と、前記導電膜に接続した上層配線
体とを備え、前記上層導電領域の画定により前記トレン
チが画定されている本発明による半導体装置によって解
決される。
る二導電領域を有する半導体装置であって、上層導電領
域の側面、第１の絶縁膜の側面及び下層導電領域の表面
を露出したトレンチと、前記上層導電領域の側面及び前
記第１の絶縁膜の側面に接して前記トレンチの側壁に設
けられた第２の絶縁膜と、前記第２の絶縁膜の側面及び
前記下層導電領域の表面に接して前記トレンチの内部に
埋め込まれた導電膜と、前記導電膜に接続した上層配線
体とを備え、前記上層導電領域の画定により前記トレン
チが画定されている本発明による半導体装置によって解
決される。
［作 用］ 即ち本発明の半導体装置においては、第１図に示され
るように、第１の絶縁膜を介して少なくとも上下に重な
る二導電領域において、上層導電領域の画定と同時に、
接続を取りたい下層導電領域に達するトレンチを上層導
電領域上からセルフアラインで設け、このトレンチの側
壁にRIE（反応性イオンエッチング）法によりセルフア
ラインで第２の絶縁膜を残し、第１の絶縁膜及び第２の
絶縁膜により二導電領域を絶縁分離し、露出した下層導
電領域上のトレンチに選択化学気相成長導電膜を平坦に
埋め込んで後、上層配線体を接続することができる。
るように、第１の絶縁膜を介して少なくとも上下に重な
る二導電領域において、上層導電領域の画定と同時に、
接続を取りたい下層導電領域に達するトレンチを上層導
電領域上からセルフアラインで設け、このトレンチの側
壁にRIE（反応性イオンエッチング）法によりセルフア
ラインで第２の絶縁膜を残し、第１の絶縁膜及び第２の
絶縁膜により二導電領域を絶縁分離し、露出した下層導
電領域上のトレンチに選択化学気相成長導電膜を平坦に
埋め込んで後、上層配線体を接続することができる。
したがって、高集積化を可能とする微細なコンタクト
領域の形成及び高速化を可能とする下層導電領域の抵抗
の低減、さらに高信頼性を可能とするステップカバレッ
ジのよい配線体の形成を実現した半導体集積回路を形成
することができるようになる。
領域の形成及び高速化を可能とする下層導電領域の抵抗
の低減、さらに高信頼性を可能とするステップカバレッ
ジのよい配線体の形成を実現した半導体集積回路を形成
することができるようになる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）（ｂ）はSOI・MIS型半導体装置における
本発明の第１の実施例の模式図、第２図はSOI・MIS型半
導体装置における本発明の第２の実施例の模式側断面
図、第３図（ａ）〜（ｅ）は本発明の半導体装置（第１
図）の製造方法の一実施例の工程断面図である。
本発明の第１の実施例の模式図、第２図はSOI・MIS型半
導体装置における本発明の第２の実施例の模式側断面
図、第３図（ａ）〜（ｅ）は本発明の半導体装置（第１
図）の製造方法の一実施例の工程断面図である。
第１図（ａ）（ｂ）はｐ型シリコン（Si）基板を用い
た際の本発明の第１の実施例の模式図で、（ａ）は側断
面図を、（ｂ）は平面図を示している。
た際の本発明の第１の実施例の模式図で、（ａ）は側断
面図を、（ｂ）は平面図を示している。
同図において、51は1015cm-3程度のｐ型シリコン（S
i）基板、52はバックゲート電極となるｎ型不純物領
域、53は厚い絶縁膜（第１の絶縁膜）、54は200nm程度
の絶縁膜（第２の絶縁膜）、55は選択化学気相成長導電
膜、56は1016cm-3程度のｐ型再結晶シリコン基板、57は
1020cm-3程度のｎ＋型ソースドレイン領域、58は20nm程
度のゲート酸化膜、59は300nm程度のゲート電極、60は5
0nm程度のブロック用酸化膜、61は800nm程度の燐珪酸ガ
ラス（PSG）膜、62は１μｍ程度のAl配線を示してい
る。
i）基板、52はバックゲート電極となるｎ型不純物領
域、53は厚い絶縁膜（第１の絶縁膜）、54は200nm程度
の絶縁膜（第２の絶縁膜）、55は選択化学気相成長導電
膜、56は1016cm-3程度のｐ型再結晶シリコン基板、57は
1020cm-3程度のｎ＋型ソースドレイン領域、58は20nm程
度のゲート酸化膜、59は300nm程度のゲート電極、60は5
0nm程度のブロック用酸化膜、61は800nm程度の燐珪酸ガ
ラス（PSG）膜、62は１μｍ程度のAl配線を示してい
る。
同図においては、第１の絶縁膜53を介して上層導電領
域であるｐ型再結晶シリコン基板56（ｎ＋型ソースドレ
イン領域57を含む）と下層導電領域であるｎ型不純物領
域52が設けられている場合で、ｐ型再結晶シリコン基板
56の画定に伴い、上層Al配線62から接続が予定されるｎ
型不純物領域52直上のｐ型再結晶シリコン基板56及び第
１の絶縁膜53にｎ型不純物領域52表面を露出するトレン
チがセルフアラインで設けられ、このトレンチの側壁に
セルフアラインで第２の絶縁膜54が設けられ、第１の絶
縁膜53及び第２の絶縁膜54により、ｐ型再結晶シリコン
基板56とｎ型不純物領域52が絶縁分離され、露出したｎ
型不純物領域52上のトレンチに埋め込まれた選択化学気
相成長導電膜55を介してAl配線62に接続される構造によ
りｎ型不純物領域52への接続が形成されている。（ｂ）
平面図より明らかなように、上層導電領域であるｐ型再
結晶シリコン基板56（ｎ＋型ソースドレイン領域57を含
む）の占有面積の一部を利用し、下層導電領域であるｎ
型不純物領域52への上層Al配線62から接続が形成されて
おり、従来に比べ比較的小さなｎ型不純物領域52に微細
なコンタクト領域で平坦なAl配線62による接続が成され
ている。
域であるｐ型再結晶シリコン基板56（ｎ＋型ソースドレ
イン領域57を含む）と下層導電領域であるｎ型不純物領
域52が設けられている場合で、ｐ型再結晶シリコン基板
56の画定に伴い、上層Al配線62から接続が予定されるｎ
型不純物領域52直上のｐ型再結晶シリコン基板56及び第
１の絶縁膜53にｎ型不純物領域52表面を露出するトレン
チがセルフアラインで設けられ、このトレンチの側壁に
セルフアラインで第２の絶縁膜54が設けられ、第１の絶
縁膜53及び第２の絶縁膜54により、ｐ型再結晶シリコン
基板56とｎ型不純物領域52が絶縁分離され、露出したｎ
型不純物領域52上のトレンチに埋め込まれた選択化学気
相成長導電膜55を介してAl配線62に接続される構造によ
りｎ型不純物領域52への接続が形成されている。（ｂ）
平面図より明らかなように、上層導電領域であるｐ型再
結晶シリコン基板56（ｎ＋型ソースドレイン領域57を含
む）の占有面積の一部を利用し、下層導電領域であるｎ
型不純物領域52への上層Al配線62から接続が形成されて
おり、従来に比べ比較的小さなｎ型不純物領域52に微細
なコンタクト領域で平坦なAl配線62による接続が成され
ている。
一般にSOI・MISトランジスタを形成する場合は、再結
晶シリコン基板の底部に生じるチャネル（バックチャネ
ル）を制御するバックゲート電極が必ず必要であり、本
実施例ではバックゲート電極への接続を容易に形成して
いる。
晶シリコン基板の底部に生じるチャネル（バックチャネ
ル）を制御するバックゲート電極が必ず必要であり、本
実施例ではバックゲート電極への接続を容易に形成して
いる。
第２図はSOI・MIS型半導体装置における本発明の第２
の実施例を模式的に示し、71は1015cm-3程度のｐ型シリ
コン基板、72は下地の厚い絶縁膜、73はバックゲート電
極となる再結晶又は多結晶シリコン基板（ｎ又はｐ
型）、74は200nm程度の絶縁膜（第２の絶縁膜）、75は
選択化学気相成長導電膜、76は厚い絶縁膜（第１の絶縁
膜）、77は1016cm-3程度のｐ型再結晶シリコン基板、78
は1020cm-3程度のｎ＋型ソースドレイン領域、79は20nm
程度のゲート酸化膜、80は300nm程度のゲート電極、81
は50nm程度のブロック用酸化膜、82は800nm程度の燐珪
酸ガラス（PSG）膜、83は１μｍ程度のAl配線を示して
いる。
の実施例を模式的に示し、71は1015cm-3程度のｐ型シリ
コン基板、72は下地の厚い絶縁膜、73はバックゲート電
極となる再結晶又は多結晶シリコン基板（ｎ又はｐ
型）、74は200nm程度の絶縁膜（第２の絶縁膜）、75は
選択化学気相成長導電膜、76は厚い絶縁膜（第１の絶縁
膜）、77は1016cm-3程度のｐ型再結晶シリコン基板、78
は1020cm-3程度のｎ＋型ソースドレイン領域、79は20nm
程度のゲート酸化膜、80は300nm程度のゲート電極、81
は50nm程度のブロック用酸化膜、82は800nm程度の燐珪
酸ガラス（PSG）膜、83は１μｍ程度のAl配線を示して
いる。
同図においては、第１の絶縁膜76を介して上層導電領
域であるｐ型再結晶シリコン基板77（ｎ＋型ソースドレ
イン領域78を含む）と下層導電領域である再結晶又は多
結晶シリコン基板（ｎ又はｐ型）73が設けられている場
合で、ｐ型再結晶シリコン基板77の画定に伴い、上層A1
層83から接続が予定される再結晶又は多結晶シリコン基
板73直上のｐ型再結晶シリコン基板77及び第１の絶縁膜
76に再結晶又は多結晶シリコン基板73表面を露出するト
レンチがセルフアラインで設けられ、このトレンチの側
壁にセルフアラインで第２の絶縁膜74が設けられ、第１
の絶縁膜76及び第２の絶縁膜74により、ｐ型再結晶シリ
コン基板77と再結晶又は多結晶シリコン基板73が絶縁分
離され、露出した再結晶又は多結晶シリコン基板73上の
トレンチに埋め込まれた選択化学気相成長導電膜75を介
してAl配線83に接続される構造により再結晶又は多結晶
シリコン基板73への接続が形成されており、比較的小さ
な再結晶又は多結晶シリコン基板73に微細なコンタクト
領域で平坦なAl配線83による接続が成されている。
域であるｐ型再結晶シリコン基板77（ｎ＋型ソースドレ
イン領域78を含む）と下層導電領域である再結晶又は多
結晶シリコン基板（ｎ又はｐ型）73が設けられている場
合で、ｐ型再結晶シリコン基板77の画定に伴い、上層A1
層83から接続が予定される再結晶又は多結晶シリコン基
板73直上のｐ型再結晶シリコン基板77及び第１の絶縁膜
76に再結晶又は多結晶シリコン基板73表面を露出するト
レンチがセルフアラインで設けられ、このトレンチの側
壁にセルフアラインで第２の絶縁膜74が設けられ、第１
の絶縁膜76及び第２の絶縁膜74により、ｐ型再結晶シリ
コン基板77と再結晶又は多結晶シリコン基板73が絶縁分
離され、露出した再結晶又は多結晶シリコン基板73上の
トレンチに埋め込まれた選択化学気相成長導電膜75を介
してAl配線83に接続される構造により再結晶又は多結晶
シリコン基板73への接続が形成されており、比較的小さ
な再結晶又は多結晶シリコン基板73に微細なコンタクト
領域で平坦なAl配線83による接続が成されている。
次いで本発明に係る半導体装置の製造方法の一実施例
について第３図（ａ）〜（ｅ）及び第１図を参照して説
明する。ただし、ここでは本発明の半導体装置に関する
製造方法のみを記述し、一般の半導体集積回路に搭載さ
れる各種の素子（他のトランジスタ、抵抗、容量等）の
形成に関する記述は省略する。
について第３図（ａ）〜（ｅ）及び第１図を参照して説
明する。ただし、ここでは本発明の半導体装置に関する
製造方法のみを記述し、一般の半導体集積回路に搭載さ
れる各種の素子（他のトランジスタ、抵抗、容量等）の
形成に関する記述は省略する。
第３図（ａ） 通常の技法を適用することによりｐ型シリコン基板71
に選択的にｎ型不純物領域52を形成する。次いでｐ型シ
リコン基板51を熱酸化し厚い酸化膜（第１の絶縁膜）53
を成長する。次いで化学気相成長法により500nm程度の
多結晶シリコン膜56を成長する。次いで多結晶シリコン
膜56を酸化し30nm程度の酸化膜63を成長する。次いで化
学気相成長法により50nm程度の窒化膜64を成長する。次
いで硼素をイオン注入する。次いでレーザーアニールを
おこないｐ型再結晶シリコン基板56を活性化させる。
に選択的にｎ型不純物領域52を形成する。次いでｐ型シ
リコン基板51を熱酸化し厚い酸化膜（第１の絶縁膜）53
を成長する。次いで化学気相成長法により500nm程度の
多結晶シリコン膜56を成長する。次いで多結晶シリコン
膜56を酸化し30nm程度の酸化膜63を成長する。次いで化
学気相成長法により50nm程度の窒化膜64を成長する。次
いで硼素をイオン注入する。次いでレーザーアニールを
おこないｐ型再結晶シリコン基板56を活性化させる。
第３図（ｂ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト65をマスク層として窒化膜64、酸化膜63、ｐ型再
結晶シリコン基板56を順次異方性ドライエッチングし島
状に分離されたｐ型再結晶シリコン基板56（SOI基板）
を画定する。この際同時にｎ型不純物領域52への接続予
定領域にも開孔する。
ジスト65をマスク層として窒化膜64、酸化膜63、ｐ型再
結晶シリコン基板56を順次異方性ドライエッチングし島
状に分離されたｐ型再結晶シリコン基板56（SOI基板）
を画定する。この際同時にｎ型不純物領域52への接続予
定領域にも開孔する。
第３図（ｃ） 次いでレジストを除去する。次いで通常のフォトリソ
グラフィー技術を利用し、レジスト66及びｐ型再結晶シ
リコン基板56上の窒化膜64をマスク層として厚い酸化膜
（第１の絶縁膜）53を異方性ドライエッチングしｎ型不
純物領域52表面を露出するトレンチを形成する。
グラフィー技術を利用し、レジスト66及びｐ型再結晶シ
リコン基板56上の窒化膜64をマスク層として厚い酸化膜
（第１の絶縁膜）53を異方性ドライエッチングしｎ型不
純物領域52表面を露出するトレンチを形成する。
第３図（ｄ） 次いでレジストを除去する。次いで化学気相成長法に
より200nm程度の酸化膜（第２の絶縁膜）54を成長し、
異方性ドライエッチングしてトレンチの側壁のみに残
す。次いで露出したｎ型不純物領域52表面に選択化学気
相成長導電膜55を成長させトレンチを平坦に埋め込む。
より200nm程度の酸化膜（第２の絶縁膜）54を成長し、
異方性ドライエッチングしてトレンチの側壁のみに残
す。次いで露出したｎ型不純物領域52表面に選択化学気
相成長導電膜55を成長させトレンチを平坦に埋め込む。
第３図（ｅ） 次いでｐ型再結晶シリコン基板56上の窒化膜64及び酸
化膜63をエッチング除去する。次いでゲート化膜58を成
長する。次いでゲート酸化膜58を成長する。次いで化学
気相成長法により不純物を含んだ多結晶シリコン膜を成
長する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として多結晶シリ
コン膜を異方性ドライエッチングしゲート電極59を形成
する。次いでレジストを除去する。次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）及
びゲート電極59をマスク層として砒素をイオン注入して
ｎ＋型ソースドレイン領域57を形成する。次いでレジス
トを除去する。
化膜63をエッチング除去する。次いでゲート化膜58を成
長する。次いでゲート酸化膜58を成長する。次いで化学
気相成長法により不純物を含んだ多結晶シリコン膜を成
長する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として多結晶シリ
コン膜を異方性ドライエッチングしゲート電極59を形成
する。次いでレジストを除去する。次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）及
びゲート電極59をマスク層として砒素をイオン注入して
ｎ＋型ソースドレイン領域57を形成する。次いでレジス
トを除去する。
第１図 次いで不要のゲート酸化膜58をエッチング除去する。
次いで通常の技法を適用することによりブロック用酸化
膜60及び燐珪酸ガラス（PSG）膜61の成長、高温熱処理
によるｎ＋型ソースドレイン領域57の活性化、電極コン
タクト窓の形成、Al配線62の形成等をおこない半導体装
置を完成する。
次いで通常の技法を適用することによりブロック用酸化
膜60及び燐珪酸ガラス（PSG）膜61の成長、高温熱処理
によるｎ＋型ソースドレイン領域57の活性化、電極コン
タクト窓の形成、Al配線62の形成等をおこない半導体装
置を完成する。
以上実施例に示したように、本発明の半導体装置によ
れば、第１の絶縁膜を介して少なくとも上下に重なる二
導電領域において、上層導電領域の画定と同時に、接続
を取りたい下層導電領域に達するトレンチを上層導電領
域上からセルフアラインで設け、このトレンチの側壁に
RIE（反応性イオンエッチング）法によりセルフアライ
ンで第２の絶縁膜を残し、第１の絶縁膜及び第２の絶縁
膜により二導電領域を絶縁分離し、露出した下層導電領
域上のトレンチに選択化学気相成長導電膜を平坦に埋め
込んで後、上層配線体を接続することができる。
れば、第１の絶縁膜を介して少なくとも上下に重なる二
導電領域において、上層導電領域の画定と同時に、接続
を取りたい下層導電領域に達するトレンチを上層導電領
域上からセルフアラインで設け、このトレンチの側壁に
RIE（反応性イオンエッチング）法によりセルフアライ
ンで第２の絶縁膜を残し、第１の絶縁膜及び第２の絶縁
膜により二導電領域を絶縁分離し、露出した下層導電領
域上のトレンチに選択化学気相成長導電膜を平坦に埋め
込んで後、上層配線体を接続することができる。
したがって、高集積化を可能とする微細なコンタクト
領域の形成及び高速化を可能とする下層導電領域の抵抗
の低減、さらに高信頼性を可能とするステップカバレッ
ジのよい配線体の形成を可能にすることもできる。
領域の形成及び高速化を可能とする下層導電領域の抵抗
の低減、さらに高信頼性を可能とするステップカバレッ
ジのよい配線体の形成を可能にすることもできる。
［発明の効果］ 以上説明のように本発明によれば、MIS型半導体装置
において、下層導電領域への上層配線体からの接続が微
細なコンタクト領域で、又、抵抗の低い下層導電領域
で、さらに、ステップカバレッジの良好な配線体で形成
できるため、高集積及び高速且つ高信頼を併せ持つ極め
て秀れた半導体集積回路を得ることができる。
において、下層導電領域への上層配線体からの接続が微
細なコンタクト領域で、又、抵抗の低い下層導電領域
で、さらに、ステップカバレッジの良好な配線体で形成
できるため、高集積及び高速且つ高信頼を併せ持つ極め
て秀れた半導体集積回路を得ることができる。
第１図（ａ）（ｂ）はSOI・MIS型半導体装置における本
発明の第１の実施例の模式図、 第２図はSOI・MIS型半導体装置における本発明の第２の
実施例の模式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置（第１図）
の製造方法の一実施例の工程断面図、 第４図（ａ）（ｂ）は従来のSOI・MIS型半導体装置の模
式図である。 図において、 51、71はｐ型シリコン（Si）基板、 52はｎ型不純物領域、 53、76は厚い絶縁膜（第１の絶縁膜）、 54、74は側壁の絶縁膜（第２の絶縁膜）、 55、75は選択化学気相成長導電膜、 56、77はｐ型再結晶シリコン基板、 57、78はｎ＋型ソースドレイン領域、 58、79はゲート酸化膜、 59、80はゲート電極、 60、81はブロック用酸化膜、 61、82は燐珪酸ガラス（PSG）膜、 62、83はAl配線、 72は下地の厚い酸化膜、 73は再結晶又は多結晶シリコン基板 を示す。
発明の第１の実施例の模式図、 第２図はSOI・MIS型半導体装置における本発明の第２の
実施例の模式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置（第１図）
の製造方法の一実施例の工程断面図、 第４図（ａ）（ｂ）は従来のSOI・MIS型半導体装置の模
式図である。 図において、 51、71はｐ型シリコン（Si）基板、 52はｎ型不純物領域、 53、76は厚い絶縁膜（第１の絶縁膜）、 54、74は側壁の絶縁膜（第２の絶縁膜）、 55、75は選択化学気相成長導電膜、 56、77はｐ型再結晶シリコン基板、 57、78はｎ＋型ソースドレイン領域、 58、79はゲート酸化膜、 59、80はゲート電極、 60、81はブロック用酸化膜、 61、82は燐珪酸ガラス（PSG）膜、 62、83はAl配線、 72は下地の厚い酸化膜、 73は再結晶又は多結晶シリコン基板 を示す。
Claims (1)
- 【請求項１】第１の絶縁膜を介して少なくとも上下に重
なる二導電領域を有する半導体装置であって、上層導電
領域の一部の側面、直下の第１の絶縁膜の側面及び直下
の下層導電領域の表面を露出したトレンチと、前記上層
導電領域の側面及び前記第１の絶縁膜の側面に接して前
記トレンチの側壁に設けられた第２の絶縁膜と、前記第
２の絶縁膜の側面及び前記下層導電領域の表面に接して
前記トレンチの内部に平坦に埋め込まれた、前記上層導
電領域とは異なる層の導電膜と、前記導電膜上を含む全
面に積層された第２の絶縁膜と、前記導電膜の直上の前
記第３の絶縁膜の一部を開孔した電極コンタクトホール
と、前記電極コンタクトホールを介して前記導電膜に接
続した上層配線体とを備え、前記上層導電領域の画定に
より前記トレンチが画定されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031902A JP2741393B2 (ja) | 1989-02-11 | 1989-02-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031902A JP2741393B2 (ja) | 1989-02-11 | 1989-02-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211668A JPH02211668A (ja) | 1990-08-22 |
| JP2741393B2 true JP2741393B2 (ja) | 1998-04-15 |
Family
ID=12343935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031902A Expired - Fee Related JP2741393B2 (ja) | 1989-02-11 | 1989-02-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741393B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4930894B2 (ja) * | 2005-05-13 | 2012-05-16 | サンケン電気株式会社 | 半導体装置 |
| JP4748532B2 (ja) * | 2007-11-16 | 2011-08-17 | 古河電気工業株式会社 | ＧａＮ系半導体装置の製造方法 |
| JP2008199045A (ja) * | 2008-03-19 | 2008-08-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2008199044A (ja) * | 2008-03-19 | 2008-08-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400865A (en) * | 1980-07-08 | 1983-08-30 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| JPS57180177A (en) * | 1981-04-30 | 1982-11-06 | Toshiba Corp | Semiconductor device |
| JPS6010754A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6343375A (ja) * | 1986-08-11 | 1988-02-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPS63224342A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-02-11 JP JP1031902A patent/JP2741393B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02211668A (ja) | 1990-08-22 |
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