JPS61220453A - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
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- JPS61220453A JPS61220453A JP61057996A JP5799686A JPS61220453A JP S61220453 A JPS61220453 A JP S61220453A JP 61057996 A JP61057996 A JP 61057996A JP 5799686 A JP5799686 A JP 5799686A JP S61220453 A JPS61220453 A JP S61220453A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に係り、特にバイポーラトランジス
タ、及びバイポーラトランジスタと電界効果トランジス
タ特に０ＭＯ８形（相補形金属酸化物シリコン）トラン
ジスタの双方を含む集積回路に関する。
タ、及びバイポーラトランジスタと電界効果トランジス
タ特に０ＭＯ８形（相補形金属酸化物シリコン）トラン
ジスタの双方を含む集積回路に関する。
従来の技術及びその問題点
電界効果トランジスタは主にデジタル分野で使用されて
いるが、無線信号処理などのアナログ分野ではバイポー
ラトランジスタの方がより適している。しかし、例えば
電話等、ある種の分野ではデジタル信号とアナログ信号
の両方を処理する必要があり、このためには一般に周辺
回路に附随じて２つの回路チップを設ける必要がある。
いるが、無線信号処理などのアナログ分野ではバイポー
ラトランジスタの方がより適している。しかし、例えば
電話等、ある種の分野ではデジタル信号とアナログ信号
の両方を処理する必要があり、このためには一般に周辺
回路に附随じて２つの回路チップを設ける必要がある。
バイポーラ及びＭＯ８技術を同一チップ上で結合しよう
とする試みは数多くあるが今日まで完全に成功した例は
ない。通常採用されているのは０ＭＯ３能力をＳａｃ
（標準埋込みコレクタ）バイポーラ技術に追加する方法
である。しかしこれにより得られる装置ではバイポーラ
トランジスタの性能は優れていても０ＭＯ８性能が劣る
。また、バイポーラトランジスタを優れた０ＭＯ８技術
に追加しようとすると、その結果形成される三重拡散構
造が高い寄生抵抗を有するためバイポーラ性能が劣る。
とする試みは数多くあるが今日まで完全に成功した例は
ない。通常採用されているのは０ＭＯ３能力をＳａｃ
（標準埋込みコレクタ）バイポーラ技術に追加する方法
である。しかしこれにより得られる装置ではバイポーラ
トランジスタの性能は優れていても０ＭＯ８性能が劣る
。また、バイポーラトランジスタを優れた０ＭＯ８技術
に追加しようとすると、その結果形成される三重拡散構
造が高い寄生抵抗を有するためバイポーラ性能が劣る。
問題点を解決するための手段
本発明はゲートを有するＭＯＳトランジスタと、ゲート
と同一材料よりなるエミッタを有するバイポーラトラン
ジスタとを含む集積回路を提供する。
と同一材料よりなるエミッタを有するバイポーラトラン
ジスタとを含む集積回路を提供する。
本発明は又、ＭＯＳトランジスタのゲートとバイポーラ
トランジスタのエミッタとを同一の材料より形成する段
階を含む、バイポーラトランジスタとＭＯＳトランジス
タとを含んだ集積回路の製造方法を提供する。
トランジスタのエミッタとを同一の材料より形成する段
階を含む、バイポーラトランジスタとＭＯＳトランジス
タとを含んだ集積回路の製造方法を提供する。
本発明はさらに、ＭＯＳトランジスタのゲートとバイポ
ーラトランジスタのエミッタとを多結晶シリコンより形
成する段階を含む、バイポーラトランジスタとＭＯＳ
トランジスタとを含んだ集積回路の製造方法を提供する
。
ーラトランジスタのエミッタとを多結晶シリコンより形
成する段階を含む、バイポーラトランジスタとＭＯＳ
トランジスタとを含んだ集積回路の製造方法を提供する
。
本発明はさらに、半自己整合したベース接触部を有する
バイポーラトランジスタの製造方法であって、一の伝導
形のベース領域を他の伝導形のシリコン基板の表面領域
中に形成し、一の素子を表面上にベース領域に接触して
形成し、この素子を他の伝導形にドープしてトランジス
タのエミッタとし、該表面領域上にベース領域の両側に
相接して一対の一の伝導形のベース接触領域を素子をマ
スクとして使用しながらイオン注入を行なって形成し、
他の伝導形のコレクタ接触部を該表面領域上にベース接
触部から離して形成する段階を含むことを特徴とする製
造方法を提供する。
バイポーラトランジスタの製造方法であって、一の伝導
形のベース領域を他の伝導形のシリコン基板の表面領域
中に形成し、一の素子を表面上にベース領域に接触して
形成し、この素子を他の伝導形にドープしてトランジス
タのエミッタとし、該表面領域上にベース領域の両側に
相接して一対の一の伝導形のベース接触領域を素子をマ
スクとして使用しながらイオン注入を行なって形成し、
他の伝導形のコレクタ接触部を該表面領域上にベース接
触部から離して形成する段階を含むことを特徴とする製
造方法を提供する。
実施例
以下本発明を実施例について図面を参照しながら説明す
る。
る。
第１図に示すバイポーラ／ＣＭＯ８ｌｉ造はバイポーラ
トランジスタ１、ｎ−チャンネルＭＯＳトランジスタ２
、及びｐ−チャンネルＭＯＳトランジスタ３よりなる。
トランジスタ１、ｎ−チャンネルＭＯＳトランジスタ２
、及びｐ−チャンネルＭＯＳトランジスタ３よりなる。
トランジスタ２はｐ形基板４上に直接形成されているが
、トランジスタ１及び３はそれぞれ基板４中に形成され
たｎ形ウェル５及び６中に形成されている。ｎチャンネ
ルトランジスタ２は従来の０ＭＯ８過程によって形成さ
れ、ｎ＋形のソース及びドレイン領域７及び８をそれぞ
れ含む。ソース及びドレイン領域７及び８には例えばメ
タライゼーション等により外部電気接触部９及び１０が
設けられる。トランジスタ２はさらにゲート酸化物１１
ｉ１２を有する多結晶シリコンゲート１１と、基板４の
ｐ＋形接接触部１３、例えばメタライゼーションにより
形成されるｐ＋形接接触部１３外部電極接触部１４と、
分離用酸化物層１５とを含む。ゲート１１も図示してい
ない手段により外部と電気的に接続されている。ｐ−チ
ャンネルトランジスタ３もまた従来の０ＭＯ５処理によ
りｎ形ウェル６中に形成され、ｐ＋形ソース及びドレイ
ン領域１７．１８、またソース及びドレイン領域１７．
１８に例えばメタライゼーションにより設けられた外部
電気接触部１９゜２０、ゲート酸化物層２２を有する多
結晶シリコンゲート２１、ｎ形ウェル６のｎ＋形接接触
部２３ｎ＋形接接触部２３例えばメタライゼーションに
より形成される外部電気接触部２４、及び分離酸化物１
５を含んでいる。
、トランジスタ１及び３はそれぞれ基板４中に形成され
たｎ形ウェル５及び６中に形成されている。ｎチャンネ
ルトランジスタ２は従来の０ＭＯ８過程によって形成さ
れ、ｎ＋形のソース及びドレイン領域７及び８をそれぞ
れ含む。ソース及びドレイン領域７及び８には例えばメ
タライゼーション等により外部電気接触部９及び１０が
設けられる。トランジスタ２はさらにゲート酸化物１１
ｉ１２を有する多結晶シリコンゲート１１と、基板４の
ｐ＋形接接触部１３、例えばメタライゼーションにより
形成されるｐ＋形接接触部１３外部電極接触部１４と、
分離用酸化物層１５とを含む。ゲート１１も図示してい
ない手段により外部と電気的に接続されている。ｐ−チ
ャンネルトランジスタ３もまた従来の０ＭＯ５処理によ
りｎ形ウェル６中に形成され、ｐ＋形ソース及びドレイ
ン領域１７．１８、またソース及びドレイン領域１７．
１８に例えばメタライゼーションにより設けられた外部
電気接触部１９゜２０、ゲート酸化物層２２を有する多
結晶シリコンゲート２１、ｎ形ウェル６のｎ＋形接接触
部２３ｎ＋形接接触部２３例えばメタライゼーションに
より形成される外部電気接触部２４、及び分離酸化物１
５を含んでいる。
第１図よりわかるように、バイポーラトランジスタ１の
断面はｐチャンネルトランジスタ３の断面と非常によく
似ており、事実標準的０ＭＯ３過程で使用されている数
のマスクに２つの余分のマスクを追加するだけでこれを
０ＭＯ８装置と一体的に形成することができる。バイポ
ーラトランジスタ１はコレクタにｎ形ウェル５を使用し
ており、またウェル５のｎ＋形コレクタ接触部２５及び
例えばメタライゼーション等により形成される外部電気
接触部２６を有する。トランジスタ１のベースはｐ形架
橋部分２８で連結された２つのｐ＋形接触領域２７及び
２７ａ１及びこれらに対照する図示した２つの外部電気
接触部２６ａ及び２６ｂより構成され、またエミッタは
ｐ接頭１１２８に接触するｎ＋形多結晶シリコン領域２
９より構成される。エミッタにはまた外部電気接触部（
図示せず）が設けられる。
断面はｐチャンネルトランジスタ３の断面と非常によく
似ており、事実標準的０ＭＯ３過程で使用されている数
のマスクに２つの余分のマスクを追加するだけでこれを
０ＭＯ８装置と一体的に形成することができる。バイポ
ーラトランジスタ１はコレクタにｎ形ウェル５を使用し
ており、またウェル５のｎ＋形コレクタ接触部２５及び
例えばメタライゼーション等により形成される外部電気
接触部２６を有する。トランジスタ１のベースはｐ形架
橋部分２８で連結された２つのｐ＋形接触領域２７及び
２７ａ１及びこれらに対照する図示した２つの外部電気
接触部２６ａ及び２６ｂより構成され、またエミッタは
ｐ接頭１１２８に接触するｎ＋形多結晶シリコン領域２
９より構成される。エミッタにはまた外部電気接触部（
図示せず）が設けられる。
バイポーラトランジスタ１はｐチャンネルトランジスタ
３と同じ要素を含み、独立に同じバイポーラ構造を製造
することもできるがトランジスタ３と同時に製造される
。多結晶シリコンエミッタトランジスタ１の製造の際２
つの余分に必要なマスクはベース領域２８を形成する際
必要な注入領域を画成し、また「ゲート」酸化物３０に
開口部を形成して多結晶シリコンをベース領域２８と接
触するためのものである。第１及び第２図にはゲート酸
化物は周囲の分離用酸化物Ｊ１１５から分離されている
ように示しである。しかし、第３乃至第８図の説明で明
らかにするがこれは分離用酸化物１５の一部と同時に形
成される。
３と同じ要素を含み、独立に同じバイポーラ構造を製造
することもできるがトランジスタ３と同時に製造される
。多結晶シリコンエミッタトランジスタ１の製造の際２
つの余分に必要なマスクはベース領域２８を形成する際
必要な注入領域を画成し、また「ゲート」酸化物３０に
開口部を形成して多結晶シリコンをベース領域２８と接
触するためのものである。第１及び第２図にはゲート酸
化物は周囲の分離用酸化物Ｊ１１５から分離されている
ように示しである。しかし、第３乃至第８図の説明で明
らかにするがこれは分離用酸化物１５の一部と同時に形
成される。
このようにバイポーラ装置はｎ形ウェルＣＭＯ８技術と
直接に適合しており、その際ｎ形ウェルはコレクタとし
て使用されるａｐｎ形ェルを使用する場合は例えばリン
やヒ素等によるｎ形を形成するイオン注入がさらに必要
である。この段階は一部ｐ形ウェルドライブインによっ
て実行できる。
直接に適合しており、その際ｎ形ウェルはコレクタとし
て使用されるａｐｎ形ェルを使用する場合は例えばリン
やヒ素等によるｎ形を形成するイオン注入がさらに必要
である。この段階は一部ｐ形ウェルドライブインによっ
て実行できる。
ウェル中及びフィールドエリア中の酸化物層の厚さの違
いのためｎ形ウェルのマスクなしの注入も可能である。
いのためｎ形ウェルのマスクなしの注入も可能である。
もちろん、注入の際マスクを用いることもできる。これ
によりｎ形ウェル５がｐ形ウェル５′内に形成されるが
＜ｉｌｌウェル）、これを第２図に示すようにバイポー
ラ装置のコレクタ領域に使用することもできる。
によりｎ形ウェル５がｐ形ウェル５′内に形成されるが
＜ｉｌｌウェル）、これを第２図に示すようにバイポー
ラ装置のコレクタ領域に使用することもできる。
以下、第１図の構造を形成するための基本的処理段階を
第３図乃至第８図を参照しながら説明する。第１のマス
ク及びフォトレジスト（図示せず）を用いてｎ形ウェル
３６及び３７がｐ形基板３２中に例えばリンのイオン注
入及びそれに引続く通常のドライブインにより画成され
る。第２のマスク（図示せず）を使用してｐ形シリコン
基板３２表面上に堆積された窒化珪１１１３１あるいは
二酸化珪素の上にさらに堆積された窒化珪素がパターン
形成され、装置区域とフィールド酸化物が成長される区
域とが区分される。窒化物３１は第３図に示す如く、基
板３２表面上の装置区域に対応する位置に残される。こ
こでフィールドドーパント（図示せず）を基板表面３２
上に適当なマスクを使用しながら窒化珪素層３１中に開
けられた窓を介して例えばホウ素及び／又はリンのイオ
ン注入により注入してもよい。基板は次いで酸化され、
窓内にフィールド酸化物層３３が形成される。窒化物３
１の領域がエツチングにより除去された後基板はさらに
酸化されて薄い酸化物領域３４が厚いフィールド酸化物
域３３の間に形成される（第４図）。次に、第３のマス
ク（図示せず）を用いてフォトレジスト層４１中に窓４
０が画成され（第５図）、この窓を介して例えばホウ素
等のｐ形ドーパントがイオン注入され、これによりバイ
ポーラトランジスタのベース領域４２が形成される。こ
の第３のマスクは前記の２つの追加されるマスクの一方
である。次いで第４のマスク（図示せず）及び適当なフ
ォトレジスト層を用いて窓４３がベース領域４２を覆っ
ている薄い酸化物の領域上に開かれる。整合の良否は以
下の理由から明らかになるように決定的要因にはならな
い。多結晶シリコントランジスタが界面酸化物を必要と
する場合は適当な処理をこの時点で行なうことができる
。この第４のマスクは追加されるマスクのうちの他方に
相当する。フォトレジストが除去された後ドープされて
いない多結晶シリコン層が堆積され、Ａｓ又はＰにより
イオン注入される。この後これにパターンが形成され、
多結晶シリコンエミッタ４４及びゲート４５．４６が形
成される（第６図）。次いで多結晶シリコン層４４，４
５、及び薄い酸化物層の一部領域を適当にパターン形成
したフォトレジスト４１ａで保護した状態で例えばホウ
素等のｐ′″ドーパントを注入し、バイポーラ装置用ベ
ース接触部４７、ｎチャンネルＭＯＳトランジスタ用基
板接触部４８、及びｎチャンネルＭＯＳトランジスタ用
ソース及びドレイン領域４９及び５０を形成する。さら
に別のマスクを使用し、またフォトレジスト５１を適当
にパターン形成して窓を画成し、例えばヒ素等のｎ＋ト
ド−ントをイオン注入してバイポーラ装置のコレクタ接
触部５２、ｎチャンネルＭＯＳトランジスタのソース及
びドレイン領域５３及び５４、及びｎチャンネルＭＯＳ
トランジスタのウェル接触部５５を形成する（第７図）
。フォトレジスト５１を除去した後ウェハは酸化され、
またＰ−８−Ｇ（リン珪酸塩ガラス）層が堆積されて第
１図にｍ１５として示す厚い酸化物層が形成される。別
のマスクを使用しながら酸化物層中にその下側にある領
域への電気接触部のための窓を形成し、このようにして
得られた基板をさらに例えばメタライズし、この金属層
をさらに別の適当なマスクを使用しながらパターン形成
することで第１図に示したのと同等な構造を得ることが
できる。さらに、別のマスク及び処理を行なって従来の
ｎチャンネル及びｎチャンネルＭＯＳトランジスタにお
けると同様なスレッショルドテーラリングを行なっても
よい。
第３図乃至第８図を参照しながら説明する。第１のマス
ク及びフォトレジスト（図示せず）を用いてｎ形ウェル
３６及び３７がｐ形基板３２中に例えばリンのイオン注
入及びそれに引続く通常のドライブインにより画成され
る。第２のマスク（図示せず）を使用してｐ形シリコン
基板３２表面上に堆積された窒化珪１１１３１あるいは
二酸化珪素の上にさらに堆積された窒化珪素がパターン
形成され、装置区域とフィールド酸化物が成長される区
域とが区分される。窒化物３１は第３図に示す如く、基
板３２表面上の装置区域に対応する位置に残される。こ
こでフィールドドーパント（図示せず）を基板表面３２
上に適当なマスクを使用しながら窒化珪素層３１中に開
けられた窓を介して例えばホウ素及び／又はリンのイオ
ン注入により注入してもよい。基板は次いで酸化され、
窓内にフィールド酸化物層３３が形成される。窒化物３
１の領域がエツチングにより除去された後基板はさらに
酸化されて薄い酸化物領域３４が厚いフィールド酸化物
域３３の間に形成される（第４図）。次に、第３のマス
ク（図示せず）を用いてフォトレジスト層４１中に窓４
０が画成され（第５図）、この窓を介して例えばホウ素
等のｐ形ドーパントがイオン注入され、これによりバイ
ポーラトランジスタのベース領域４２が形成される。こ
の第３のマスクは前記の２つの追加されるマスクの一方
である。次いで第４のマスク（図示せず）及び適当なフ
ォトレジスト層を用いて窓４３がベース領域４２を覆っ
ている薄い酸化物の領域上に開かれる。整合の良否は以
下の理由から明らかになるように決定的要因にはならな
い。多結晶シリコントランジスタが界面酸化物を必要と
する場合は適当な処理をこの時点で行なうことができる
。この第４のマスクは追加されるマスクのうちの他方に
相当する。フォトレジストが除去された後ドープされて
いない多結晶シリコン層が堆積され、Ａｓ又はＰにより
イオン注入される。この後これにパターンが形成され、
多結晶シリコンエミッタ４４及びゲート４５．４６が形
成される（第６図）。次いで多結晶シリコン層４４，４
５、及び薄い酸化物層の一部領域を適当にパターン形成
したフォトレジスト４１ａで保護した状態で例えばホウ
素等のｐ′″ドーパントを注入し、バイポーラ装置用ベ
ース接触部４７、ｎチャンネルＭＯＳトランジスタ用基
板接触部４８、及びｎチャンネルＭＯＳトランジスタ用
ソース及びドレイン領域４９及び５０を形成する。さら
に別のマスクを使用し、またフォトレジスト５１を適当
にパターン形成して窓を画成し、例えばヒ素等のｎ＋ト
ド−ントをイオン注入してバイポーラ装置のコレクタ接
触部５２、ｎチャンネルＭＯＳトランジスタのソース及
びドレイン領域５３及び５４、及びｎチャンネルＭＯＳ
トランジスタのウェル接触部５５を形成する（第７図）
。フォトレジスト５１を除去した後ウェハは酸化され、
またＰ−８−Ｇ（リン珪酸塩ガラス）層が堆積されて第
１図にｍ１５として示す厚い酸化物層が形成される。別
のマスクを使用しながら酸化物層中にその下側にある領
域への電気接触部のための窓を形成し、このようにして
得られた基板をさらに例えばメタライズし、この金属層
をさらに別の適当なマスクを使用しながらパターン形成
することで第１図に示したのと同等な構造を得ることが
できる。さらに、別のマスク及び処理を行なって従来の
ｎチャンネル及びｎチャンネルＭＯＳトランジスタにお
けると同様なスレッショルドテーラリングを行なっても
よい。
高能率多結晶エミッタ構造を使用することでバイポーラ
トランジスタのベース及びコレクタ領域のドーピングレ
ベルを最適化し、ベースコレクタ直列抵抗を下げると同
時に高い電流利得を達成することが可能になる。この自
由度は従来のバイポーラトランジスタでは得られなかっ
たものである。
トランジスタのベース及びコレクタ領域のドーピングレ
ベルを最適化し、ベースコレクタ直列抵抗を下げると同
時に高い電流利得を達成することが可能になる。この自
由度は従来のバイポーラトランジスタでは得られなかっ
たものである。
ＣＭＯＳトランジスタのソース及びドレイン領域は多結
晶シリコンゲートの存在のため完全に自己整合した状態
で形成されるが、バイポーラ装置のエミッタは領域４２
及び４７よりなるベースと部分的にしか自己整合しない
。しかし、これによる性能への影響は生じない。
晶シリコンゲートの存在のため完全に自己整合した状態
で形成されるが、バイポーラ装置のエミッタは領域４２
及び４７よりなるベースと部分的にしか自己整合しない
。しかし、これによる性能への影響は生じない。
第１図に示した構造のバイポーラトランジスタは従来の
０ＭＯ８過程に対し２つのマスクを追加すればよいだけ
であり、また非常に高性能であることが見出された。
０ＭＯ８過程に対し２つのマスクを追加すればよいだけ
であり、また非常に高性能であることが見出された。
上記実施例では多結晶シリコンをＭＯＳトランジスタの
ゲート及びバイポーラトランジスタのエミッタの双方に
用いたが、この材料は多結晶シリコンに限定されない。
ゲート及びバイポーラトランジスタのエミッタの双方に
用いたが、この材料は多結晶シリコンに限定されない。
適当な特性を有する他の材料をＭＯＳトランジスタのゲ
ートとバイポーラトランジスタのエミッタに使用しても
よい。材料はキャリアの発生源及びエミッタを形成する
ドーパントを有する導電材料であればよい。多結晶シリ
コンの代わりに使用できる材料としては酸素ドープ多結
晶シリコン、耐熱金属、耐熱金属シリサイド、あるいは
アモルファスシリコン（水素添加等のなされた）が挙げ
られる。
ートとバイポーラトランジスタのエミッタに使用しても
よい。材料はキャリアの発生源及びエミッタを形成する
ドーパントを有する導電材料であればよい。多結晶シリ
コンの代わりに使用できる材料としては酸素ドープ多結
晶シリコン、耐熱金属、耐熱金属シリサイド、あるいは
アモルファスシリコン（水素添加等のなされた）が挙げ
られる。
ドープされた多結晶シリコンは出願人による芙 −国
特許第８５０４７２５号の方法で製造することができる
。
特許第８５０４７２５号の方法で製造することができる
。
本発明によれば、バイポーラ／ＣＭＯ８集積回路を標準
的な０ＭＯ８過程を極くわずか変更しただけで製造でき
る。バイポーラトランジスタを製造するには０ＭＯ８過
程に２つのマスクを追加する変更がなされるが、バイポ
ーラトランジスタ形成過程に必要なマスクの大部分はＣ
ＭＯＳトランジスタの−を形成するのに必要なものと全
く同一である。このようにして形成されたバイポーラ構
造は非常に高い性能を有している。本発明によるバイポ
ーラ及び０ＭＯ３技術のＩＩ積技術はバイポーラ及びＣ
ＭＯＳトランジスタが同時に同一チップ上に形成され、
高いアナログ及びデジタル性能を有する装置を提供する
。
的な０ＭＯ８過程を極くわずか変更しただけで製造でき
る。バイポーラトランジスタを製造するには０ＭＯ８過
程に２つのマスクを追加する変更がなされるが、バイポ
ーラトランジスタ形成過程に必要なマスクの大部分はＣ
ＭＯＳトランジスタの−を形成するのに必要なものと全
く同一である。このようにして形成されたバイポーラ構
造は非常に高い性能を有している。本発明によるバイポ
ーラ及び０ＭＯ３技術のＩＩ積技術はバイポーラ及びＣ
ＭＯＳトランジスタが同時に同一チップ上に形成され、
高いアナログ及びデジタル性能を有する装置を提供する
。
本発明はバイポーラトランジスタ（１）及びＣＭＯＳト
ランジスタ（２，３）が一の基板上に同時に形成される
集積回路で使用されるバイポーラトランジスタ（１）の
構成を提供する。集積回路内ではＣＭＯＳトランジスタ
ゲート（１１，２１）に使用される例えば多結晶シリコ
ンなどの材料と同一の材料がバイポーラ装置のエミッタ
（２９）にも使用され、またバイポーラ装置のコレクタ
は基板（４）中のドープされたウェル（５）により形成
され、さらにバイポーラ装置のベース接触領域はｎ形ウ
ェルＭＯＳトランジスタのソース及びドレイン領域（１
７，１８）と同等な領域（２７゜２７ａ）より形成され
、またベース注入部（２８）により架橋されている。従
来の０ＭＯ８処理を変更して２つのマスキング段階と一
つの注入段階（ベース注入）とを追加した。一のマスキ
ング段階はベース注入部（２８）の領域を画成し、他の
マスキング段階はベース注入部上に酸化物領域（３０）
を画成する。この酸化物領域は適当にドープされたエミ
ッタを形成する多結晶シリコン（２９）とベース（２７
，２７ａ、２８）との接触を与えるために除去される。
ランジスタ（２，３）が一の基板上に同時に形成される
集積回路で使用されるバイポーラトランジスタ（１）の
構成を提供する。集積回路内ではＣＭＯＳトランジスタ
ゲート（１１，２１）に使用される例えば多結晶シリコ
ンなどの材料と同一の材料がバイポーラ装置のエミッタ
（２９）にも使用され、またバイポーラ装置のコレクタ
は基板（４）中のドープされたウェル（５）により形成
され、さらにバイポーラ装置のベース接触領域はｎ形ウ
ェルＭＯＳトランジスタのソース及びドレイン領域（１
７，１８）と同等な領域（２７゜２７ａ）より形成され
、またベース注入部（２８）により架橋されている。従
来の０ＭＯ８処理を変更して２つのマスキング段階と一
つの注入段階（ベース注入）とを追加した。一のマスキ
ング段階はベース注入部（２８）の領域を画成し、他の
マスキング段階はベース注入部上に酸化物領域（３０）
を画成する。この酸化物領域は適当にドープされたエミ
ッタを形成する多結晶シリコン（２９）とベース（２７
，２７ａ、２８）との接触を与えるために除去される。
またベース接触部は半自己整合した状態で形成される。
第１図は本発明の一実施例によるバイポー９７０ＭＯ８
構造の断面図、第２図は第１図に示したｎ形ウェルでは
なくｐ形ウェル内に形成されたバイポーラトランジスタ
を示す図、第３〜第７図はｎ形ウェルを有するバイポー
９７０ＭＯ８構造を製造する様々な段階を示す断面図で
ある。 １・・・バイポーラトランジスタ、２・・・ｎ−チャン
ネルＣＭＯＳトランジスタ、３・・・ｐ−チャンネルＣ
ＭＯＳトランジスタ、４・・・基板、５・−ｎ形ウェル
（コレクタ）、５′・−ｐ形ウェル、６・・・ｎ形ウェ
ル、７・・・ｎ＋形ソース領域、８・・・ｎ＋形トドレ
イン領域９，１０．１４．１９．２０．２４゜２６．２
６ａ、２６ｂ−・・外部電気接触部、１１゜２１．４５
．４６・・・多結晶シリコンゲート、１２・・・ゲート
酸化物層、１３・・・ｐ＋形接接触部１５・・・分離用
酸化物、１７・・・ｐ＋形ソース領域、１８・・・ｐ＋
形トドレイン領域２３・−ｎ＋形接接触部２５・・・ｎ
９形コレクタ接触部、２７，２７ａ−・・ｐ＋形ベース
接触領域、２８・・・ｐ形ベース領域（ベース架橋領域
）、２９・・・ｎ′形多結晶シリコン領域（エミッタ）
、３０・・・「ゲート」酸化物層、３１・・・窒化珪素
層、３２・・・Ｐ形シリコン基板、３３・・・フィール
ド酸化物層、３４・・・酸化物領域、４０゜４３・・・
窓、４１．４１８・・・フォトレジスト層、４２・・・
ベース領域、４４・・・多結晶シリコンエミッタ、４７
・・・ベース接触部（第１の領域）、４８・・・接触部
基板、４９．５３・・・ソース領域、５０゜５４・・・
ドレイン領域、５１・・・フォトレジスト、５２・・・
コレクタ接触部、５５・・・ウェル接触部。 手続補正書 昭和６１年 ５月２９日
構造の断面図、第２図は第１図に示したｎ形ウェルでは
なくｐ形ウェル内に形成されたバイポーラトランジスタ
を示す図、第３〜第７図はｎ形ウェルを有するバイポー
９７０ＭＯ８構造を製造する様々な段階を示す断面図で
ある。 １・・・バイポーラトランジスタ、２・・・ｎ−チャン
ネルＣＭＯＳトランジスタ、３・・・ｐ−チャンネルＣ
ＭＯＳトランジスタ、４・・・基板、５・−ｎ形ウェル
（コレクタ）、５′・−ｐ形ウェル、６・・・ｎ形ウェ
ル、７・・・ｎ＋形ソース領域、８・・・ｎ＋形トドレ
イン領域９，１０．１４．１９．２０．２４゜２６．２
６ａ、２６ｂ−・・外部電気接触部、１１゜２１．４５
．４６・・・多結晶シリコンゲート、１２・・・ゲート
酸化物層、１３・・・ｐ＋形接接触部１５・・・分離用
酸化物、１７・・・ｐ＋形ソース領域、１８・・・ｐ＋
形トドレイン領域２３・−ｎ＋形接接触部２５・・・ｎ
９形コレクタ接触部、２７，２７ａ−・・ｐ＋形ベース
接触領域、２８・・・ｐ形ベース領域（ベース架橋領域
）、２９・・・ｎ′形多結晶シリコン領域（エミッタ）
、３０・・・「ゲート」酸化物層、３１・・・窒化珪素
層、３２・・・Ｐ形シリコン基板、３３・・・フィール
ド酸化物層、３４・・・酸化物領域、４０゜４３・・・
窓、４１．４１８・・・フォトレジスト層、４２・・・
ベース領域、４４・・・多結晶シリコンエミッタ、４７
・・・ベース接触部（第１の領域）、４８・・・接触部
基板、４９．５３・・・ソース領域、５０゜５４・・・
ドレイン領域、５１・・・フォトレジスト、５２・・・
コレクタ接触部、５５・・・ウェル接触部。 手続補正書 昭和６１年 ５月２９日
Claims (15)
- （１）ゲートを有するＭＯＳトランジスタと、ゲートと
同一材料よりなるエミッタを有するバイポーラトランジ
スタとを含む集積回路。 - （２）ゲートは多結晶シリコンよりなる特許請求の範囲
第１項記載の集積回路。 - （３）多結晶シリコンゲート及びエミッタは共通の多結
晶シリコン層より形成される特許請求の範囲第２項記載
の集積回路。 - （４）一の伝導形の第１のウェルを他の伝導形の基板内
に有するＣＭＯＳトランジスタを含み、バイポーラトラ
ンジスタはそのコレクタを構成する一の伝導形の第２の
ウェル内に構成され、またバイポーラトランジスタのベ
ースは該第２のウェル内の、他の伝導形に変換された、
またベース架橋領域により互いに結合され、さらに一の
伝導形の第１のウェル内に形成されたＣＭＯＳトランジ
スタよりなるＭＯＳトランジスタのソース及びドレイン
領域と同時に形成される第１の領域を含み、さらに多結
晶シリコンエミッタはその下の酸化物層中の窓を介して
該架橋領域と接触していることを特徴とする特許請求の
範囲１項又は第２項記載の集積回路。 - （５）一の伝導形の第１のウェルを他の伝導形の基板内
に有するＣＭＯＳトランジスタを含み、バイポーラトラ
ンジスタは一の伝導形の第２のウェル内に配設されたバ
イポーラトンジスタのコレクタを構成する他の伝導形の
第３のウェル内に構成され、バイポーラトランジスタの
ベースは他の伝導形の該第３のウェル内の、一の伝導形
に変換された、またベース架橋領域により結合され、さ
らに基板中に直接形成されたＣＭＯＳトランジスタより
なるＭＯＳトランジスタのソース及びドレイン領域と同
時に形成される第２の領域を含み、さらに多結晶シリコ
ンエミッタはその下の酸化物層中の窓を介して架橋領域
と接触していることを特徴とする特許請求の範囲第２項
記載の集積回路。 - （６）ＭＯＳトランジスタのゲートとバイポーラトラン
ジスタのエミッタとを同一の材料より形成する段階を含
む、バイポーラトランジスタとＭＯＳトランジスタとを
含んだ集積回路の製造方法。 - （７）ＭＯＳトランジスタゲートは多結晶シリコンゲー
トよりなる特許請求の範囲第６項記載の方法。 - （８）ＭＯＳトランジスタゲート及びバイポーラトラン
ジスタエミッタは共通の多結晶シリコン層より形成され
る特許請求の範囲第７項記載の方法。 - （９）一の伝導形の第１のウェルを他の伝導形の基板内
に有するＣＭＯＳトランジスタを含む集積回路において
、バイポーラトランジスタを、そのコレクタを構成する
他の伝導形の第２のウェル内にＣＭＯＳトランジスタの
形成と同時に形成し、 該バイポーラトランジスタの形成を、一の伝導形のウェ
ル内に形成されるＣＭＯＳトランジスタのＭＯＳトラン
ジスタ形成過程と同じであり、しかも一の伝導形のウェ
ル内のＭＯＳトランジスタのソース及びドレイン領域と
同等である２つの領域間にベース架橋領域を形成しもっ
てバイポーラトランジスタのベースを形成することより
なる第１の処理段階と、バイポーラトランジスタの多結
晶層の下側の酸化物層中に窓を形成し、もって多結晶エ
ミッタをバイポーラトランジスタのベースに接触させる
ことよりなる第２の処理段階とを更に有する過程により
行なうことを特徴とする特許請求の範囲第８項記載の方
法。 - （１０）一の伝導形の第１のウェルを他の伝導形の基板
内に有するＣＭＯＳトランジスタを含む集積回路におい
て、バイポーラトランジスタを、一の伝導形の第２のウ
ェル内に配設されたバイポーラトランジスタのコレクタ
を形成する他の伝導形の第３のウェル内にＣＭＯＳトラ
ンジスタの形成と同時に形成し、 該バイポーラトランジスタの形成を、基板中に直接形成
されるＣＭＯＳトランジスタのＭＯＳトランジスタ形成
過程と同じであり、しかも基板中のＭＯＳトランジスタ
のソース及びドレイン領域と同等である２つの領域間に
ベース架橋領域を形成し、もつてバイポーラトランジス
タのベースを形成することよりなる第１の処理段階と、
バイポーラトランジスタの多結晶層の下側の酸化物層中
に窓を形成し、もつて多結晶エミッタをバイポーラトラ
ンジスタのベースに接触させることよりなる第２の処理
段階とを更に有する過程により行なうことを特徴とする
特許請求の範囲第８項記載の方法。 - （１１）一の伝導形の第１のウェルを逆の伝導形の基板
内に有するＣＭＯＳトランジスタを含む集積回路におい
て、バイポーラトランジスタを一の伝導形の第２のウェ
ル内にＣＭＯＳトランジスタと同時に、また同一の処理
により形成し、その際バイポーラトランジスタの製造過
程はベース領域を完成し、また多結晶シリコンエミッタ
とベース領域との間の接触を与える２つのマスキング過
程及び一つの注入過程を含むことを特徴とする特許請求
の範囲第８項記載の方法。 - （１２）半自己整合したベース接触部を有するバイポー
ラトランジスタの製造方法であって、一の伝導形のベー
ス領域を他の伝導形のシリコン基板の表面領域中に形成
し、一の素子を表面上にベース領域に接触して形成し、
この素子を他の伝導形にドープしてトランジスタのエミ
ッタとし、該表面領域上にベース領域の両側に相接して
一対の一の伝導形のベース接触領域を素子をマスクとし
て使用しながらイオン注入を行なつて形成し、他の伝導
形のコレクタ接触部を該表面領域上にベース接触部から
離して形成する段階を含むことを特徴とする製造方法。 - （１３）表面領域は一の伝導形の基板中の他の伝導形ウ
ェルである特許請求の範囲第１２項記載のバイポーラト
ランジスタ製造方法。 - （１４）素子は多結晶シリコンである特許請求の範囲第
１２項記載のバイポーラトランジスタ製造方法。 - （１５）ＮＰＮバイポーラトランジスタと、バイポーラ
トランジスタに隣接したＮチャンネルＭＯＳトランジス
タと、Ｎチャンネルトランジスタに隣接したＰチャンネ
ルＭＯＳトランジスタとを有する基板を含み、バイポー
ラトランジスタ及びＰチャンネルトランジスタはそれぞ
れ基板中のＮ形ウェル内に形成される集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB858507624A GB8507624D0 (en) | 1985-03-23 | 1985-03-23 | Semiconductor devices |
| GB8507624 | 1985-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220453A true JPS61220453A (ja) | 1986-09-30 |
| JPH0799764B2 JPH0799764B2 (ja) | 1995-10-25 |
Family
ID=10576545
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057996A Expired - Lifetime JPH0799764B2 (ja) | 1985-03-23 | 1986-03-14 | 集積回路及びその製造方法 |
| JP61122381A Expired - Lifetime JPH0783024B2 (ja) | 1985-03-23 | 1986-05-29 | バイポ−ラトランジスタの製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122381A Expired - Lifetime JPH0783024B2 (ja) | 1985-03-23 | 1986-05-29 | バイポ−ラトランジスタの製造方法 |
Country Status (11)
| Country | Link |
|---|---|
| US (3) | US4849364A (ja) |
| EP (2) | EP0234054B1 (ja) |
| JP (2) | JPH0799764B2 (ja) |
| KR (2) | KR920006752B1 (ja) |
| CN (2) | CN1004593B (ja) |
| AT (2) | ATE57586T1 (ja) |
| DE (2) | DE3671326D1 (ja) |
| GB (3) | GB8507624D0 (ja) |
| NO (1) | NO173478C (ja) |
| PH (1) | PH26112A (ja) |
| SG (1) | SG69890G (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2188479B (en) * | 1986-03-26 | 1990-05-23 | Stc Plc | Semiconductor devices |
| JPS63239856A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR900001062B1 (ko) * | 1987-09-15 | 1990-02-26 | 강진구 | 반도체 바이 씨 모오스 장치의 제조방법 |
| EP0316104A3 (en) * | 1987-11-03 | 1991-01-30 | Stc Plc | Integrated circuits comprising resistors and bipolar transistors |
| EP0325181B1 (en) * | 1988-01-19 | 1995-04-05 | National Semiconductor Corporation | A method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
| US5124817A (en) * | 1988-01-19 | 1992-06-23 | National Semiconductor Corporation | Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
| FR2626406B1 (fr) * | 1988-01-22 | 1992-01-24 | France Etat | Transistor bipolaire compatible avec la technologie mos |
| GB2214870B (en) * | 1988-02-20 | 1991-09-11 | Stc Plc | Plasma etching process |
| GB8810973D0 (en) * | 1988-05-10 | 1988-06-15 | Stc Plc | Improvements in integrated circuits |
| DE3914910C2 (de) * | 1988-05-10 | 1999-11-25 | Northern Telecom Ltd | Verfahren zur Herstellung einer integrierten Schaltung |
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| US5177582A (en) * | 1989-09-22 | 1993-01-05 | Siemens Aktiengesellschaft | CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same |
| US4983531A (en) * | 1990-02-12 | 1991-01-08 | Motorola, Inc. | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| US4987089A (en) * | 1990-07-23 | 1991-01-22 | Micron Technology, Inc. | BiCMOS process and process for forming bipolar transistors on wafers also containing FETs |
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