KR920006752B1 - 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 일실시예에 따른 쌍극형/CMOS구조의 횡단면도.
제2도는 n-웰부가 아닌 p-웰부에 형성된 제1도의 쌍극 트랜지스터를 도시한 도면.
제3도 내지 제7도는 n-웰부에 형성되는 쌍극형/CMOS구조의 제조단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 쌍극 트랜지스터 2 : n-채널 MOS 트랜지스터
3 : p-채널 MOS 트랜지스터
본 발명은 반도체소자, 특히 쌍극 트랜지스터에 관한 것으로, 구체적으로는 쌍극 및 전계효과트랜지스터, 특히 CMOS(Complementary Metal Oxide Silicon : 상보형 금속 산화 실리콘) 트랜지스터를 포함하는 집적회로에 관한 것이다.
전계효과회로들이 디지탈 분야에서 주로 사용되는 것에 반해, 무선 신호처리와 같은 아날로그 분야에서는 쌍극 회로들이 훨씬 적합하다. 예를 들어 전화 통신과 같은 분야에서는 디지탈 및 아날로그 신호 모두를 처리하는 것이 필요하며, 이러한 것은 일반적으로 주변 회로소자에 결합된 두개의 회로 칩을 필요로 한다. 동일 칩상에 쌍극 및 MOS기술을 결합시키기 위한 많은 시도가 이루어졌지만, 오늘날까지 완전한 성공을 거두지 못했다. 일반적으로 시도된 방법은 SBC(Standard Buried Collector) 쌍극 기술에 CMOS를 부가하는 것이었다. 이같은 시도로 쌍극 소자의 성능은 향상되었으나 CMOS의 성능은 저하시켰다. 쌍극 소자들이 양호한 CMOS기술에 부가되면, 그 결과로 3중 확산된 구조물은 높은 기생 저항을 갖게되어 쌍극 소자의 성능을 저하시킨다.
본 발명의 제1특성에 따르면, 게이트를 갖는 CMOS 트랜지스터 및 게이트와 동일한 물질을 갖는 쌍극트랜지스터를 포함하는 집적회로가 제공된다.
본 발명의 제2특성에 따르면, 다결정성 실리콘 게이트를 갖는 MOS 트랜지스터 및 다결정성 실리콘 에미터를 갖는 쌍극 트랜지스터를 포함하는 집적회로가 제공된다.
본 발명의 제3특성에 따르면, MOS 트랜지스터 게이트 및 쌍극 트랜지스터 에미터를 동일 물질로 형성하는 단계를 포함해서 쌍극형 및 M0S 트랜지스터들의 집적회로를 제조하는 방법이 제공된다.
본 발명의 제4특성에 따르면, MOS 트랜지스터 게이트 및 쌍극 트랜지스터 에미터를 다결정성 실리콘으로 형성하는 단계를 포함해서 쌍극형 및 M0S 트랜지스터들의 집적회로를 제조하는 방법이 제공된다.
제1도에 도시된 쌍극형/CMOS 구조물은 쌍극 트랜지스터(1), n-채널 MOS 트랜지스터(2) 및 p-채널MOS 트랜지스터(3)를 구비한다. 상기 n-채널 MOS 트랜지스터(2)가 p형 기판(4)에 직접 형성되는 것에반해, 나머지 트랜지스터(2, 3)은 기판(4)에 각기 제공된 n-웰부(5, 6)에 형성된다. n-채널 트랜지스터(2)는 통상의 CMOS처리에 의해 형성되머, n+소오스 및 드레인 영역들(7, 8), 금속화에 의해 상기소오스 및드레인 영역들(7, 8)에 각기 제공된 외부 전기 접촉부들(9, 10), 게이트 산화물(12)에 결합된 폴리실리콘 게이트(11), 기판(4)에 대한 p+접촉부(13), 금속화에 의해 제공된 p+접촉부(13)에 대한 외부전기 접촉부(14), 및 분리 산화물(15)을 포함한다. 상기 게이트(1)는 또한 도시되지 않은 소정의 수단에 의해 외부에 전기 접속된다. p-채널 트랜지스터(3)는 또한 n웰부(6)내에 통상의 CMOS처러에 의해 형성되며, p+소오스 및 드레인 영역들(17, 18), 금속화에 의해 상기 소오스 및 드레인 영역들(17, 18)에 각기 제공된 외부전기접촉부들(19, 20), 게이트산화물(22)에 결합된폴리실리콘게이트(21), n-웰부(6)에 대한n+접촉부(23), 금속화에 의해 제공된 n+접촉부(23)에 대한 외부 전기 접촉부(24), 및 분리 산화물(15)을 포함한다.
제1도에서 알수 있듯이, 쌍극 트랜지스터(1)는 횡단면에서 볼때 p-채널 트랜지스터(3)와 매우 유사하며, 실제로도 표준 CM0S처리시 사용된 부재에 두번의 특별 마스크만을 추가함으로써 CM0S소자를 갖는집적화 형태로 제조된다. 쌍극 트랜지스터(1)는 그 콜렉터로서 n-웰부(5)를 사용하며, n+콜렉터 접촉부(25)와 그위에 결합된 예컨대 금속화에 의해 제공된 외부 전기 접촉부(26)를 갖는다. 트랜지스터(1)의 베이스는 도시된 바와같이 2개의 외부 전기 접촉부들(26a, 26b)과 함께 p브리징 영역(28)에 의해 결합된 2개의 p+접촉 영역들(27, 27a)로 구성되어 있다. 그리고, n+폴리실리콘 영역(29)으로 구성된 에미터는 p영역(28)과 접촉하고, 상기 에미터에도 외부 전기 접촉부(도시않음)가 존재한다.
쌍극 트랜지스터(1)는 p-채널 트랜지스터(3)와 같은 소자들을 포함하며, 동일한 쌍극 구조가 독립적으로 제조될 수 있을 지라도 p-채널 트랜지스터와 함께 동시에 제조된다. 폴리실리콘 에미터 트랜지스터(1)의 제조시 필요한 두번의 마스크는 베이스 영역(28)을 만들기 위해 필요한 주입을 결정하기 위한 마스크와 폴리실리콘을 베이스영역(28)에 접촉시킬 수 있도록 "게이트"산화물(30)을 개방시키기 위한 마스크이다. 제1도 및 제2도에 있어서, 게이트 산화물은 분리 산화물(15)의 일부분과 동시에 형성되지만 나머지 분리 산화물(15)과는 분리되며, 이와같은 것은 제3도 내지 제8도의 설명으로부터 명백해질 것이다.
그러므로, 쌍극 트랜지스터 n-웰부 CM0S기술에 직접 적용하고, n-웰부는 콜렉터로써 사용된다. p-웰부 기술에서 사용하려면, 인이나 바스같은 주입이 필요하다. 이같은 단계는 p-웰부 드라이브인 처리중 일부분으로 실행된다. 웰부 및 필드 영역에서의 산화물 두께가 다르기 때문에 마스크식 주입이 교대로 사용될 수도 있지만 n-웰부를 위해 비 마스크식 주입이 사용될 수 있다. 이것은 제2도에 도시된 바와같이 쌍극 트랜지스터의 콜렉터 영역으로써 재차 사용되는 p-웰부(5')(적층된 웰부)내의 n-웰부(5)를 생성한다.
제1도의 구조체를 제조하기 위해 사용된 기본처리 단계는 제3도 내지 제8도를 참조하여 설명하셌다. 제1마스크와 포토레지스트(도시않음)를 사용한후 n형 웰부들(36, 37)이 예컨대 인의 이온 주입과 종래방식의 드라이빙-인(driving-in)처리에 의해 p형 기판(32)에 형성된다. 제 2마스크(도시않음)를 사용한후, p형 실리콘기판(32)의 표면상에 증착된 실리콘 나트라이드층(31) 혹은 실리콘 이산화물 위의 실리콘 니트라이드가 장치 영역과 필드 산화물이 성장될 영역을 구별하기 위해 패턴화 된다. 니트라이드 영역(31)은 제3도에 도시된 바와같이 장치 영역과 대응 위치에 있는 기판(32)표면상에 남는다. 필드 불순물(도시 않음)이 니트라이드층의 개방된 윈도우를 통해서 적당한 마스킹을 사용함으로써 예컨대, 붕소 및 인의 이온 주입에 의해 기판(32)표면으로 주입될 수 있다. 그리고 기판은 윈도우내에 필드 산화물(33)을 형성하도록 산화 된다. 니트라이드 영역(31)은 에칭되고, 기판은 박막 필드 산화물 영역들(33)(제4도)간에 박막 산화물 영역(34)이 형성되도록 다시 산화된다. 제3마스크(도시 않음)를 이용하여 포토레지스트층(41)(제5도)의 윈도우(40)를 형성하고, 쌍극 트랜지스터용 베이스 영역(42)을 생성하기 위해 상기 윈도우를 통해 p형 불순물 예컨대 붕소의 이온이 주입된다. 상기 제 3 마스크는 상기에서 언급한 두번의 추가 마스크중 하나이다. 제 4마스크(도시 생략)와 적절한 포트레지스트층을 사용하여, 베이스영역(42)을 덮는 박막 산화영역에 윈도우를 형성할 수 있다. 상기 배열이 위험하지 않다는 것은 아래의 설명으로부터 명백해질 것이다. 폴리실리콘 트랜지스터에서 공유영역의 산화물 필요하면 적당한 처리가 이용될 수 있다. 상기 제4마스크도 상기에서 언급한 두번의 마스크중 하나이다. 포토레지스터가 제거되고, 도핑되지 않은 다결정성 실리콘층이 증착되고, 비소 혹은 인의 이온이 주입된다. 그리고, 다결정성 에미터(44)와 게이트들(45, 46)(제6도)을 생성하기 위해 패턴화된다.
폴리실리콘(44, 45)와 얇은 산화물 영역중 소정 영역이 적당히 패턴화된 포토레지스트(41a)에 의해 보호되고, 붕소와 같은 p+불순물이 쌍극형 장치의 베이스 접촉영역(47), n-채널 MOS 트랜지스터의 기판 접촉부(48)와 P-채널 MOS 트랜지스터의 소오스 및 드레인 영역들(49, 50)을 제공하기 위해 이온 주입된다.포토레지스트층(51)은 윈도우를 형성하도록 마스크를 다시 사용해서 적절히 패턴화 됨으로써, n+불순물,예를들면 비소가 쌍극형 장치의 콜렉터 접촉부(52), n-채널 MOS 트랜지스터의 소오스 및 드레인 영역들(53,54), 및 p-채널 MOS 트랜지스터의 웰 접촉부(55)(제7도)를 제공하기 위해 이온 주입된다. 포트레지스트(51) 가 제거되고, 웨이퍼가 산화되어, P.S.G(Phosphosilicateglas) 층은 제1도의 층(15)의 두께로 "산화물"층을 생성하도록 증착된다. 밑에 놓인 영역들에 필요한 전기 접촉부를 제공하기 위해, 다른 마스크를 사용해서 산화물층에 윈도우를 형성하고, 기판들에는 제1도와 동일한 구조체를 생성하기 위해 다른 마스크를 사용하는 적당한 때에 금속처리 및 금속패턴처리가 행해진다. n-채널 및 p-채널 MOS 트랜지스터들을 제조하기 위해 그외의 마스킹 및 프로세싱이 종래와 같이 사용될 수도 있다.
효율이 좋은 폴리실리콘 에미터 구조를 사용함으로써 고전류 이득을 유지함과 동시에 베이스-콜렉터와의 낮은 직렬 저항을 생성할 수 있도록 쌍극 트랜지스터의 베이스와 콜렉터 영역들의 도핑 레벨을 적정화 할수 있다. 이 범위는 통상의 쌍극 트랜지스터들에는 이용될 수 없는 것이다.
CMOS 트랜지스터를의 소오스 및 드레인 영역들이 폴리실리콘 게이트에 의하여 완전히 정렬되어 생성됨과 동시에 쌍극형 장치의 에미터는 그 성능이 영역들(42, 47)에 의해 영향을 받지 않지만 영역들(42, 47)로 구성되는 베이스에 반자동으로 정렬될 뿐이다.
제1도에 도시된 구조를 갖는 쌍극 트랜지스터들과 종래의 CMOS처리에 마스크를 두번 부가하여 생성된 CMOS장치는 매우 높은 성능을 갖게 되는 것을 알 수 있다. 그러므로 상기와 같은 사실을 쌍극형 및 CMOS기술들의 집적에 적용하면 고성능의 아날로그 및 디지탈 기능을 제공할 수 있게되고, 쌍극형 및 CMOS 트랜지스터들을 동일 칩상에 동시에 형성할 수 있게 된다.
전술한 특정 실시예에서 다결정성 실리콘이 MOS 트랜지스터 게이트와 쌍극 트랜지스터 에미터로 사용되었기 때문에, 다결정성 실리콘 물질만이 사용이 가능한 것은 아니다. MOS 트랜지스터 게이트와 쌍극 트랜지스터 에미터를 형성하기 위해 적당한 비율의 다른 물질들이 사용될 수도 있다. 상기 물질로는 캐리어들의 소오스와, 에미터를 형성하기 위한 불순물을 합친 도전성 물질일 수도 있다. 다결절성 실리콘 대신에 사용될 수 있는 물질의 예로써 산소가 도핑된 폴리실리콘, 내화성금속, 혹은 내화성 규소화 금속, 비결정성 실리콘(수소화 혹은 기타)등이 있다. 도핑된 다결정성 실리콘은 계류중인 영국 출원번호 제 8504725호에 기술된 바와같은 처리에 의해 제조될 수도 있다.

Claims (14)

  1. 게이트(21)를 갖는 MOS 트랜지스터(3) 및 상기 게이트(21)와 동일 물질로된 에미터(29)를 갖는 쌍극 트랜지스터(1)를 포함하는 것을 특징으로 하는 집적 회로.
  2. 다결정성 실리콘 게이트(21)를 갖는 MOS 트랜지스터(3) 및 다결정성 실리콘 에미터(29)를 갖는 쌍극 트랜지스터(1)를 포함하는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 다결정성 실리콘 게이트(21) 및 에미터(29)는 공통의 다결정성 실리콘층으로 제조된 것을 특징으로 하는 접적 회로.
  4. 제2항 또는 제3항에 있어서, 제2도전형 기판(4)에 형성된 제1도전형의 웰부(6)를 갖는 CMOS트랜지스터(3)를 포함하는데, 상기 트랜지스터(1)는 쌍극 트랜지스터의 콜렉터를 구비하는 제1도전형의 각웰(6)부에 형성되고, 상기 쌍극 트랜지스터의 베이스는 제2도전형으로 변환된 상기 각웰부(6)의 제1영역들(27, 27a)을 포함하며 제1도전형의 각 웰부에 형성된 CMOS 트랜지스터들의 MOS 트랜지스터(3)의 소오스 및 드레인 영역들(17, 18)과 동시에 형성되고 상기 제1영역들(27, 27a)은 브리징 베이스 영역(28)에 의해 연결되고, 다결정성 실리콘 에미터(29)는 그밑에 있는 산화층(30)내의 윈도우를 통해 브리징 베이스영역(28)에 접촉되어 있는 것을 특징으로 하는 집적 회로.
  5. 제2항또는 제3항에 있어서, 상기 제2도전형의 기판(4)에 형성된 제1도전형의 제1도전형의 웰부(5')를 갖는 CMOS 트랜지스터들을 포함하는데, 상기 쌍극 트랜지스터(1)는 제1도전형의 웰부(5')내에 증착된 제2도전형의 웰부(5)에 형성되며 상기 제2도전형의 웰부(5)는 쌍극 트랜지스터의 콜렉터를 구비하고, 상기 쌍극 트랜지스터의 베이스는 제1도전형으로 변환된 제2도전형의 웰부(5)의 제2영역들을 포함하고 기판에 직접 형성된 CM0S 트랜지스터들의 M0S 트랜지스터들의 소오스 및 드레인 영역들과 동시에 형성되고 상기 제2영역들은 브리징 베이스 영역에 의해 연결되고, 상기 다결정성 실리콘 에미터는 그밑에 있는 산화층내의 윈도우를 통해 브리징 베이스 영역에 접촉되어 있는 것을 특징으로 하는 집적 회로.
  6. MOS 트랜지스터 게이트(21)와 쌍극 트랜지스터 에미터(29)를 동일 물질로 형성하는 단계를 포함하는 것을 특징으로 하는 쌍극 및 M0S 트랜지스터들을 갖는 집적 회로 제조 방법.
  7. MOS 트랜지스터 게이트(21)와 쌍극 트랜지스터 에미터(29)를 다결정성 실리콘으로 형성하는 단계를 포함하는 것을 특징으로 하는 쌍극 및 M0S 트랜지스터들을 갖는 집적 회로 제조 방법.
  8. 제7항에 있어서, 상기 MOS 트랜지스터 게이트와 상기 쌍극 트랜지스터 에미터는 공통의 다결정성실리콘층으로 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  9. 제9항에 있어서, 상기 제2도전형의 기판(4)에 형성된 제1도전형의 웰부(6)를 갖는 CMOS 트랜지스터들(3)을 포함하는데, 상기 쌍극 트랜지스터(1)는 그 콜렉터를 구비하는 제2도전형 각 웬부(5)에 상기CMOS 트랜지스터들(3)과 동시에 형성되고, 제1도전형의 웰부(6)에 MOS 트랜지스터들(1)의 소오스 드레인 영역(17, 18)과 동일한 두 영역들(27, 27a)간의 브리징 베이스 영역(28)을 생성함으로써 쌍극 트랜지스터의 베이스를 형성하는 제1처리 단계와 쌍극 트랜지스터의 다결정성층 아래에 있는 산화층(30)내에 윈도우를 생성함으로써 다결정성 에미터(29)가 쌍극 트랜지스터의 베이스(27, 27a, 28)에 접촉되도록 하는 제2처리 단계가 추가되는 것을 제외하고는 제1도전형 웰부(6)에 형성되는 CMOS 트랜지스터들의 MOS 트랜지스터에서 필요한 처리와 마찬가지로 상기 쌍극 트랜지스터가 처리되는 것을 특징으로 하는 집적 회로제조 방법.
  10. 제9항에 있어서, 제2도전형의 기판에 형성된 제1도전형의 웰부(5')를 갖는 CMOS 트랜지스터를포함하는데, 상기 쌍극 트랜지스터는 제1도전형 웰부(5')에 증착된 쌍극 트랜지스터의 콜렉터를 구비하는 제2도전형의 웰부(5)에 형성되며, CMOS 트랜지스터들과 동시에 형성되고, 기판내의 MOS 트랜지스터들의소오스 및 드레인 영역들과 동등한 두 영역들간의 브리징 베이스 영역을 생성함으로써 쌍극 트랜지스터의 베이스를 형성하는 제1처리 단계와 쌍극 트랜지스터의 다결정성층 아래에 있는 산화층에 윈도우를 생성함으로써 다결정성 에미터가 쌍극 트랜지스터의 베이스에 접촉되도록 하는 제2처리 단계가 추가되는 것을 제외하고는 기판에 직접 형성되는 CMOS 트랜지스터들의 MOS 트랜지스터에서 필요한 처리와 마찬가지로 상기 쌍극 트랜지스터가 처리되는 것을 특징으로 하는 집적 회로 제조 방법.
  11. 제9항에 있어서, 제2도전형의 기판에 형성된 제1도전형의 웰부를 갖는 CMOS 트랜지스터를 포함하는데, 상기 쌍극 트랜지스터(1)는 제1도전형의 각 웰부(5)에서 상기 CMOS 트랜지스터들과 동시에 형성되고, 쌍극 트랜지스터의 베이스 영역(27, 27a, 28)의 구성을 완성시키고 다결정성 실리콘 에미터(29)와 베이스 영역(28)간의 접촉부를 얻기 위한 두번의 마스킹 처리와 한번의 주입 처리를 추가로 포함하는 쌍극트랜지스터 제조 처리와 동일하게 처리되는 것을 특징으로 하는 접적 회로 제조 방법.
  12. 제7항에 따른 방법에 의해 제조된 집적 회로.
  13. NPN 쌍극 트랜지스터(1), 상기 쌍극 트랜지스터에 인접한 N-채널 MOS 트랜지스터(2), 및 상기N-채널 트랜지스터에 인접한 P-채널 MOS 트랜지스터(3)를 갖는 기판(4)을 포함하는 집적 회로 구조체에 있어서, 상기 쌍극 트랜지스터와 P-채널 트랜지스터는 상기 기판내의 각 N형 웰부(5, 6)에 형성되는것을 특징으로 하는 집적 회로 구조체.
  14. 제8항에 따른 방법에 의해 제조된 집적 회로.
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