KR100235628B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 제조 단계를 간소화시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 구성은, C 모스 트랜지스터 영역과 바이폴라 트랜지스터 영역이 한정된 반도체 기판이 제공된다. 이 반도체 기판의 바이폴라 트랜지스터 영역에 제2전도형의 베리드 콜렉터 영역이 형성된다. 이어서, 반도체 기판의 소정 부분에 제2전도형의 불순물이 주입되어, 제1웰과, 콜렉터 영역이 형성되고, 반도체 기판의 소정 부분에 제1전도형의 불순물이 이온 주입되어 제2웰이 형성된다. 그리고나서, 반도체 기판 상부에 게이트 절연막과, 게이트 전극 물질이 적층되고, 소정 부분 패터닝되어, 게이트 전극이 형성된다. 그 다음으로, 제1웰의 게이트 전극 양측 및 상기 베이스 영역 상부의 소정 부분에 제1전도형의 불순물이 이온주입되어, 제1전도형의 소오스, 드레인 영역과, 베이스 전극이 형성된다. 그리고나서, 제2웰의 게이트 전극 양측 및 베이스 전극의 양측에 제2전도형의 불순물을 이온 주입하여, 소오스, 드레인 영역과, 콜렉터 전극 및 에미터 전극이 형성된다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로, 바이폴라 트랜지스터와 모스 트랜지스터가 결합된 바이 씨 모스(이하, BICMOS) 소자의 제조 공정시, 공정을 단순화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 워크 스테이션(work station)의 CD롬 드라이버나, 하드 디스크 드라이버등을 콘트롤 하는데 사용되는 SCCI(small component system interface) 칩은 높은 구동 전류 및 수행 능력을 필요로 한다.
이를 달성하기 위하여, 적은 집적 밀도를 차지하면서도 높은 수행 능력을 갖는 모스 트랜지스터와, 빠른 동작 속도를 갖는 바이폴라 트랜지스터의 복합체인 BICMOS가 이용된다. 이 BICMOS는 C모스 트랜지스터의 저 전력 특성과, 바이폴라 트랜지스터의 빠른 동작 속도의 장점들을 지니고, 이 바이폴라 트랜지스터로는 NPN 트랜지스터가 이용된다.
여기서, 종래의 방식에 따른 BICMOS 소자의 제조방법을 첨부한 도면 제1a도 내지 제1d도에 의거하여 자세히 설명하도록 한다.
먼저, 제1a도를 참조하여, 반도체 기판(30)의 소정 부분에 공지된 로코스 산화 방식에 의하여 소자 분리막(31)이 형성된 후, 이후의 이온 주입 공정시 기판의 손상을 방지하기 위하여, 반도체 기판(30) 표면에 스크린 산화막(32)이 형성된다. 그리고나서, 바이폴라 트랜지스터 영역(B)의 콜렉터 예정 영역이 노출되도록 제1마스크 패턴(33)이 형성된다.
그런다음, 노출된 반도체 기판(30)내에 N형의 불순물 예를 들어, 인(phosphorus) 이온이 소정 농도 및 에너지로 이온 주입되어, 반도체 기판(30)의 소정 부분에 콜렉터 영역(34)이 형성된다.
다음으로, 제1b도에 도시된 바와 같이, 제1마스크 패턴(33)은 공지의 방식으로 제거되고, 반도체 기판(30) 표면에 콜렉터 영역(34)의 소정 부분, 바람직하게는, 바이폴라 트랜지스터의 베이스 예정 영역이 노출되도록 제2마스크 패턴(35)이 형성된다. 그 후, 노출된 부분에 P형의 불순물 예를 들어, 보론(B)이 이온 주입되어, 베이스 영역(36)이 형성된다.
그 후, 제1c도를 참조하여, 상기 제2마스크 패턴(35)은 공지의 플라즈마 에슁(ashing) 방식등에 의하여 제거되고, 반도체 기판(30) 상부의 소정 부분에 제3마스크 패턴(37)이 형성된다. 이때, 제3마스크 패턴(37)은 모스 트랜지스터 영역(M)에서 P모스가 형성되어질 N웰 예정 영역이 노출되도록 형성된다. 그 후, 노출된 부분에 N웰 형성용 불순물 예를 들어, 인 이온을 소정의 조건으로 이온 주입하여 N웰(38)이 형성된다.
그리고나서, 제1d도에서와 같이, 상기 제3마스크 패턴(39)은 공지의 방식으로 제거된다음, 모스 트랜지스터 영역(M)의 P웰 예정 영역이 노출되도록 제4마스크 패턴(39)이 공지의 포토리소그라피 공정에 의하여 형성된다. 그 후, 제4마스크 패턴(39)에 의하여 노출된 반도체 기판(30)에 P형의 불순물을 소정의 이온 주입 조건하에서 이온 주입하여, P웰(40)이 형성된다.
그리고나서, 제1e도에 도시된 바와 같이, 제4마스크 패턴(39)은 공지의 방식으로 제거되고, 기판 상부에 존재하는 스크린 산화막(32)도 공지의 방식에 의하여 제거된다. 그리고난 다음, 반도체 기판(30) 상부에 게이트 절연막(41)이 형성되고, 게이트 절연막(41) 상부에 게이트 전극용 도전체가 소정 두께로 형성된다. 이어서, 게이트 전극용 도전체와 게이트 절연막(41)이 상기 N웰 영역(38) 및 P웰 영역(40)의 소정 부분에 존재하도록 패터닝하여, 게이트 전극(42)이 형성된다.
그 후, N웰 영역(38) 및 베이스 영역(36) 중 베이스 전극이 형성될 부분이 노출되도록 제4마스크 패턴(도시되지 않음)이 형성된 다음, P형의 불순물이 소정의 조건하에서 이온 주입되어, P모스의 소오스 드레인 영역(43a,43b)과, 베이스 전극(43c)이 형성된다.
이어서, 제4마스크 패턴(도시되지 않음)이 제거되고, 반도체 기판(30) 상부에 콜렉터 영역(34)과, N웰 영역(40) 및 에미터 전극 예정 영역이 노출되도록 제5마스크 패턴(도시되지 않음)이 형성된다. 이어서, 노출된 반도체 기판(30)에 N형의 불순물 예를 들어, 인 이온이 이온 주입되어, N모스의 소오스, 드레인 영역(44a, 44b)과, 콜렉터 전극(44c), 에미터 전극(44d)이 형성된다. 그 후, 제5마스크 패턴이 제거되어, BICMOS 소자가 완성된다.
그러나, 상기와 같은 공정에 의하여 BICMOS를 형성하게 되면, 일반적인 CMOS 공정에 비하여, 바이폴라 트랜지스터를 형성하기 위한 공정 즉, N형의 콜렉터 영역 형성공정과, 콜렉터내에 P형의 베이스 영역을 형성하는 공정과, P형의 베이스 영역내에 에미터 영역을 형성하는 공정이 각각의 포토리소그라피 공정에 의하여 별도로 형성되므로, 공정 단계가 증대되고, 공정이 복잡해지는 문제점이 발생하게 된다.
이로 인하여, 수율이 감소되어 생산성이 저하된다.
따라서, 본 발명의 목적은, BICMOS의 제조 공정시, BICMOS의 콜렉터 및 베이스 영역을 동일한 마스크를 이용하여 형성하므로서, 포토 리소그라피 공정을 감소시켜, 반도체 소자의 수율 및 생산성을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
제1a도 내지 제1e도는 종래 방식에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리막
13 : 스크린 산화막 14 : 제1마스크 패턴
15 : 베리드 콜렉터 영역 16 : 베이스 영역
17 : 제2마스크 패턴 18a : N웰 영역
18b : 콜렉터 영역 19 : 제3마스크 패턴
20 : P웰 영역 21 : 게이트 절연막
22 : 게이트 전극 23a, 23b : P모스 소오스 드레인 영역
23c : 베이스 전극 24a, 24b : N모스 소오스 드레인 영역
24c : 콜렉터 전극 24d : 에미터 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, C 모스 트랜지스터 영역과 바이폴라 트랜지스터 영역이 한정된 소정 농도를 갖는 제1전도형의 반도체 기판을 제공하는 단계; 상기 바이폴라 트랜지스터 영역의 소정 부분에 제2전도형의 베리드 콜렉터 영역을 형성하는 단계; 상기 반도체 기판의 소정 부분에 제2전도형의 불순물을 주입하여, 제1웰과, 콜렉터 영역을 형성하는 단계로서, 상기 콜렉터 영역과, 베리드 콜렉터 영역은 소정 부분이 접촉되도록 형성하는 단계; 상기 반도체 기판의 소정 부분에 제1전도형의 불순물을 이온 주입하여 제2웰을 형성하는 단계; 상기 제1및 제2웰 상부의 소정 부분에 게이트 전극을 형성하는 단계; 상기 제1웰의 게이트 전극 양측 및 상기 베이스 영역 상부의 소정 부분에 제1전도형의 소오스, 드레인 영역과, 베이스 전극을 형성하는 단계; 상기 제2웰의 게이트 전극 양측 및 상기 베이스 전극의 양측에 제2전도형의 소오스, 드레인 영역과, 콜렉터 전극 및 에미터 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, BICMOS의 바이폴라 트랜지스터의 형성공정시, 콜렉터 및 베이스 영역의 형성을 동일한 마스크를 이용하여 형성하므로서, 제조 공정 단계가 감소되므로, 반도체 소자의 수율 및 생산성이 개선된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 제2a도에 도시된 바와 같이, 반도체 기판(11) 예를 들어, P타입의 실리콘 기판 상부의 소정 부분에 공지된 로코스 산화 방식에 의하여 소자 분리막(12)이 형성된 후, 이후의 이온 주입 공정시 기판의 손상을 방지하기 위하여, 반도체 기판(11) 표면에 스크린 산화막(13)이 형성된다. 이때, 소자 분리막(12)은 모스 트랜지스터 영역(M)과 바이폴라 트랜지스터 영역(B) 사이를 구분한 뿐만 아니라, 바이폴라 트랜지스터의 각 전극 영역 및 모스 트랜지스터 영역(M)의 N모스 영역과 P모스 영역이 구분짓는 역할을 한다.
그리고 나서, 바이폴라 트랜지스터 영역(B)의 소정 부분이 노출되도록 제1마스크 패턴(14)이 형성된다. 이때, 제1 마스크 패턴(14)은 바이폴라 트랜지스터의 베리드(buried) 콜렉터 및 베이스 예정 영역이 노출되도록 공지된 포토리소그라피 공정에 의하여 형성되고, 그 두께는 3 내지 5㎛로 형성된다.
그런 다음, 노출된 반도체 기판(11)내에 N형의 불순물 예를 들어, 인(phosphorus) 이온이 1 내지 2MeV이 이온 주입 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입되어, 베리드 콜렉터 영역(15)이 형성된다.
그 후, 동일한 마스크를 이용하여, 베이스 영역 형성을 위한 P형의 불순물 예를 들어, 보론(boron) 이온이 60 내지 200KeV의 이온 주입 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 기판내에 이온 주입되어, 베이스 영역(16)이 형성된다. 이때, 베이스 영역(16)은 반도체 기판(11)의 불순물 농도에 따라, 즉, 원하고자 하는 베이스 영역(16)의 농도와 반도체 기판(11)의 농도가 유사할 경우 예를 들어, 반도체 기판의 농도가 8×1015∼8×1016atom/㎠ 정도이면, 상기 베이스 영역을 형성하는 단계를 배제할 수 있다.
제2b도를 참조하여 상기 제1마스크 패턴(14)은 공지의 플라즈마 에슁 방식등에 의하여 제거되고, 반도체 기판(11) 상부의 소정 부분에 제2마스크 패턴(17)이 형성된다. 이때, 제2마스크 패턴(17)은 모스 트랜지스터 영역(M)에서 P모스가 형성되어질 N웰 예정 영역과, 베리드 콜렉터 및 베이스 영역의 양 가장자리 부위가 노출되도록 공지의 포토리소그라피 공정에 의하여 형성되고, 바람직하게는 상기 베리드 콜렉터 영역(15) 및 베이스 영역(16)이 소정 부분 노출될 수 있도록 형성되며, 그 두께는 2 내지 4㎛ 정도로 형성된다.
그 후, 노출된 부분에 인 이온을 1차적으로 약 700KeV 내지 1.5MeV의 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입하고, 2차적으로 약 180 내지 250 KeV의 에너지와, 5×1012내지 2×1013ions/㎠의 이온 주입 농도로 이온 주입한 다음, 3차적으로 약 30 내지 80KeV의 에너지와, 2×1012내지 8×1012ions/㎠의 이온 주입 농도로 이온 주입하여 N웰 영역(18a) 및 콜렉터 영역(18b)을 형성한다. 바람직하게는, 상기 N웰 영역(18a)은 이후에 P모스 트랜지스터의 형성시, 문턱 전압이 -0.5 내지 -0.8V가 되도록 이온 주입한다. 이때, 콜렉터 영역(18b)은 상기 베리드 콜렉터 영역(15)과 소정 부분 겹쳐지도록 한다.
그런 다음, 제2c도를 참조하여, 상기 제2마스크 패턴(17)이 공지의 방식으로 제거된 다음, 모스 트랜지스터 영역(M)의 P웰 예정 영역이 노출되도록 제3마스크 패턴(19)이 공지의 포토리소그라피 공정에 의해 형성된다. 여기서, 제3마스크 패턴(19)의 높이는 약 2 내지 4㎛ 정도가 되도록 형성한다.
그 후, 제3마스크 패턴(19)에 의하여 노출된 반도체 기판(11)에 보론 이온을 1차적으로 약 500 내지 700KeV의 에너지와, 1×1013내지 5×1013ions/㎠의 농도로 이온 주입하고, 2차적으로 약 70 내지 120 KeV의 에너지와, 5×1012내지 2×1013ions/㎠의 이온 주입 농도로 이온 주입한 다음, 3차적으로 약 10 내지 30KeV의 에너지와, 1×1012내지 5×1012ions/㎠의 이온 주입 농도로 이온 주입하여 P웰 영역(20)을 형성한다. 바람직하게는, 상기 P웰 영역(20)은 이후에 N모스 트랜지스터의 형성시, 문턱 전압이 -0.5 내지 -0.8V가 되도록 이온 주입한다.
그리고나서, 제2d도에 도시된 바와 같이, 제3마스크 패턴(19)은 공지의 방식으로 제거되고, 기판 상부에 존재하는 스크린 산화막(13)이 공지의 방식에 의하여 제거된다. 그리고난 다음, 반도체 기판(11) 상부에 게이트 절연막(21)이 형성되고, 게이트 절연막(21) 상부에 게이트 전극용 도전체가 소정 두께로 형성된다. 이어서, 게이트 전극용 도전체를 상기 N웰 영역(18a) 및 P웰 영역(20)의 소정 부분에 존재하도록 패터닝하여, 게이트 전극(22)이 형성된다.
그 후, N웰 영역(18a) 및 상기 베이스 영역(16) 상부의 베이스 전극 예정 영역이 노출되도록 제4마스크 패턴(도시되지 않음)이 형성된 다음, P형의 불순물 예를 들어, 보론 이온이 소정의 이온 주입 에너지와, 소정의 농도로 이온 주입하여, P모스의 소오스 드레인 영역(23a, 23b)과, 베이스 전극(23c)이 형성된다.
이어서, 상기 제4마스크 패턴(도시되지 않음)이 제거되고, 반도체 기판(11) 상부에 콜렉터 영역(18b)과, N웰 영역(20) 및 에미터 전극 예정 영역이 노출되도록 제5마스크 패턴(도시되지 않음)이 형성된다. 이어서, 노출된 반도체 기판(11)에 N형의 불순물 예를 들어, 비소(As) 이온이 이온 주입되어, N모스의 소오스, 드레인 영역(24a, 24b)과, 콜렉터 전극(24c), 에미터 전극(24d)이 형성된다. 그 후, 제5마스크 패턴이 제거되어, BICMOS 소자가 완성된다.
여기서, 본 발명에서는 N웰을 형성한 후, P웰을 형성하였지만, 본 발명에서는 그 순서를 달리하여도 동일한 효과를 얻을 수 있다.
마찬가지로, 본 발명에서는 P모스 트랜지스터를 구축한 후, N모스 트랜지스터를 형성하였으나, 그 순서를 달리하여도 본 발명에 적용된다.
그리고, 베리드 콜렉터 영역을 형성하는 단계와, 베이스 영역을 형성하는 단계는 N웰 및 P웰 형성 공정이후에 형성하여도 무방하다.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, BICMOS 소자의 형성 공정에서 베리드 콜렉터 영역과, 베이스 영역을 동일한 마스크를 이용하여 형성하고, N웰의 형성 공정과, 콜렉터 형성 공정을 동시에 진행하므로서, 공정이 단순화된다.
이로써, 제조 수율이 개선되는 효과가 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (14)

  1. C 모스 트랜지스터 영역과 바이폴라 트랜지스터 영역이 한정된 소정 농도를 갖는 제1전도형의 반도체 기판을 제공하는 단계; 상기 바이폴라 트랜지스터 영역에 해당하는 반도체 기판의 소정 부분에 제2전도형의 베리드 콜렉터 영역을 형성하는 단계; 상기 반도체 기판의 소정 부분에 제2전도형의 불순물을 주입하여, 제1웰과, 콜렉터 영역을 형성하는 단계로서, 상기 콜렉터 영역은 베리드 콜렉터 영역과 소정 부분이 접촉되도록 형성하는 단계; 상기 반도체 기판의 소정 부분에 제1전도형의 불순물을 이온 주입하여 제2웰을 형성하는 단계; 상기 제1및 제2웰 상부의 소정 부분에 게이트 전극을 형성하는 단계; 상기 제1웰의 게이트 전극 양측 및 상기 베이스 영역 상부의 소정 부분에 제1전도형의 소오스, 드레인 영역과, 베이스 전극을 형성하는 단계; 상기 제2웰의 게이트 전극 양측 및 상기 베이스 전극의 양측 부분에 제2전도형 불순물을 이온 주입하여, 소오스, 드레인 영역과, 콜렉터 전극 및 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 반도체 기판의 농도는 8×1015∼8×1016atom/㎠인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 베리드 콜렉터 영역을 형성하는 단계는, 상기 반도체 기판의 소정 부분이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 반도체 기판에 제2전도형의 불순물을 이온 주입하여, 베리드 콜렉터 영역을 형성하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 베리드 콜렉터 영역을 형성하기 위한 단계는, 인 이온을 1 내지 2MeV의 이온 주입 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 베리드 콜렉터 영역을 형성하는 단계와, 상기 제1웰 및 콜렉터 영역을 형성하는 단계 사이에, 상기 베리드 콜렉터 영역 상부에 제1전도형의 베이스 영역을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제3항 또는 제5항에 있어서, 상기 베이스 영역을 형성하는 단계는, 상기 베리드 콜렉터를 형성하기 위한 마스크 패턴이 형성된 상태에서 제1전도형의 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 마스크 패턴을 3 내지 5㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 베이스 영역 형성하는 단계는, 보론 이온을 60 내지 200KeV의 이온 주입 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 제1웰과, 콜렉터 영역을 형성하는 단계는, P모스가 형성되어질 N웰 예정 영역과, 바이폴라 트랜지스터 영역의 콜렉터 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 제2전도형 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 마스크 패턴을 형성하는 단계에서, 마스크 패턴은 2 내지 4㎛의 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서, 상기 제2전도형 불순물을 이온 주입하는 단계는, 인 이온을 1차적으로 약 700KeV 내지 1.5MeV의 에너지와, 5×1012내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입하는 단계; 2차적으로 약 180 내지 250KeV의 에너지와, 5×1012내지 2×1013ions/㎠의 이온 주입 농도로 이온 주입하는 단계; 3차적으로 약 30 내지 80KeV의 에너지와, 2×1012내지 8×1012ions/㎠의 이온 주입 농도로 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 제2웰을 형성하는 단계는, 상기 반도체 기판 중 제2웰 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 제1전도형의 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 마스크 패턴은 2 내지 4㎛의 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제12항에 있어서, 상기 제1전도형의 불순물을 이온 주입하는 단계는, 보론 이온을 1차적으로 약 500 내지 700KeV의 에너지와, 1×1013내지 5×1013ions/㎠의 이온 주입 농도로 이온 주입하는 단계; 2차적으로 약 70 내지 120 KeV의 에너지와, 5×1012내지 2×1013ions/㎠의 이온 주입 농도로 이온 주입하는 단계; 3차적으로 약 10 내지 30KeV의 에너지와, 1×1012내지 5×1012ions/㎠의 이온 주입 농도로 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3419672B2 (ja) * 1997-12-19 2003-06-23 富士通株式会社 半導体装置及びその製造方法
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
WO2005053001A2 (en) * 2003-11-25 2005-06-09 Northwestern University Method and system for electronic detection of mechanical perturbations using bimos readouts
US7759924B2 (en) * 2003-11-25 2010-07-20 Northwestern University Cascaded MOSFET embedded multi-input microcantilever
JP4197660B2 (ja) * 2004-04-30 2008-12-17 ローム株式会社 Ｍｏｓトランジスタおよびこれを備えた半導体集積回路装置
EP2394298B1 (en) * 2009-02-06 2013-04-03 Nxp B.V. Ic and ic manufacturing method
US8269931B2 (en) 2009-09-14 2012-09-18 The Aerospace Corporation Systems and methods for preparing films using sequential ion implantation, and films formed using same
US8946864B2 (en) 2011-03-16 2015-02-03 The Aerospace Corporation Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same
US9324579B2 (en) 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8507624D0 (en) * 1985-03-23 1985-05-01 Standard Telephones Cables Ltd Semiconductor devices
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
EP0253724A1 (en) * 1986-07-16 1988-01-20 Fairchild Semiconductor Corporation A method of simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法
DE68925116T2 (de) * 1989-06-28 1996-05-09 Sgs Thomson Microelectronics In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
WO1994016461A1 (en) * 1993-01-04 1994-07-21 Vlsi Technology, Inc. Cmos locos isolation for self-aligned npn bjt in a bicmos process
US5776807A (en) * 1997-08-13 1998-07-07 Tritech Microelectronics, Ltd. Method for fabricating a triple well for bicmos devices

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