JPH11154715A - ＢｉＣＭＯＳの製造方法 - Google Patents

ＢｉＣＭＯＳの製造方法

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JPH11154715A
JPH11154715A JP10178591A JP17859198A JPH11154715A JP H11154715 A JPH11154715 A JP H11154715A JP 10178591 A JP10178591 A JP 10178591A JP 17859198 A JP17859198 A JP 17859198A JP H11154715 A JPH11154715 A JP H11154715A
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mask pattern
ions
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Jae-Kap Kim
載甲 金
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Abstract

(57)【要約】 【課題】本発明は、マスクパターン形成のための工程数
を減らすことができるＢｉＣＭＯＳの製造方法を開始す
る。 【解決手段】本発明のＢｉＣＭＯＳの製造方法は、所定
濃度の第１伝導型の不純物を有する半導体基板に素子分
離膜を形成し相補型ＭＯＳトランジスタのための、二つ
の活性領域からなる第１部分と、バイポーラトランジス
タのための、五つの活性領域からなる第２部分とを定義
する段階、第２部分の中央に位置した三つの活性領域の
表面から第１深さに第２伝導型の不純物をイオン注入し
埋没層を形成する段階、第１部分の一つの活性領域と、
第２部分の両側端部の二つの活性領域とを露出させ、第
２伝導型の不純物をイオン注入し、その表面から第３深
さに至るように第１ウェル領域を形成し、第２部分に形
成された第１ウェル領域は前記第１埋没層と接合される
ようにする段階、及び第１部分中の他の一つの活性領域
を露出させ、第１伝導型の不純物をイオン注入し、その
表面から所定深さに至る第２ウェル領域を形成する段階
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、より具体的には、バイポーラトランジスタ
とＭＯＳトランジスタとが結合されたＢｉＣＭＯＳの製
造方法に関する。
【０００２】一般的に、ワークステーション(work stat
ion)級コンピュータのＣＤロムドライバーやハードディ
スクドライバーなどをコントロールするのに用いられる
ＳＣＣＩ(small component system interface)チップは
高い駆動電流及び速い動作速度を要求する。
【０００３】このようなＳＣＣＩチップに対する条件を
充足させるには、少ない面積を占めながらも高い隨行能
力を有するＭＯＳトランジスタと、速い動作速度を有す
るバイポーラトランジスタとの複合体であるＢｉＣＭＯ
Ｓが利用されるべきである。このＢｉＣＭＯＳは、ＣＭ
ＯＳトランジスタの低電力特性と、バイポーラトランジ
スタの速い動作速度という長所を有し、このバイポーラ
トランジスタとしてはＮＰＮトランジスタが主に用いら
れる。
【０００４】ここで、従来のＢｉＣＭＯＳ素子の製造方
法を添付の図面の図１Ａ乃至１Ｄに基づき詳細に説明す
る。まず、図１Ａを参照すれば、Ｐ型半導体基板３０の
所定部分に公知のロコス(LOCOS)酸化方式によって素子
分離膜３１を形成し、多数の活性領域を定義する。次い
で、以後のイオン注入工程の際、基板の損傷を防止する
ため、活性領域の表面にスクリーン酸化膜３２を形成す
る。その後、バイポーラトランジスタ領域Ｂのコレクタ
を形成するため、五つの活性領域を露出する第１マスク
パターン３３を形成する。次に、露出された活性領域へ
Ｎ型の不純物、例えばリン(phosphorus)イオンを所定濃
度及びエネルギーでイオン注入し、半導体基板３０の所
定部分にコレクタ領域３４を形成する。
【０００５】続いて、図１Bに示したように、第１マス
クパターン３３を公知のプラズマアッシング(Plasma As
hing)方法により除去してから、半導体基板３０の表面
にコレクタ領域は３４の所定部分、即ち端部の二つの活
性領域を除いた三つの活性領域を露出する第２マスクパ
ターン３５を形成する。その後、露出された部分へＰ型
の不純物、例えばホウ素Ｂをイオン注入し、ベース領域
３６を形成する。
【０００６】その後、図１Ｃを参照すれば、前記第２マ
スクパターン３５を除去してから、相補型ＭＯＳ形成の
ための二つの活性領域のいずれか一つの活性領域(Ｐウ
ェル予定領域)を露出する第３マスクパターン３７を形
成する。その後、露出された部分にＮウェル形成用不純
物、例えばリンイオンを所定の条件でイオン注入してＮ
ウェル３８を形成する。
【０００７】次に、図１Ｄを参照すれば、前記第３マス
クパターン３９を公知の方式により除去してから、ＭＯ
Ｓトランジスタ領域Ｍの残りの活性領域(Ｐウェル予定
領域)を露出する第４マスクパターン３９を公知のフォ
トリソグラフィー工程によって形成する。その後、第４
マスクパターン３９によって露出された半導体基板３０
にＰ型の不純物を所定のイオン注入の条件下でイオン注
入し、Ｐウェル４０を形成する。
【０００８】しかる後、図１Ｅに示したように、第４マ
スクパターン３９は公知の方式により除去し、基板の上
部に存在するスクリーン酸化膜３２も公知の式により除
去する。その後、全面に絶縁膜とポリシリコンのような
導電体膜を所定厚さで蒸着してからパターニングし、相
補型ＭＯＳトランジスタ領域Ｍの二つの活性領域の表面
の所定部分に、ゲート絶縁膜４１とゲート電極４２を形
成する。
【０００９】その後、Ｎウェル領域３８及びベース領域
３６の中、両側端部の二つの活性領域を露出する第４マ
スクパターン(図示せず)を形成してから、Ｐ型の不純物
を所定の条件下でイオン注入し、ＰＭＯＳのソースドレ
イン領域４３ａ、４３ｂとベース電極４３ｃを形成す
る。
【００１０】続いて、第４マスクパターン(図示せず)が
除去され、半導体基板３０の上部にコレクタ領域３４、
Ｐウェル領域４０及びベース領域３６の中、中央の活性
領域(エミッタ電極の予定領域)を露出する第５マスクパ
ターン(図示せず)を形成する。次いで、露出された半導
体基板３０にＮ型の不純物、例えばリンをイオン注入
し、ＮＭＯＳのソース、ドレイン領域４４ａ、４４ｂ、
コレクタ電極４４ｃ及びエミッタ電極４４ｄを形成す
る。その後、第５マスクパターンを除去する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ような工程によりＢｉＣＭＯＳを形成することになる
と、一般のＣＭＯＳ工程に比し、バイポーラトランジス
タを形成するための工程、即ちＮ型のコレクタ領域３４
の形成工程と、コレクタ内にＰ型のベース領域３６を形
成する工程と、Ｐ型のベース領域３６内にエミッタ領域
４４ｄを形成する工程とが各々のフォトリソグラフィー
工程によって別に形成されるので、工程段階が増大さ
れ、工程が複雑になるという問題点が発生される。これ
により、収率が減少され生産性が低下される。
【００１２】従って、本発明の目的は、ＢｉＣＭＯＳの
製造工程の際、ＢｉＣＭＯＳのコレクタ及びベース領域
を同じマスクを利用し形成することにより、フォトリソ
グラフィー工程回数を減少させることができるＢｉＣＭ
ＯＳの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の一側面によれ
ば、相補型ＭＯＳトランジスタとバイポーラトランジス
タを単一の半導体基板に有する半導体素子の製造のた
め、まず、所定濃度の第１伝導型の不純物を有する半導
体基板が提供される。次に、前記半導体基板に多数の素
子分離膜を形成し前記相補型ＭＯＳトランジスタのため
の第１領域と、前記バイポーラトランジスタのための第
２領域とを定義する。ここで、前記第１領域は二つの活
性領域からなり、前記第２領域は五つの活性領域からな
る。次に、前記第２部分中で中央の三つの活性領域を露
出するマスクパターンを形成する。しかる後、前記マス
クパターンを利用し、三つの露出された活性領域を含む
領域の表面から第１深さに第２伝導型の不純物をイオン
注入し埋没層を形成する。その後、前記第１部分のいず
れか一つの活性領域と、前記第２部分中の両側端部の二
つの活性領域とに第２伝導型の不純物を有する第１ウェ
ル領域を形成し、前記第２部分に形成された第１ウェル
領域は前記埋没層と接合されるように形成する。次い
で、前記第１部分中残りの活性領域に第２ウェル領域を
形成する。
【００１４】本発明の他の側面によれば、第１埋没層を
形成してから同じマスクパターンを利用し、三つの露出
された活性領域を含む領域の表面から第２深さに第１伝
導型の不純物をイオン注入し、第２埋没層を形成する。
前記第２深さは前記第１深さより浅い。その後、第１部
分のいずれか一つの活性領域と、第２部分中の両側端部
の二つの活性領域とに第２伝導型の不純物を有する第１
ウェル領域を形成する段階を行う。
【００１５】
【作用】前記の方法を適用した本発明によれば、ＢｉＣ
ＭＯＳのバイポーラトランジスタの形成工程の際、コレ
クタ及びベース領域が同じマスクを利用し形成されるの
で、製造工程段階が減少され、これにより、収率及び生
産性が改善される。
【００１６】
【発明の実施の形態】以下、添付の図面に基づき本発明
の望ましい実施例を詳細に説明する。添付の図面の図２
Ａ乃至図２Ｄは、本発明による半導体素子の製造方法を
説明するための各製造工程別の断面図である。まず、図
２Ａを参照すれば、第１伝導型の半導体基板１１、例え
ばＰ型のシリコン基板１１が提供される。半導体基板１
１は、ロコス方法により形成された多数、例えば八つの
素子分離膜１２と、前記素子分離膜１２によって定義さ
れる多数の活性領域、例えば七つの活性領域とを含む。
図２Ａから、左側に位置した二つの活性領域は、ＰＭＯ
ＳとＮＭＯＳとで構成されるＣＭＯＳトランジスタの形
成のためのもので、領域「Ｍ」(又は第１領域)として表
示され、右側に位置した五つの活性領域は、バイポーラ
トランジスタの形成のためのもので、領域「Ｂ」(又は
第２領域)としてに表示される。
【００１７】上部の所定部分に公知のロコス酸化方式に
より素子分離膜１２が形成された後、以後のイオン注入
工程の際、基板の損傷を防止するため、各活性利用域の
表面にスクリーン酸化膜１３が形成される。
【００１８】しかる後、バイポーラトランジスタ領域Ｂ
の中央部に位置した三つの活性領域を露出する第１マス
クパターン１４が形成される。この時、第１マスクパタ
ーン１４は公知のフォトリソグラフィー工程により形成
され、その厚さは３乃至５μｍの範囲を有する。
【００１９】次に、第２伝導型、即ちＮ型の不純物、例
えばリン(phosphorus)イオンを１乃至２MeVのイオン注
入エネルギーと、５×１０１２乃至５×１０１３ions/c
m２のイオン注入濃度とでイオン注入し、露出された領
域の表面から第１深さに第１埋没層１５を形成する。
【００２０】その後、同じマスク１４を利用し、Ｐ型の
不純物、例えばホウ素(boron)イオンを６０乃至２００K
eVのイオン注入エネルギーと、５×１０１２乃至５×１
０ １３ions/cm２のイオン注入濃度とで露出された基板
内にイオン注入し、基板１１の表面から第２深さに第２
埋没層１６を形成する。ここで、第１深さは第２深さよ
り深い。従って、第２埋没層１６は第１埋没層１５より
基板１１の表面から浅い所に位置する。ここで、第１埋
没層１５はバイポーラトランジスタのコレクタ領域の一
部(以下、第１コレクタ領域という)に該当し、第２埋没
層１６はバイポーラトランジスタのベース領域に該当す
る。一方、前記第２埋没層１６は、半導体基板１１とそ
の不純物濃度が類似している範囲にある場合、例えば半
導体基板の濃度が８×１０１５乃至８×１０１６atom/c
m２程度であれば、前記第２埋没層１６をょ形成する段
階は省略可能である。
【００２１】図２Ｂを参照すれば、前記第１マスクパタ
ーン１４は公知のプラズマアッシング(Plasma Ashing)
方式等により除去され、第１領域(「Ｍ」領域)のいずれ
か一つの活性領域、ここでは左側の活性領域と、第２領
域(「Ｂ」領域)の両側端部にある二つの活性領域とを露
出する第２マスクパターン１７が公知のフォトリソグラ
フィー方法により形成される。この時、用いられた第２
マスクパターンの厚さは２乃至４μｍ程度である。ここ
で、第１領域で露出された活性領域は、ＰＭＯＳの形式
のためのＮウェルの予定領域に該当し、第２領域で露出
された二つの活性領域は、バイポーラトランジスタのコ
レクタ領域の一部に該当する。その後、リンイオンを約
７０KeV乃至１．５MeVのエネルギーと、５×１０１２乃
至５×１０１３ions/cm２のイオン注入濃度とで１次イ
オン注入し、約１８０乃至２５０KeVのエネルギーと、
５×１０１２乃至５×１０１３ions/cm２のイオン注入
濃度とで２次イオン注入した後、約３０乃至８０KeVの
エネルギーと、２×１０１２乃至８×１０１２ions/cm
２のイオン注入濃度とで３次イオン注入し、Ｎウェル領
域１８a及びコレクタ領域の一部分１８ｂを形成する。
現在の工程段階で形成されたコレクタ領域の一部分１８
ｂは、前記第１埋没層１５と後続熱処理工程のうちオー
バーラップされ、バイポーラトランジスタのコレクタ領
域を形成する。前記Ｎウェル領域１８aの不純物濃度
は、ＰＭＯＳトランジスタのソース／ドレイン領域の形
成のための後続工程後に、しきい電圧が−０．５乃至−
０．８Ｖになるようにするのが望ましい。
【００２２】しかる後、図２Ｃを参照すれば、前記第２
マスクパターン１７が公知の方式により除去された後、
第１領域Ｍの残りの活性領域(Ｐウェルの予定領域)が露
出されるように第３マスクパターン１９を公知のフォト
リソグラフィー工程によって形成する。ここで、第３マ
スクパターン１９の高さは約２乃至４μｍ程度となるよ
うに形成する。
【００２３】次いで、第３マスクパターン１９により露
出された半導体基板１１にホウ素イオンを約５００乃至
７００KeVのエネルギーと、１×１０１３乃至５×１０
１３ions/cm２の濃度とで１次イオン注入し、約７０乃
至１２０KeVのエネルギーと、５×１０１２乃至２×１
０１３ions/cm２のイオン注入濃度とで２次イオン注入
してから、約１０乃至３０KeVのエネルギーと、１×１
０１２乃至５×１０１２ions/cm２のイオン注入濃度と
で３次イオン注入し、Ｐウェル領域２０を形成する。前
記Ｐのウェル領域２０の不純物濃度は、ＮＭＯＳトラン
ジスタのソース／ドレイン領域の形成のための後続工程
の後、しきい電圧が−０．５乃至−０．８Ｖになるよう
にすることが望ましい。
【００２４】次に、図２Ｄを参照すれば、第３マスクパ
ターン１９は公知の方式により除去され、基板上部に存
在するスクリーン酸化膜１３が公知の方式により除去さ
れる。その後、半導体基板１１の上部に各々所定厚さを
有する絶縁膜とポリシリコンのような導電体膜を順次的
に蒸着する。続いて、蒸着された導電体とその下部の絶
縁膜を前記Ｎウェル領域１８ａ及びＰウェル領域２０の
所定部分に存在するようにパターニングし、ゲート電極
２２とその下部のゲート絶縁膜２１を形成する。
【００２５】しかる後、Ｎウェル領域１８ａ及び前記ベ
ース領域１６の上部のベース電極の予定領域が露出され
るように、第４マスクパターン(図示せず)を形成してか
ら、Ｐ型の不純物、例えばホウ素イオンを所定のイオン
注入エネルギーと、所定の濃度とでイオン注入し、ＰＭ
ＯＳのソース、ドレイン領域２３ａ、２３ｂ及びバイポ
ーラトランジスタのベース電極２３ｃを形成する。
【００２６】続いて、前記第４マスクパターン(図示せ
ず)を除去し、半導体基板１１の上部にＮウェル領域２
０、第２領域Ｂのコレクタ領域１８ｂに該当する両側端
部の二つの活性領域、及びベース領域２３ｃの中央に位
置した活性領域(エミッタの予定領域：２４d)が露出さ
れるように、第５マスクパターン(図示せず)を形成す
る。次に、露出された半導体基板１１にＮ型の不純物、
例えばヒ素(Ａｓ)イオンをイオン注入し、ＮＭＯＳのソ
ース、ドレイン領域２４ａ、２４ｂ、コレクタ電極２４
ｃ、及びエミッタ電極２４ｄを形成する。その後、第５
マスクパターンを除去してから、通常の後続工程を進ん
でＢｉＣＭＯＳ素子を完成する。
【００２７】一方、上記の実施例では、第１領域でＰＭ
ＯＳの形成のためのＮウェルをまず形成してからウェル
を形成したが、その順序を異にしても同じ効果が得られ
る。
【００２８】また、上記の実施例では、ＣＭＯＳとＮＰ
Ｎのバイポーラトランジスタが同じ基板に構成された例
を説明したが、ＮＰＮバイポーラトランジスタの代わり
にＰＮＰトランジスタを適用する場合にも同じ製造工程
上の効果が得られる。
【００２９】そして、コレクタの形成のための第１埋没
層１５を形成する段階と、ベースの形成のための第２埋
没層１６を形成する段階とは、図２Ｃで説明されたＰウ
ェル領域２０を形成する工程以後に適用しても同じ効果
が得られる。
【００３０】
【発明の効果】以上で説明したように、本発明によれ
ば、ＢｉＣＭＯＳ素子の成形工程において、ベース領域
の形成のためのマスクを適用しコレクタの一部を形成
し、ＣＭＯＳのウェル領域の形成のためのマスクを適用
しコレクタの残りの部分を形成することにより、従来の
方法に比しコレクタの形成のためのマスク形成工程を省
略できる。従って、本願方法は、ＢｉＣＭＯＳの製造に
おける生産性を向上させる効果が提供できる。
【００３１】ここでは、本発明の特定実施例に対して説
明し示したが、当業者によってこれに対する訂正や変形
ができる。従って、以下、特許請求の範囲は、本発明の
真の思想と範囲に属する限り、あらゆる訂正や変形を含
むことと理解できる。
【図面の簡単な説明】
【図１】 Ａ乃至Ｅは、従来の技術によるＢｉＣＭＯＳ
の製造方法を説明するための断面図である。
【図２】 Ａ乃至Ｄは、本発明によるＢｉＣＭＯＳの製
造方法を説明するための各製造工程の断面図である。
【符号の説明】
１１…半導体基板 １２…素子分離膜 １３…スクリーン酸化膜 １４…第１マスクパターン １５…第１埋没層 １６…第２埋没層またはベース領域 １７…第２マスクパターン １８ａ…Ｎウェル領域 １８ｂ…コレクタ領域 １９…第３マスクパターン ２０…Ｐウェル領域 ２１…ゲート絶縁膜 ２２…ゲート電極 ２３ａ、２３ｂ…ＰＭＯＳソースドレイン領域 ２３ｃ…ベース電極 ２４ａ、２４ｂ…ＮＭＯＳソースドレイン領域 ２４ｃ…コレクタ電極 ２４ｄ…エミッタ電極

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】相補型ＭＯＳトランジスタとバイポーラト
    ランジスタを単一の半導体基板に有する半導体基板に有
    する半導体素子の製造方法において、所定濃度の第１伝
    導型の不純物を有する半導体基板を提供する段階、前記
    半導体基板に多数の素子分離膜を形成し前記相補型ＭＯ
    Ｓトランジスタのための、二つの活性領域からなる第１
    部分と、前記バイポーラトランジスタのための、五つの
    活性領域からなる第２部分とを定義する段階、前記第２
    部分中で中央の三つの活性領域を露出する第１マスクパ
    ターンを形成する段階、前記第１マスクパターンを利用
    し、前記三つの露出された活性領域を含む領域の表面か
    ら第１深さに第２伝導型の不純物をイオン注入し、埋没
    層を形成する段階、前記第１部分のいずれか一つの活性
    領域と、前記第２部分中の両側端部の二つの活性領域を
    露出する第２マスクパターンとを形成する段階、前記第
    ２マスクパターンの形成された結果物の基板へ第２伝導
    型の不純物をイオン注入し、前記第２マスクパターンに
    よって露出された活性領域の表面から第２深さに至るよ
    うに第１ウェル領域を形成し、前記第２部分に形成され
    た第１ウェル領域は前記第１埋没層と接合されるように
    第１ウェル領域を形成する段階、前記第１部分中残りの
    活性領域を露出する第３マスクパターンを形成する段
    階、及び、前記第３マスクパターンの形成された結果物
    の基板へ第１伝導型の不純物をイオン注入し、前記第３
    マスクパターンによって露出された活性領域の表面から
    第３深さに至るように第２ウェル領域を形成する段階を
    含むことを特徴とするＢｉＣＭＯＳの製造方法。
  2. 【請求項２】前記第１伝導型はＰ型であり、前記第２伝
    導型はＮ型であることを特徴とする請求項１記載のＢｉ
    ＣＭＯＳの製造方法。
  3. 【請求項３】前記第１伝導型はＮ型であり、前記第２伝
    導型はＰ型であることを特徴とする請求項１記載のＢｉ
    ＣＭＯＳの製造方法。
  4. 【請求項４】前記提供された半導体基板の濃度は８×１
    ０１５〜８×１０１６atom/cm２であることを特徴とす
    る請求項１記載のＢｉＣＭＯＳの製造方法。
  5. 【請求項５】前記埋没層はリンを１乃至２MeVのイオン
    注入エネルギーと、５×１０１２乃至５×１０１３ions
    /cm２のイオン注入濃度とでイオン注入して形成するこ
    とを特徴とする請求項１記載のＢｉＣＭＯＳの製造方
    法。
  6. 【請求項６】前記第１マスクパターンは３乃至５μmの
    厚さで形成することを特徴とする請求項１記載のＢｉＣ
    ＭＯＳの製造方法。
  7. 【請求項７】前記第２マスクパターンは、２乃至４μm
    の高さで形成されることを特徴とする請求項１記載のＢ
    ｉＣＭＯＳの製造方法。
  8. 【請求項８】前記第１ウェル領域の形成段階は、リンイ
    オンを約７００KeV乃至１．５MeVのエネルギーと、５×
    １０１２乃至５×１０１３ions/cm２のイオン注入濃度
    とで１次イオン注入し、約１８０乃至２５０KeVのエネ
    ルギーと、５×１０１２乃至５×１０１３ions/cm２の
    イオン注入濃度とで２次イオン注入した後、約３０乃至
    ８０KeVのエネルギーと、２×１０１２乃至８×１０
    １２ions/cm２のイオン注入濃度とで３次イオン注入す
    る段階を含むことを特徴とする請求項１記載のＢｉＣＭ
    ＯＳの製造方法。
  9. 【請求項９】前記第２ウェル領域の形成段階は、ホウ素
    イオンを約５００乃至７００KeVのエネルギーと、１×
    １０１３乃至５×１０１３ions/cm２の濃度とで一次イ
    オン注入し、約７０乃至１２０KeVのエネルギーと、５
    ×１０１２乃至２×１０１３ions/cm２のイオン注入濃
    度とで２次イオン注入した後、約１０乃至３０KeVのエ
    ネルギーと、１×１０１２乃至５×１０１２ions/cm２
    のイオン注入濃度とで３次イオン注入する段階を含むこ
    とを特徴とする請求項１記載のＢｉＣＭＯＳの製造方
    法。
  10. 【請求項１０】前記提供された半導体基板の活性領域に
    所定厚さのスクリーン酸化膜を形成する段階を更に含む
    ことを特徴とする請求項１記載のＢｉＣＭＯＳの製造方
    法。
  11. 【請求項１１】相補型ＭＯＳトランジスタとバイポーラ
    トランジスタを単一の半導体基板に有する半導体素子の
    製造方法において、所定濃度の第１伝導型の不純物を有
    する半導体基板を提供する段階、前記半導体基板に多数
    の素子分離膜を形成し前記相補型ＭＯＳトランジスタの
    ための、二つの活性領域からなる第１部分と、前記バイ
    ポーラトランジスタのための、五つの活性領域からなる
    第２部分とを定義する段階、前記第２部分中で中央の三
    つの活性領域を露出する第１マスクパターンを形成する
    段階、前記第１マスクパターンを利用し、前記三つの露
    出された活性領域を含む領域の表面から第１深さに第２
    伝導型の不純物をイオン注入し、第１埋没層を形成する
    段階、前記第１マスクパターンを利用し、前記第１深さ
    より浅い、前記三つの露出された活性領域を含む領域の
    表面から第２深さに第１伝導型の不純物をイオン注入
    し、第２埋没層を形成する段階、前記第１部分のいずれ
    か一つの活性領域と、前記第２部分中の両側端部の二つ
    の活性領域を露出する第２マスクパターンとを形成する
    段階、前記第２マスクパターンの形成された結果物の基
    板へ第２伝導型の不純物をイオン注入し、前記第２マス
    クパターンによって露出された活性領域の表面から第３
    深さに至るように第１ウェル領域を形成し、前記第２部
    分に形成された第１ウェル領域は前記第１埋没層と接合
    されるように第１ウェル領域を形成する段階、前記第１
    部分中残りの活性領域を露出する第３マスクパターンを
    形成する段階、及び、前記第３マスクバターンの形成さ
    れた結果物の基板へ第１伝導型の不純物をイオン注入
    し、前記第３マスクパターンによって露出された活性領
    域の表面から第４深さに至るのように第２ウェル領域を
    形成する段階を含むことを特徴とするＢｉＣＭＯＳの製
    造方法。
  12. 【請求項１２】前記第１伝導型はＰ型であり、前記第２
    伝導型はＮ型であることを特徴とする請求項１１記載の
    ＢｉＣＭＯＳの製造方法。
  13. 【請求項１３】前記第１伝導型はＮ型であり、前記第２
    伝導型はＰ型であることを特徴とする請求項１１記載の
    ＢｉＣＭＯＳの製造方法。
  14. 【請求項１４】前記第１埋没層は、リンを１乃至２MeV
    のイオン注入エネルギーと、５×１０ １２乃至５×１０
    １３ions/cm２の濃度とでイオン注入して形成すること
    を特徴とする請求項１１記載のＢｉＣＭＯＳの製造方
    法。
  15. 【請求項１５】前記第２の埋没層は、ホウ素を６０乃至
    ２００KeVの注入エネルギーと、５×１０１２乃至５×
    １０１３ions/cm２の注入濃度とでイオン注入すること
    を特徴とする請求項１１記載のＢｉＣＭＯＳの製造方
    法。
  16. 【請求項１６】前記第１ウェル領域の形成段階は、リン
    イオンを約７００KeV乃至１．５MeVのエネルギーと、５
    ×１０１２乃至５×１０１３ions/cm２のイオン注入濃
    度とで１次イオン注入し、約１８０乃至２５０KeVのエ
    ネルギーと、５×１０１２乃至２×１０１３ions/cm２
    のイオン注入濃度とで２次イオン注入した後、約３０乃
    至８０KeVのエネルギーと、２×１０１２乃至８×１０
    １２ions/cm２のイオン注入濃度とで３次イオン注入す
    る段階を含むことを特徴とする請求項１１記載のＢｉＣ
    ＭＯＳの製造方法。
  17. 【請求項１７】前記第２ウェル領域の形成段階は、ホウ
    素イオンを約５００乃至７００KeVのエネルギーと、１
    ×１０１３乃至５×１０１３ions/cm２の濃度とで１次
    イオン注入し、約７０乃至１２０KeVのエネルギーと、
    ５×１０１２乃至２×１０１３ions/cm２のイオン注入
    濃度とで２次イオン注入した後、１０乃至３０KeVのエ
    ネルギーと、１×１０１２乃至５×１０１２ions/cm２
    のイオン注入濃度とで３次イオン注入する段階を含むこ
    とを特徴とする請求項１１記載のＢｉＣＭＯＳの製造方
    法。
  18. 【請求項１８】前記提供された半導体基盤の活性領域に
    所定厚さのスクリーン酸化膜を形成する段階をさらに含
    むことを特徴とする請求項１１記載のＢｉＣＭＯＳの製
    造方法。
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