JPH04180260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04180260A JPH04180260A JP31037390A JP31037390A JPH04180260A JP H04180260 A JPH04180260 A JP H04180260A JP 31037390 A JP31037390 A JP 31037390A JP 31037390 A JP31037390 A JP 31037390A JP H04180260 A JPH04180260 A JP H04180260A
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 21
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- 238000005468 ion implantation Methods 0.000 claims description 8
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラトランジスタとＭＯＳトランジ
スタとからなるＢｉ−ＭＯＳ半導体装置を製造する半導
体装置の製造方法に関する。
スタとからなるＢｉ−ＭＯＳ半導体装置を製造する半導
体装置の製造方法に関する。
第３八図ないし第３Ｆ図は従来の相補型バイポーラトラ
・ンジスタと相補型ＭＯ３トランジスタとからなるＢ１
−ＭＯＳ半導体装置の製造方法を示し、以下に各工程に
ついて説明する。
・ンジスタと相補型ＭＯ３トランジスタとからなるＢ１
−ＭＯＳ半導体装置の製造方法を示し、以下に各工程に
ついて説明する。
まず、第３Ａ図に示すように、Ｐ型の半導体基板１の表
面のＮＰＮ型バイポーラトランジスタ形式領域（以下Ｎ
ＰＮ領域という）及びＰＭＯＳトランジスタ形成領域（
以下ＰＭＯ５領域という）に、選択的にＮ型のイオンが
注入され、高濃度（Ｎ＋）埋込層２が形成され、ＰＮＰ
型バイポーラトランジスタ形成領域（以下ＰＮＰ領域と
いう）に深いＮ型埋込層３が形成され、このＮ型埋込層
３はＰＮＰ型バイポーラトランジスタを基板１から分離
するために形成される。
面のＮＰＮ型バイポーラトランジスタ形式領域（以下Ｎ
ＰＮ領域という）及びＰＭＯＳトランジスタ形成領域（
以下ＰＭＯ５領域という）に、選択的にＮ型のイオンが
注入され、高濃度（Ｎ＋）埋込層２が形成され、ＰＮＰ
型バイポーラトランジスタ形成領域（以下ＰＮＰ領域と
いう）に深いＮ型埋込層３が形成され、このＮ型埋込層
３はＰＮＰ型バイポーラトランジスタを基板１から分離
するために形成される。
その後、第３Ｂ図に示すように、基板１の表面のＮＭＯ
Ｓトランジスタ形成領域（以下ＮＭＯＳ領域という）、
及びＮＰＮ型バイポーラトランジスタの分離領域にＰ士
埋込層４が形成されると共に、ＰＮＰ領域のＮ型埋込層
３中にもＰ＋埋込層４が形成される。
Ｓトランジスタ形成領域（以下ＮＭＯＳ領域という）、
及びＮＰＮ型バイポーラトランジスタの分離領域にＰ士
埋込層４が形成されると共に、ＰＮＰ領域のＮ型埋込層
３中にもＰ＋埋込層４が形成される。
つぎに、第３Ｃ図に示すように、各埋込層２゜３．４を
覆うように基板１上にＮ型のエピタキシャル成長層５が
形成されたのち、第３Ｄ図に示すように、ＮＰＮ領域、
ＰＭＯ３領域およびＰＮＰ型バイポーラトランジスタの
分離領域にＮウェル６か、ＮＭＯＳ領域及びＮＰＮ ｌ
−ランジスタの分離領域にＰウェル７か、それぞれイオ
ン注入及び熱処理により形成される。
覆うように基板１上にＮ型のエピタキシャル成長層５が
形成されたのち、第３Ｄ図に示すように、ＮＰＮ領域、
ＰＭＯ３領域およびＰＮＰ型バイポーラトランジスタの
分離領域にＮウェル６か、ＮＭＯＳ領域及びＮＰＮ ｌ
−ランジスタの分離領域にＰウェル７か、それぞれイオ
ン注入及び熱処理により形成される。
そして、第３Ｅ図に示すように、所定の位置に分離酸化
膜８か形成さ゛れたのち、第３Ｆ図に示すように、周知
の方法により、ＮＰＮ領域にコレクタ電極領域であるＮ
型拡散層９か形成され、ベース領域となるＰ型拡散層
１０及びこのＰ型拡散層１０中にエミッタ領域となるＮ
拡散層１１が形成され、ＮＰＮ型バイポーラトランジ
スタが形成される。
膜８か形成さ゛れたのち、第３Ｆ図に示すように、周知
の方法により、ＮＰＮ領域にコレクタ電極領域であるＮ
型拡散層９か形成され、ベース領域となるＰ型拡散層
１０及びこのＰ型拡散層１０中にエミッタ領域となるＮ
拡散層１１が形成され、ＮＰＮ型バイポーラトランジ
スタが形成される。
さらに、第３Ｆ図に示すように、ＰＮＰ領域にコレクタ
電極であるＰ 拡散層１２が形成され、ベース領域とな
るＮ型拡散層１３及びこのＮ型拡散層１３中にエミッタ
領域となるＰ 拡散層１４が形成され、ＰＮＰ型バイポ
ーラトランジスタか形成される。
電極であるＰ 拡散層１２が形成され、ベース領域とな
るＮ型拡散層１３及びこのＮ型拡散層１３中にエミッタ
領域となるＰ 拡散層１４が形成され、ＰＮＰ型バイポ
ーラトランジスタか形成される。
また、第３Ｆ図に示すように、ＮＭＯＳ領域のＰウェル
７及びＰＭＯ５領域のＮウェル６の表面に、それぞれケ
ート酸化膜１５を介してケート電極１６が形成され、Ｐ
ウニルアのゲート電極１６の両側にソース・トレイン領
域となるＮ 拡散層１７が形成されてＮＭＯＳトランジ
スタか形成され、同様にＮウェル６のケート電極１６の
両側にソース・ドレイン領域となるＰ 拡散層１８か形
成されてＰＭＯＳトランジスタが形成され、同一の基板
１にＮＰＮ型、ＰＮＰＮＰＮ型バイポーラトランジスタ
ＮＭＯ５，ＰＭＯ５トランジスタか形成される。
７及びＰＭＯ５領域のＮウェル６の表面に、それぞれケ
ート酸化膜１５を介してケート電極１６が形成され、Ｐ
ウニルアのゲート電極１６の両側にソース・トレイン領
域となるＮ 拡散層１７が形成されてＮＭＯＳトランジ
スタか形成され、同様にＮウェル６のケート電極１６の
両側にソース・ドレイン領域となるＰ 拡散層１８か形
成されてＰＭＯＳトランジスタが形成され、同一の基板
１にＮＰＮ型、ＰＮＰＮＰＮ型バイポーラトランジスタ
ＮＭＯ５，ＰＭＯ５トランジスタか形成される。
従来の場合、分離酸化膜８まての工程数は、各埋込層２
，３．４の形成のための３つの工程と、エピタキシャル
成長層５の形成工程と、Ｎウェル６及びＰウェル７の形
成工程と、分離酸化膜８の形成工程との計７つの工程を
要し、工程数が非常に多くなる。
，３．４の形成のための３つの工程と、エピタキシャル
成長層５の形成工程と、Ｎウェル６及びＰウェル７の形
成工程と、分離酸化膜８の形成工程との計７つの工程を
要し、工程数が非常に多くなる。
また、エピタキシャル成長層５の形成時に、埋込層２．
３．４からのオートドーピングか生し、更にエピタキシ
ャル成長、ウェルドライビング及び分離酸化膜形成中の
熱処理により、埋込層２゜３．４の不純物かエピタキシ
ャル成長層５中に拡散する等の問題点があった。
３．４からのオートドーピングか生し、更にエピタキシ
ャル成長、ウェルドライビング及び分離酸化膜形成中の
熱処理により、埋込層２゜３．４の不純物かエピタキシ
ャル成長層５中に拡散する等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、製造工程の低減を図り、エピタキシャル成
長工程の削減により、従来のようなオートドーピング現
象の発生を防止し、更に熱処理による埋込層の再拡散を
抑制できるようにすることを目的とする。
れたもので、製造工程の低減を図り、エピタキシャル成
長工程の削減により、従来のようなオートドーピング現
象の発生を防止し、更に熱処理による埋込層の再拡散を
抑制できるようにすることを目的とする。
この発明に係る半導体装置の製造方法によれば、バイポ
ーラトランジスタとＭＯＳトランジスタとからなる半導
体装置の製造方法において、半導体基板に分離酸化膜を
形成する工程と、前記分離酸化膜の形成後、２種類以上
のエネルギーを用いたイオン注入により前記基板に高濃
度埋込層及びウェルをそれぞれ形成する工程とを含むこ
とを特徴としている。
ーラトランジスタとＭＯＳトランジスタとからなる半導
体装置の製造方法において、半導体基板に分離酸化膜を
形成する工程と、前記分離酸化膜の形成後、２種類以上
のエネルギーを用いたイオン注入により前記基板に高濃
度埋込層及びウェルをそれぞれ形成する工程とを含むこ
とを特徴としている。
この発明においては、半導体基板に分離酸化膜を形成し
たのち、２種類以上のエネルギーを用いたイオン注入に
より基板に高濃度埋込層及びウェルをそれぞれ形成する
ため、少ない工程で分離酸化膜、高濃度埋込層及びウェ
ルが形成され、製造工程数の低減か図れ、エピタキシャ
ル成長工程が不要となり、従来のようなオートドーピン
グ現象もなく、しかも熱処理に伴う埋込層の不純物の再
拡散が抑制される。
たのち、２種類以上のエネルギーを用いたイオン注入に
より基板に高濃度埋込層及びウェルをそれぞれ形成する
ため、少ない工程で分離酸化膜、高濃度埋込層及びウェ
ルが形成され、製造工程数の低減か図れ、エピタキシャ
ル成長工程が不要となり、従来のようなオートドーピン
グ現象もなく、しかも熱処理に伴う埋込層の不純物の再
拡散が抑制される。
第１Ａ図ないし第１Ｅ図はこの発明の半導体装置の製造
方法の一実施例を示し、以下に各工程について説明する
。
方法の一実施例を示し、以下に各工程について説明する
。
まず、第１Ａ図に示すように、Ｐ型の半導体基板２１の
表面の所定の位置に分離酸化膜２２が形成され、その後
第１Ｂ図に示すように、基板２１のＮＰＮ領域、ＰＭＯ
５領域及びＰＮＰ領域に、２種類以上のエネルギーを組
合せたＮ型イオンのイオン注入により、Ｎウェル２３が
形成され、更に第１Ｃ図に示すように、ＮＰＮ領域及び
ＰＭＯＳ領域のＮウェル２３中に、１種類のエネルギー
或いは２種類以上のエネルギーを組合せたＮ型イオンの
イオン注入により、高濃度（Ｎ ）埋込層２４が形成
される。
表面の所定の位置に分離酸化膜２２が形成され、その後
第１Ｂ図に示すように、基板２１のＮＰＮ領域、ＰＭＯ
５領域及びＰＮＰ領域に、２種類以上のエネルギーを組
合せたＮ型イオンのイオン注入により、Ｎウェル２３が
形成され、更に第１Ｃ図に示すように、ＮＰＮ領域及び
ＰＭＯＳ領域のＮウェル２３中に、１種類のエネルギー
或いは２種類以上のエネルギーを組合せたＮ型イオンの
イオン注入により、高濃度（Ｎ ）埋込層２４が形成
される。
つぎに、第１Ｄ図に示すように、ＮＰＮ型バイポーラト
ランジスタの分離領域、ＮＭＯＳ領域及びＰＮＰ領域の
Ｎウェル２３中に、１回のマスク工程と２種類以上のエ
ネルギーを組合せたＰ型イオンのイオン注入により、高
濃度（Ｐ ）埋込層２５及びこのＰ＋埋込層２５上に
Ｐウェル２６か形成される。
ランジスタの分離領域、ＮＭＯＳ領域及びＰＮＰ領域の
Ｎウェル２３中に、１回のマスク工程と２種類以上のエ
ネルギーを組合せたＰ型イオンのイオン注入により、高
濃度（Ｐ ）埋込層２５及びこのＰ＋埋込層２５上に
Ｐウェル２６か形成される。
このとき、Ｎ 埋込層２４及びＰウェル２６を形成する
際に、ＭＯＳトランジスタのチャネル部の不純物分布を
制御するイオン注入を併用することもてきる。
際に、ＭＯＳトランジスタのチャネル部の不純物分布を
制御するイオン注入を併用することもてきる。
このように、３回のマスク工程によって、バイポーラト
ランジスタのコレクタ抵抗の低減のためのＮ 埋込層２
４．Ｐ＋埋込層２５、及びＮウニ＋ ル２３．Ｐウェル２６が形成され、従来と比ベニ程数が
少なく、しかも従来のようなエピタキシャル成長工程か
不要となる。
ランジスタのコレクタ抵抗の低減のためのＮ 埋込層２
４．Ｐ＋埋込層２５、及びＮウニ＋ ル２３．Ｐウェル２６が形成され、従来と比ベニ程数が
少なく、しかも従来のようなエピタキシャル成長工程か
不要となる。
そして、以後の工程は第３Ｆ図で説明したゴー程と同様
であり、即ち第１Ｅ図に示すように、ＮＰＮ領域にコレ
クタ電極領域であるＮ 拡散層２７か形成され、ベース
領域となるＰ型拡散層２８及びこのＰ型拡散層２８中に
エミッタ領域となるＮ“拡散層２つが形成され、ＮＰＮ
型バイポーラトランジスタが形成される。
であり、即ち第１Ｅ図に示すように、ＮＰＮ領域にコレ
クタ電極領域であるＮ 拡散層２７か形成され、ベース
領域となるＰ型拡散層２８及びこのＰ型拡散層２８中に
エミッタ領域となるＮ“拡散層２つが形成され、ＮＰＮ
型バイポーラトランジスタが形成される。
さらに、第１Ｅ図に示すように、ＰＮＰ領域にコレクタ
電極であるＰ＋拡散層３０か形成され、ベース領域とな
るＮ型拡散層３１及びこのＮ型拡散層３１中にエミッタ
領域となるＰ＋拡散層３２か形成され、ＰＮＰ型バイポ
ーラトランジスタか形成される。
電極であるＰ＋拡散層３０か形成され、ベース領域とな
るＮ型拡散層３１及びこのＮ型拡散層３１中にエミッタ
領域となるＰ＋拡散層３２か形成され、ＰＮＰ型バイポ
ーラトランジスタか形成される。
また、第１Ｅ図に示すように、Ｎ Ｍ ＯＳ領域のＰウ
ェル２６及びＰＭＯ５領域のＮウェル２３の表面に、そ
れぞれゲート酸化膜３３を介してケート電極３４が形成
され、Ｐウェル２６のケート電極３４の両側にソース・
ドレイン領域となるＮ＋拡散層３５が形成されてＮＭＯ
Ｓトランジスタが形成され、同様にＮウェル２３のゲー
ト電極３４の両側にソース・ドレイン領域となるＰ 拡
散層３６が形成されてＰＭＯＳトランジスタが形成され
、同一の基板２１にＮＰＮ型、ＰＮＰ型バイポーラトラ
ンジスタ及びＮＭＯ５，ＰＭＯ５トランジスタか形成さ
れる。
ェル２６及びＰＭＯ５領域のＮウェル２３の表面に、そ
れぞれゲート酸化膜３３を介してケート電極３４が形成
され、Ｐウェル２６のケート電極３４の両側にソース・
ドレイン領域となるＮ＋拡散層３５が形成されてＮＭＯ
Ｓトランジスタが形成され、同様にＮウェル２３のゲー
ト電極３４の両側にソース・ドレイン領域となるＰ 拡
散層３６が形成されてＰＭＯＳトランジスタが形成され
、同一の基板２１にＮＰＮ型、ＰＮＰ型バイポーラトラ
ンジスタ及びＮＭＯ５，ＰＭＯ５トランジスタか形成さ
れる。
従って、前述したように３回のマスク工程によ十
ってＮ 、Ｐ 埋込層２４，２５及びＮ、Ｐウェル
２Ｂ、２６を形成することができるため、従来に比べて
少ない工程で分離酸化膜２２．Ｎ、Ｐ１埋込層２４，２
５及びＮ、Ｐウェル２３，２６を形成することができ、
製造工程数を低減することができる。
２Ｂ、２６を形成することができるため、従来に比べて
少ない工程で分離酸化膜２２．Ｎ、Ｐ１埋込層２４，２
５及びＮ、Ｐウェル２３，２６を形成することができ、
製造工程数を低減することができる。
また、エピタキシャル成長工程が不要となるため、従来
のようなエピタキシャル成長時の埋込層からのオートド
ーピング現象が生じることもなく、しかも、熱処理に伴
う埋込層の不純物の再拡散を最小限に抑制することがで
きる。
のようなエピタキシャル成長時の埋込層からのオートド
ーピング現象が生じることもなく、しかも、熱処理に伴
う埋込層の不純物の再拡散を最小限に抑制することがで
きる。
第２図はこの発明の他の実施例の途中の工程を示す断面
図である。
図である。
同図に示すように、第１Ｅ図と比較してわかるように、
第１Ｅ図と相違するのは、ＮＭＯＳ領域のＰ 埋込層２
５及びＰウェル２６を逆導電型のＮウェル２３て囲んた
ことてあり、このとき第１Ｂ図に示すＮウェル２３の形
成時に、ＮＰＮ領域のほか、ＰＭＯ５領域とＮＭＯＳ領
域とＰＮＰ領域にかけて２種類以上のエネルギーを組合
わせたＮ型イオンのイオン注入により、Ｎウェル２３を
形成し、ＮＭＯＳ領域のＮウェル２３中に、２種類以上
のエネルギーを組合わせたＰ型イオンのイオン注入によ
り、１回のマスク工程てＰ 埋込層２５及びＰウェル２
６を形成すればよい。
第１Ｅ図と相違するのは、ＮＭＯＳ領域のＰ 埋込層２
５及びＰウェル２６を逆導電型のＮウェル２３て囲んた
ことてあり、このとき第１Ｂ図に示すＮウェル２３の形
成時に、ＮＰＮ領域のほか、ＰＭＯ５領域とＮＭＯＳ領
域とＰＮＰ領域にかけて２種類以上のエネルギーを組合
わせたＮ型イオンのイオン注入により、Ｎウェル２３を
形成し、ＮＭＯＳ領域のＮウェル２３中に、２種類以上
のエネルギーを組合わせたＰ型イオンのイオン注入によ
り、１回のマスク工程てＰ 埋込層２５及びＰウェル２
６を形成すればよい。
これによって、第１Ｅ図の状態において基板２１と同電
位であったＮＭＯＳ領域のＰ 埋込層２５及びＰウェル
２６が、第２図に示すように、Ｎウェル２３によって分
離される。
位であったＮＭＯＳ領域のＰ 埋込層２５及びＰウェル
２６が、第２図に示すように、Ｎウェル２３によって分
離される。
なお、上記実施例ではＰＮＰ領域のＰ 埋込層２５、Ｐ
ウェル２６を、先に形成したＮウェル２３中に形成した
か、少なくともＰ 埋込層２５を形成した後に、Ｐ 埋
込層２５よりも深い位置にＮ型イオンを注入してＰ 埋
込層２５の下側を覆う如くＮウェルを形成してもよく、
ＰＮＰ領域以外の他の領域についても同様である。
ウェル２６を、先に形成したＮウェル２３中に形成した
か、少なくともＰ 埋込層２５を形成した後に、Ｐ 埋
込層２５よりも深い位置にＮ型イオンを注入してＰ 埋
込層２５の下側を覆う如くＮウェルを形成してもよく、
ＰＮＰ領域以外の他の領域についても同様である。
また、半導体基板の導電型はＰ型に限らすＮ型であって
もよい。
もよい。
以上のように、この発明の半導体装置の製造方法によれ
ば、半導体基板に分離酸化膜を形成したのち、２種類以
上のエネルギーを用いたイオン注入により基板に高濃度
埋込層及びウェルをそれぞれ形成するため、従来に比べ
て少ない工程で分離酸化膜、高濃度埋込層及びウェルを
形成することができ、製造工程数の低減を図ることがで
き、エピタキシャル成長工程が不要となり、従来のよう
なオートドーピング現象が生じることもなく、しかも熱
処理に伴う埋込層の不純物の再拡散を最小限に抑制する
ことができ、特性、信頼性の優れたＢｉ−ＭＯ３半導体
装置等の提供が可能となる。
ば、半導体基板に分離酸化膜を形成したのち、２種類以
上のエネルギーを用いたイオン注入により基板に高濃度
埋込層及びウェルをそれぞれ形成するため、従来に比べ
て少ない工程で分離酸化膜、高濃度埋込層及びウェルを
形成することができ、製造工程数の低減を図ることがで
き、エピタキシャル成長工程が不要となり、従来のよう
なオートドーピング現象が生じることもなく、しかも熱
処理に伴う埋込層の不純物の再拡散を最小限に抑制する
ことができ、特性、信頼性の優れたＢｉ−ＭＯ３半導体
装置等の提供が可能となる。
第１Ａ図ないし第１Ｅ図はこの発明の半導体装置の製造
方法の一実施例の製造工程を示す断面図、第２図はこの
発明の他の実施例のある製造工程における断面図、第３
八図ないし第３Ｆ図は従来の半導体装置の製造方法の製
造工程を示す断面図である。 図において、２１は半導体基板、２２は分離酸化膜、２
３はＮウェル、２４はＮ 埋込層、２５はＰ＋埋込層、
２６はＰウェルである。 なお、各図中同一符号は同一または相当部分を示す。
方法の一実施例の製造工程を示す断面図、第２図はこの
発明の他の実施例のある製造工程における断面図、第３
八図ないし第３Ｆ図は従来の半導体装置の製造方法の製
造工程を示す断面図である。 図において、２１は半導体基板、２２は分離酸化膜、２
３はＮウェル、２４はＮ 埋込層、２５はＰ＋埋込層、
２６はＰウェルである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）バイポーラトランジスタとＭＯＳトランジスタと
からなる半導体装置の製造方法において、半導体基板に
分離酸化膜を形成する工程と、前記分離酸化膜の形成後
、２種類以上のエネルギーを用いたイオン注入により前
記基板に高濃度埋込層及びウェルをそれぞれ形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31037390A JPH04180260A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31037390A JPH04180260A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180260A true JPH04180260A (ja) | 1992-06-26 |
Family
ID=18004471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31037390A Pending JPH04180260A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726486A (en) * | 1994-10-04 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor |
| US6297119B1 (en) | 1998-08-07 | 2001-10-02 | Nec Corporation | Semiconductor device and its manufacture |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1990
- 1990-11-14 JP JP31037390A patent/JPH04180260A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726486A (en) * | 1994-10-04 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor |
| US6297119B1 (en) | 1998-08-07 | 2001-10-02 | Nec Corporation | Semiconductor device and its manufacture |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
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