JPH05109994A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05109994A JPH05109994A JP29201091A JP29201091A JPH05109994A JP H05109994 A JPH05109994 A JP H05109994A JP 29201091 A JP29201091 A JP 29201091A JP 29201091 A JP29201091 A JP 29201091A JP H05109994 A JPH05109994 A JP H05109994A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- transistor
- bipolar transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 72
- 239000010408 film Substances 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 238000009826 distribution Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 9
- 238000002513 implantation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｂｉ−ＣＭＯＳ構造において、バイポーラト
ランジスタの素子分離領域を工程数の増大や不純物の再
分布等を防止しながら形成する。また、ＣＭＯＳ構造の
ラッチアップ耐性も向上させる。 【構成】 （ｎ）ＭＯＳトランジスタ２０のウェル領域
２２と、バイポーラトランジスタ２の接合分離５を、複
数回のイオン注入により同時に形成したものとする。複
数回のイオン注入によってエピタキシャル層４を貫通す
るような深い深さに至る接合分離５が得られ、ＭＯＳト
ランジスタ２０のウェル領域２２の形成工程と同時に形
成されるため、工程数が増大しない。また、ウェル領域
２２のピークの位置がエピタキシャル層４の中間部分と
なるため、ラッチアップ耐性も良好となる。
ランジスタの素子分離領域を工程数の増大や不純物の再
分布等を防止しながら形成する。また、ＣＭＯＳ構造の
ラッチアップ耐性も向上させる。 【構成】 （ｎ）ＭＯＳトランジスタ２０のウェル領域
２２と、バイポーラトランジスタ２の接合分離５を、複
数回のイオン注入により同時に形成したものとする。複
数回のイオン注入によってエピタキシャル層４を貫通す
るような深い深さに至る接合分離５が得られ、ＭＯＳト
ランジスタ２０のウェル領域２２の形成工程と同時に形
成されるため、工程数が増大しない。また、ウェル領域
２２のピークの位置がエピタキシャル層４の中間部分と
なるため、ラッチアップ耐性も良好となる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタとバ
イポーラトランジスタが同一半導体基板上に形成される
半導体装置に関する。
イポーラトランジスタが同一半導体基板上に形成される
半導体装置に関する。
【０００２】
【従来の技術】ｐチャンネル型及びｎチャンネル型のＭ
ＯＳトランジスタと共に、バイポーラトランジスタを同
一基板上に形成するＢｉ−ＣＭＯＳ構造の半導体装置が
知られており、その高速性と低消費電力等の利点を活用
した素子の研究・開発が進められている。
ＯＳトランジスタと共に、バイポーラトランジスタを同
一基板上に形成するＢｉ−ＣＭＯＳ構造の半導体装置が
知られており、その高速性と低消費電力等の利点を活用
した素子の研究・開発が進められている。
【０００３】ところで、シリコン基板の如き半導体基板
上に各素子を集積させて配置する際には、素子間の電気
的な分離を行うための素子分離領域が形成される。この
素子分離領域の形成方法としては、ｐ型の不純物領域と
ｎ型の不純物領域の間のｐｎ接合を利用した接合分離法
や、選択酸化法によって形成された厚いフィールド酸化
膜（ＬＯＣＯＳ膜）を用いて素子間分離をする方法や、
或いは素子の間の領域に溝（トレンチ）を形成し、その
溝に絶縁膜を埋め込むトレンチ分離法等が知られてい
る。
上に各素子を集積させて配置する際には、素子間の電気
的な分離を行うための素子分離領域が形成される。この
素子分離領域の形成方法としては、ｐ型の不純物領域と
ｎ型の不純物領域の間のｐｎ接合を利用した接合分離法
や、選択酸化法によって形成された厚いフィールド酸化
膜（ＬＯＣＯＳ膜）を用いて素子間分離をする方法や、
或いは素子の間の領域に溝（トレンチ）を形成し、その
溝に絶縁膜を埋め込むトレンチ分離法等が知られてい
る。
【０００４】そして、特にバイポーラトランジスタの素
子分離を行う場合では、ウェル領域を形成する方法と、
フィールド酸化膜を形成する方法が知られる。
子分離を行う場合では、ウェル領域を形成する方法と、
フィールド酸化膜を形成する方法が知られる。
【０００５】例えばｎｐｎ型の縦型バイポーラトランジ
スタに対して素子分離用のｐ型のウェル領域を形成する
場合では、そのトランジスタの構造がｎ+型の埋め込み
層をコレクタの一部として用いるため、ｎ+ 型の埋め込
み層上のｎ型のエピタキシャル層の膜厚を貫通し且つ活
性領域を包括するような大きなサイズのｐ型のウェル領
域が形成される。
スタに対して素子分離用のｐ型のウェル領域を形成する
場合では、そのトランジスタの構造がｎ+型の埋め込み
層をコレクタの一部として用いるため、ｎ+ 型の埋め込
み層上のｎ型のエピタキシャル層の膜厚を貫通し且つ活
性領域を包括するような大きなサイズのｐ型のウェル領
域が形成される。
【０００６】また、フィールド酸化膜を形成する方法で
は、同様に埋め込み層の位置よりも深い位置に、ｐ型の
シリコン基板が存在するために、そのｐ型のシリコン基
板に到達するような深さ１μｍ程度の厚いフィールド酸
化膜が形成される。
は、同様に埋め込み層の位置よりも深い位置に、ｐ型の
シリコン基板が存在するために、そのｐ型のシリコン基
板に到達するような深さ１μｍ程度の厚いフィールド酸
化膜が形成される。
【０００７】
【発明が解決しようとする課題】ところが、ｐＭＯＳ及
びｎＭＯＳトランジスタとバイポーラトランジスタを同
一半導体基板上に形成するＢｉ−ＣＭＯＳ構造の半導体
装置では、次のような素子分離領域の形成時の問題が生
ずる。
びｎＭＯＳトランジスタとバイポーラトランジスタを同
一半導体基板上に形成するＢｉ−ＣＭＯＳ構造の半導体
装置では、次のような素子分離領域の形成時の問題が生
ずる。
【０００８】例えば、バイポーラトランジスタにおける
素子分離をｐ型のウェル領域の形成によって行う場合で
は、ｐ型のウェル領域を大きなサイズで形成する必要が
あるため、高温で長時間かけて徐々に不純物を拡散させ
てｐ型のウェル領域が形成される。ところが、高温長時
間でウェル領域を形成した場合では、埋め込み層の再分
布が生じ、エピタキシャル層の不純物濃度分布が変化し
てバイポーラトランジスタの特性が変化する。
素子分離をｐ型のウェル領域の形成によって行う場合で
は、ｐ型のウェル領域を大きなサイズで形成する必要が
あるため、高温で長時間かけて徐々に不純物を拡散させ
てｐ型のウェル領域が形成される。ところが、高温長時
間でウェル領域を形成した場合では、埋め込み層の再分
布が生じ、エピタキシャル層の不純物濃度分布が変化し
てバイポーラトランジスタの特性が変化する。
【０００９】また、バイポーラトランジスタを１μｍ程
度の厚いフィールド酸化膜により素子間分離する場合で
は、同じ膜厚のフィールド酸化膜をそのままＭＯＳトラ
ンジスタの素子分離に利用することができないことか
ら、Ｂｉ−ＣＭＯＳ構造の半導体装置を完成するために
は、厚い膜厚と薄い膜厚の２種類の膜厚のフィールド酸
化膜が必要となり、工程数が大幅に増大してしまう。
度の厚いフィールド酸化膜により素子間分離する場合で
は、同じ膜厚のフィールド酸化膜をそのままＭＯＳトラ
ンジスタの素子分離に利用することができないことか
ら、Ｂｉ−ＣＭＯＳ構造の半導体装置を完成するために
は、厚い膜厚と薄い膜厚の２種類の膜厚のフィールド酸
化膜が必要となり、工程数が大幅に増大してしまう。
【００１０】さらに、ＣＭＯＳ構造には、特有のラッチ
アップ現象があり、ラッチアップ耐性を向上させること
も高集積化を図る上で不可欠である。
アップ現象があり、ラッチアップ耐性を向上させること
も高集積化を図る上で不可欠である。
【００１１】そこで、本発明は上述の技術的な課題に鑑
み、バイポーラトランジスタとＭＯＳトランジスタを同
一半導体基板上に形成する半導体装置において、バイポ
ーラトランジスタの素子分離領域に際して、埋め込み層
の再分布等が発生せず、且つ工程数の増大を招かず、更
にラッチアップ耐性にも良好な構造の半導体装置の提供
を目的とする。
み、バイポーラトランジスタとＭＯＳトランジスタを同
一半導体基板上に形成する半導体装置において、バイポ
ーラトランジスタの素子分離領域に際して、埋め込み層
の再分布等が発生せず、且つ工程数の増大を招かず、更
にラッチアップ耐性にも良好な構造の半導体装置の提供
を目的とする。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体装置は、ＭＯＳトランジスタとバ
イポーラトランジスタを同一半導体基板上に形成する半
導体装置において、前記ＭＯＳトランジスタのウェル領
域と、前記バイポーラトランジスタの接合分離領域は、
複数回の同時のイオン注入で導入された不純物により形
成されることを特徴とする。
めに、本発明の半導体装置は、ＭＯＳトランジスタとバ
イポーラトランジスタを同一半導体基板上に形成する半
導体装置において、前記ＭＯＳトランジスタのウェル領
域と、前記バイポーラトランジスタの接合分離領域は、
複数回の同時のイオン注入で導入された不純物により形
成されることを特徴とする。
【００１３】本発明の半導体装置に形成されるＭＯＳト
ランジスタをＣＭＯＳ構造とする場合では、例えばｎｐ
ｎ型のバイポーラトランジスタの接合分離と、ｎＭＯＳ
トランジスタのｐ型のウェル領域を複数回の同時のイオ
ン注入で形成できる。半導体基板が埋め込み層上にエピ
タキシャル層を積層した構造である場合、ｐ型のウェル
領域については、不純物のピークをｎ型の埋め込み層か
ら離間した位置に有するものとすることができる。
ランジスタをＣＭＯＳ構造とする場合では、例えばｎｐ
ｎ型のバイポーラトランジスタの接合分離と、ｎＭＯＳ
トランジスタのｐ型のウェル領域を複数回の同時のイオ
ン注入で形成できる。半導体基板が埋め込み層上にエピ
タキシャル層を積層した構造である場合、ｐ型のウェル
領域については、不純物のピークをｎ型の埋め込み層か
ら離間した位置に有するものとすることができる。
【００１４】
【作用】バイポーラトランジスタの接合分離を複数回の
イオン注入から構成することで、エピタキシャル層を貫
通するような深い深さの接合分離が同一マスクを用いな
がら形成できることになる。従って、高温長時間の拡散
や厚いフィールド酸化膜の形成等は不要となる。また、
その接合分離の形成のためのイオン注入と同工程で、Ｍ
ＯＳトランジスタのウェル領域を形成することで、その
ウェル領域の濃度のピークの位置がエピタキシャル層中
になる。このためラッチアップ耐性が良好となり、ま
た、そのウェル領域及び接合分離の形成のために何ら工
程数の増加もない。
イオン注入から構成することで、エピタキシャル層を貫
通するような深い深さの接合分離が同一マスクを用いな
がら形成できることになる。従って、高温長時間の拡散
や厚いフィールド酸化膜の形成等は不要となる。また、
その接合分離の形成のためのイオン注入と同工程で、Ｍ
ＯＳトランジスタのウェル領域を形成することで、その
ウェル領域の濃度のピークの位置がエピタキシャル層中
になる。このためラッチアップ耐性が良好となり、ま
た、そのウェル領域及び接合分離の形成のために何ら工
程数の増加もない。
【００１５】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１６】図１にその断面図を示すように、本実施例
のＢｉ−ＣＭＯＳ構造の半導体装置は、バイポーラトラ
ンジスタ２と、ｎＭＯＳトランジスタ２０及びｐＭＯＳ
トランジスタ２１を同一のｐ型のシリコン基板１上に形
成した構造を有する。本実施例は、Ｂｉ−ＣＭＯＳ構造
の例えばＳＲＡＭであり、ＭＯＳトランジスタによりメ
モリセル等が形成され、バイポーラトランジスタにより
周辺回路等が形成される。
のＢｉ−ＣＭＯＳ構造の半導体装置は、バイポーラトラ
ンジスタ２と、ｎＭＯＳトランジスタ２０及びｐＭＯＳ
トランジスタ２１を同一のｐ型のシリコン基板１上に形
成した構造を有する。本実施例は、Ｂｉ−ＣＭＯＳ構造
の例えばＳＲＡＭであり、ＭＯＳトランジスタによりメ
モリセル等が形成され、バイポーラトランジスタにより
周辺回路等が形成される。
【００１７】まず、バイポーラトランジスタ２は、ｐ型
のシリコン基板１上にＳｂ若しくはＡｓが高濃度にドー
プされたｎ+ 型の埋め込み層３を有し、シリコン基板１
上及びｎ+ 型の埋め込み層３上にはエピタキシャル成長
により形成されたｎ型のエピタキシャル層４を有する。
のシリコン基板１上にＳｂ若しくはＡｓが高濃度にドー
プされたｎ+ 型の埋め込み層３を有し、シリコン基板１
上及びｎ+ 型の埋め込み層３上にはエピタキシャル成長
により形成されたｎ型のエピタキシャル層４を有する。
【００１８】ｎ型のエピタキシャル層４には、当該エピ
タキシャル層４の表面からｐ型のシリコン基板１に到達
するような接合分離領域５が形成される。この接合分離
領域５は、ｐ型の不純物を２回のイオン注入によって打
ち込んで形成された領域であり、深さは１〜２μｍ程度
のものとなる。この接合分離領域５は、従来の如き高温
長時間の不純物拡散や厚いフィールド酸化膜の形成を要
せずに、素子間分離をなすものである。
タキシャル層４の表面からｐ型のシリコン基板１に到達
するような接合分離領域５が形成される。この接合分離
領域５は、ｐ型の不純物を２回のイオン注入によって打
ち込んで形成された領域であり、深さは１〜２μｍ程度
のものとなる。この接合分離領域５は、従来の如き高温
長時間の不純物拡散や厚いフィールド酸化膜の形成を要
せずに、素子間分離をなすものである。
【００１９】ｎ型のエピタキシャル層４の表面には、フ
ィールド酸化膜６が形成されている。このフィールド酸
化膜６は、ＭＯＳトランジスタの素子分離のためのフィ
ールド酸化膜６と共に形成される膜であり、選択酸化法
によって形成された膜である。このフィールド酸化膜６
はエピタキシャル層４の全膜厚に亘って形成されるもの
ではないために、それ自体バイポーラトランジスタの素
子分離に充分な膜厚ではないが、代わりに前記接合分離
領域５を有するため、バイポーラトランジスタの素子分
離には問題が生じない。
ィールド酸化膜６が形成されている。このフィールド酸
化膜６は、ＭＯＳトランジスタの素子分離のためのフィ
ールド酸化膜６と共に形成される膜であり、選択酸化法
によって形成された膜である。このフィールド酸化膜６
はエピタキシャル層４の全膜厚に亘って形成されるもの
ではないために、それ自体バイポーラトランジスタの素
子分離に充分な膜厚ではないが、代わりに前記接合分離
領域５を有するため、バイポーラトランジスタの素子分
離には問題が生じない。
【００２０】ｎ+ 型の埋め込み層３には、コレクタ取り
出しのためのプラグ領域７が接続する。プラグ領域７は
ｎ+ 型の高濃度不純物拡散領域からなり、底部でｎ+ 型
の埋め込み層３に接続し、エピタキシャル層４を貫通し
てフィールド酸化膜２の間から基板表面に取り出され
る。
出しのためのプラグ領域７が接続する。プラグ領域７は
ｎ+ 型の高濃度不純物拡散領域からなり、底部でｎ+ 型
の埋め込み層３に接続し、エピタキシャル層４を貫通し
てフィールド酸化膜２の間から基板表面に取り出され
る。
【００２１】プラグ領域７に対してフィールド酸化膜２
を以て隔てられたｎ+ 型の埋め込み層３上のエピタキシ
ャル層４の基板表面には、ベース領域８，９及びエミッ
タ領域１０が形成される。本実施例のバイポーラトラン
ジスタのベース構造は、外部ベース（グラフトベース）
領域８と内部ベース（イントリンシックベース）領域９
の組合せからなる構造とされ、内部ベース領域９の方が
拡散層の厚みが薄くされる。その内部ベース領域９の内
側には、表面に被着された薄いポリシリコン膜１１から
の拡散によりエミッタ領域１０が形成される。
を以て隔てられたｎ+ 型の埋め込み層３上のエピタキシ
ャル層４の基板表面には、ベース領域８，９及びエミッ
タ領域１０が形成される。本実施例のバイポーラトラン
ジスタのベース構造は、外部ベース（グラフトベース）
領域８と内部ベース（イントリンシックベース）領域９
の組合せからなる構造とされ、内部ベース領域９の方が
拡散層の厚みが薄くされる。その内部ベース領域９の内
側には、表面に被着された薄いポリシリコン膜１１から
の拡散によりエミッタ領域１０が形成される。
【００２２】このようなベース領域８，９やエミッタ領
域１０が形成される基板表面上には、層間絶縁膜１２が
被覆され、さらにその層間絶縁膜１２上には、リフロー
膜１３も形成される。これら層間絶縁膜１２やリフロー
膜１３は次に説明するＭＯＳトランジスタのものと共通
である。そして、これら層間絶縁膜１２及びリフロー膜
１３には、エミッタ，コレクタ，ベース用の各コンタク
トホール１４ｅ，１４ｃ，１４ｂが形成されると共に、
接合分離領域５への給電用のコンタクトホール１４ｉも
形成される。そして、各コンタクトホール１４ｅ，１４
ｃ，１４ｂ及び１４ｉを介して、アルミニウム系配線層
からなるそれぞれエミッタ電極１５ｅ，コレクタ電極１
５ｃ，ベース電極１５ｂ及び素子分離用電極１５ｉが形
成される。エミッタ電極１５ｅはポリシリコン膜１１を
介してエミッタ領域１０に接続し、ベース電極１５ｅは
外部ベース領域８を介して内部ベース領域９に接続し、
コレクタ電極１５ｃはプラグ領域７を介してｎ+ 型の埋
め込み層３及びｎ型のエピタキシャル層４に接続する。
域１０が形成される基板表面上には、層間絶縁膜１２が
被覆され、さらにその層間絶縁膜１２上には、リフロー
膜１３も形成される。これら層間絶縁膜１２やリフロー
膜１３は次に説明するＭＯＳトランジスタのものと共通
である。そして、これら層間絶縁膜１２及びリフロー膜
１３には、エミッタ，コレクタ，ベース用の各コンタク
トホール１４ｅ，１４ｃ，１４ｂが形成されると共に、
接合分離領域５への給電用のコンタクトホール１４ｉも
形成される。そして、各コンタクトホール１４ｅ，１４
ｃ，１４ｂ及び１４ｉを介して、アルミニウム系配線層
からなるそれぞれエミッタ電極１５ｅ，コレクタ電極１
５ｃ，ベース電極１５ｂ及び素子分離用電極１５ｉが形
成される。エミッタ電極１５ｅはポリシリコン膜１１を
介してエミッタ領域１０に接続し、ベース電極１５ｅは
外部ベース領域８を介して内部ベース領域９に接続し、
コレクタ電極１５ｃはプラグ領域７を介してｎ+ 型の埋
め込み層３及びｎ型のエピタキシャル層４に接続する。
【００２３】次に、ＭＯＳトランジスタ側はｎＭＯＳト
ランジスタ２０とｐＭＯＳトランジスタ２１の両方を有
するＣＭＯＳ構造とされる。
ランジスタ２０とｐＭＯＳトランジスタ２１の両方を有
するＣＭＯＳ構造とされる。
【００２４】ｎＭＯＳトランジスタ２０の構造は、ｐ型
のシリコン基板１上にバイポーラトランジスタと同様の
ｎ+ 型の埋め込み層３を有し、そのｎ+ 型の埋め込み層
３上にｐ型のウェル領域２２を有する構造とされる。こ
のｐ型のウェル領域２２はｎ型のエピタキシャル層４に
形成されたウェル領域であり、特に、接合分離領域５の
形成のための２度のイオン注入と共に形成された領域で
ある。このｐ型のウェル領域２２は、後述するような不
純物濃度分布（図２参照）を有するために、ラッチアッ
プに強い構造となる。ｎＭＯＳトランジスタ２０の下部
にｎ+ 型の埋め込み層３を形成することで、メモリセル
のソフトエラー対策となり、ＥＣＬレベル用入出力にも
便宜である。
のシリコン基板１上にバイポーラトランジスタと同様の
ｎ+ 型の埋め込み層３を有し、そのｎ+ 型の埋め込み層
３上にｐ型のウェル領域２２を有する構造とされる。こ
のｐ型のウェル領域２２はｎ型のエピタキシャル層４に
形成されたウェル領域であり、特に、接合分離領域５の
形成のための２度のイオン注入と共に形成された領域で
ある。このｐ型のウェル領域２２は、後述するような不
純物濃度分布（図２参照）を有するために、ラッチアッ
プに強い構造となる。ｎＭＯＳトランジスタ２０の下部
にｎ+ 型の埋め込み層３を形成することで、メモリセル
のソフトエラー対策となり、ＥＣＬレベル用入出力にも
便宜である。
【００２５】そのｐ型のウェル領域２２の表面には、ゲ
ート絶縁膜２３を介してゲート電極２４が形成される。
ゲート電極２４はポリシリコン層やタングステンシリサ
イドの如きポリサイド構造などからなる。ゲート電極２
４の側壁には、スペーサとしてのサイドウォール２５が
形成され、これらゲート電極２４やサイドウォール２５
は、バイポーラトランジスタと共通の層間絶縁膜１２及
びリフロー膜１３に被覆される。
ート絶縁膜２３を介してゲート電極２４が形成される。
ゲート電極２４はポリシリコン層やタングステンシリサ
イドの如きポリサイド構造などからなる。ゲート電極２
４の側壁には、スペーサとしてのサイドウォール２５が
形成され、これらゲート電極２４やサイドウォール２５
は、バイポーラトランジスタと共通の層間絶縁膜１２及
びリフロー膜１３に被覆される。
【００２６】ｎＭＯＳトランジスタ２０のｎ型の拡散層
２６，２６はｐ型のウェル領域２２の表面に形成され、
その拡散層２６，２６がソース領域，ドレイン領域とし
て機能する。拡散層２６，２６はゲート電極２４及びフ
ィールド酸化膜６等をマスクとするイオン注入の不純物
によってセルフアラインで形成される。これら拡散層２
６，２６上には、層間絶縁膜１２及びリフロー膜１３を
貫通するコンタクトホール２７がそれぞれ形成され、こ
のコンタクトホール２７を介しソース電極２８ｓ，ドレ
イン電極２８ｄがパターニングされたアルミニウム系配
線層によって形成されている。
２６，２６はｐ型のウェル領域２２の表面に形成され、
その拡散層２６，２６がソース領域，ドレイン領域とし
て機能する。拡散層２６，２６はゲート電極２４及びフ
ィールド酸化膜６等をマスクとするイオン注入の不純物
によってセルフアラインで形成される。これら拡散層２
６，２６上には、層間絶縁膜１２及びリフロー膜１３を
貫通するコンタクトホール２７がそれぞれ形成され、こ
のコンタクトホール２７を介しソース電極２８ｓ，ドレ
イン電極２８ｄがパターニングされたアルミニウム系配
線層によって形成されている。
【００２７】次に、ｐＭＯＳトランジスタ２１の構造
は、シリコン基板１上にｎ+ 型の埋め込み層３を有し、
その上にｎ型のエピタキシャル層４が積層される基板構
造を有する。特にｎ型のウェル領域は形成されず、基板
自体の構造はバイポーラトランジスタと同じとなる。ｎ
ＭＯＳトランジスタ２０と同様なゲート絶縁膜２３，ゲ
ート電極２４，サイドウォール２５が形成され、これら
は層間絶縁膜１２とリフロー膜１３に被覆される。
は、シリコン基板１上にｎ+ 型の埋め込み層３を有し、
その上にｎ型のエピタキシャル層４が積層される基板構
造を有する。特にｎ型のウェル領域は形成されず、基板
自体の構造はバイポーラトランジスタと同じとなる。ｎ
ＭＯＳトランジスタ２０と同様なゲート絶縁膜２３，ゲ
ート電極２４，サイドウォール２５が形成され、これら
は層間絶縁膜１２とリフロー膜１３に被覆される。
【００２８】ｐＭＯＳトランジスタ２１のｐ型の拡散層
３０，３０は、ｎ型のエピタキシャル層４の表面にフィ
ールド酸化膜６やゲート電極２４等をマスクとして形成
され、これら拡散層３０，３０に層間絶縁膜１２及びリ
フロー膜１３に形成されたコンタクトホール３１，３１
を介してソース電極３２ｓ，ドレイン電極３２ｄが接続
する。
３０，３０は、ｎ型のエピタキシャル層４の表面にフィ
ールド酸化膜６やゲート電極２４等をマスクとして形成
され、これら拡散層３０，３０に層間絶縁膜１２及びリ
フロー膜１３に形成されたコンタクトホール３１，３１
を介してソース電極３２ｓ，ドレイン電極３２ｄが接続
する。
【００２９】概ね以上のような構造を有する本実施例の
半導体装置は、図２及び図３に示すような不純物濃度分
布を有する。
半導体装置は、図２及び図３に示すような不純物濃度分
布を有する。
【００３０】まず、図２は図１のＩＩ−ＩＩ線に沿った
ＭＯＳトランジスタのチャンネル部分の基板の深さ方向
における不純物濃度分布を示す。図２の横軸は基板の深
さ（μｍ）であり、縦軸は不純物濃度（ｃｍ-3）であ
る。図２中において、最も基板の深い部分には、ｐ型の
シリコン基板１のプロファイルＰsub があり、そのすぐ
浅い側には埋め込み層３のプロファイルＮBLがある。埋
め込み層３の不純物濃度は比較的に高くその分布も厚い
範囲に及ぶ。そして、その埋め込み層３の基板表面側に
は、最初のイオン注入で形成された不純物プロファイル
Ｐ＃１（実線）と、２度目のイオン注入で形成された不
純物プロファイルＰ＃２（破線）とが位置する。
ＭＯＳトランジスタのチャンネル部分の基板の深さ方向
における不純物濃度分布を示す。図２の横軸は基板の深
さ（μｍ）であり、縦軸は不純物濃度（ｃｍ-3）であ
る。図２中において、最も基板の深い部分には、ｐ型の
シリコン基板１のプロファイルＰsub があり、そのすぐ
浅い側には埋め込み層３のプロファイルＮBLがある。埋
め込み層３の不純物濃度は比較的に高くその分布も厚い
範囲に及ぶ。そして、その埋め込み層３の基板表面側に
は、最初のイオン注入で形成された不純物プロファイル
Ｐ＃１（実線）と、２度目のイオン注入で形成された不
純物プロファイルＰ＃２（破線）とが位置する。
【００３１】ここで、不純物プロファイルＰ＃１，Ｐ＃
２に着目すると、先ず、不純物プロファイルＰ＃１の不
純物濃度のピークは、埋め込み層３より離れた位置（深
さ）にあり、ｎ型のエピタキシャル層中に存在する。こ
のためラッチアップ耐性が確保される。また、不純物プ
ロファイルＰ＃２は、不純物プロファイルＰ＃１よりも
やや基板の深い位置に分布するものであり、基板表面よ
り隔離された分布であるために、全くｎＭＯＳトランジ
スタの動作特性に影響しない。また、不純物プロファイ
ルＰ＃１のみならず、不純物プロファイルＰ＃２も埋め
込み層３より浅い領域でのｐ型の不純物の分布に寄与す
るため、ラッチアップ耐性は良好なものとなる。
２に着目すると、先ず、不純物プロファイルＰ＃１の不
純物濃度のピークは、埋め込み層３より離れた位置（深
さ）にあり、ｎ型のエピタキシャル層中に存在する。こ
のためラッチアップ耐性が確保される。また、不純物プ
ロファイルＰ＃２は、不純物プロファイルＰ＃１よりも
やや基板の深い位置に分布するものであり、基板表面よ
り隔離された分布であるために、全くｎＭＯＳトランジ
スタの動作特性に影響しない。また、不純物プロファイ
ルＰ＃１のみならず、不純物プロファイルＰ＃２も埋め
込み層３より浅い領域でのｐ型の不純物の分布に寄与す
るため、ラッチアップ耐性は良好なものとなる。
【００３２】図３は、図１のＩＩＩ−ＩＩＩ線に沿った
バイポーラトランジスタの接合分離領域５の付近の深さ
方向における不純物濃度分布を示す。図３の横軸は基板
の深さ（μｍ）であり、縦軸は不純物濃度（ｃｍ-3）で
ある。図３中において、基板の深い部分には、ｐ型のシ
リコン基板１のプロファイルＰsub があり、そのシリコ
ン基板１の基板表面側には、図２と同様な最初のイオン
注入で形成された不純物プロファイルＰ＃１（実線）
と、２度目のイオン注入で形成された不純物プロファイ
ルＰ＃２（破線）とが位置する。
バイポーラトランジスタの接合分離領域５の付近の深さ
方向における不純物濃度分布を示す。図３の横軸は基板
の深さ（μｍ）であり、縦軸は不純物濃度（ｃｍ-3）で
ある。図３中において、基板の深い部分には、ｐ型のシ
リコン基板１のプロファイルＰsub があり、そのシリコ
ン基板１の基板表面側には、図２と同様な最初のイオン
注入で形成された不純物プロファイルＰ＃１（実線）
と、２度目のイオン注入で形成された不純物プロファイ
ルＰ＃２（破線）とが位置する。
【００３３】この図３の不純物プロファイルＰ＃１，Ｐ
＃２は、図２のそれと同一の工程で同時に形成されるた
め、同じ分布となる。不純物プロファイルＰ＃１のみを
主にＭＯＳトランジスタのラッチアップ耐性の点から形
成した場合には、ｐ型のシリコン基板１の表面側にｎ型
のエピタキシャル層４が残存して、素子分離ができなく
なる。そこで、注入エネルギーを高エネルギー化した２
度目のイオン注入によって不純物プロファイルＰ＃２を
不純物プロファイルＰ＃１に一部重なり、且つｎ型のエ
ピタキシャル層４を遮断するように形成することで、素
子分離領域として機能できることになる。
＃２は、図２のそれと同一の工程で同時に形成されるた
め、同じ分布となる。不純物プロファイルＰ＃１のみを
主にＭＯＳトランジスタのラッチアップ耐性の点から形
成した場合には、ｐ型のシリコン基板１の表面側にｎ型
のエピタキシャル層４が残存して、素子分離ができなく
なる。そこで、注入エネルギーを高エネルギー化した２
度目のイオン注入によって不純物プロファイルＰ＃２を
不純物プロファイルＰ＃１に一部重なり、且つｎ型のエ
ピタキシャル層４を遮断するように形成することで、素
子分離領域として機能できることになる。
【００３４】図４は本実施例の半導体装置における２度
のイオン注入工程を説明するための工程断面図である。
のイオン注入工程を説明するための工程断面図である。
【００３５】その前提として、ｐ型のシリコン基板１上
には、ＭＯＳトランジスタを形成すべき領域及びコレク
タ領域を形成すべき領域に対応して選択的にｎ+ 型の埋
め込み層３が形成される。ｎ+ 型の埋め込み層３は、例
えばＳｂを導入して形成されるが、Ａｓを用いても良
い。そして、ｎ+ 型の埋め込み層３及び該ｎ+ 型の埋め
込み層３の形成されていないシリコン基板１上には、エ
ピタキシャル成長法によってｎ- 型のエピタキシャル層
４が積層される。そして、このｎ- 型のエピタキシャル
層４の表面には選択酸化法によってフィールド酸化膜６
がＭＯＳトランジスタの素子分離に充分な膜厚で選択的
に形成される。
には、ＭＯＳトランジスタを形成すべき領域及びコレク
タ領域を形成すべき領域に対応して選択的にｎ+ 型の埋
め込み層３が形成される。ｎ+ 型の埋め込み層３は、例
えばＳｂを導入して形成されるが、Ａｓを用いても良
い。そして、ｎ+ 型の埋め込み層３及び該ｎ+ 型の埋め
込み層３の形成されていないシリコン基板１上には、エ
ピタキシャル成長法によってｎ- 型のエピタキシャル層
４が積層される。そして、このｎ- 型のエピタキシャル
層４の表面には選択酸化法によってフィールド酸化膜６
がＭＯＳトランジスタの素子分離に充分な膜厚で選択的
に形成される。
【００３６】次に、図４に示すように、レジスト層４０
からなるレジストマスクが形成される。このレジスト層
４０はｎＭＯＳトランジスタの素子形成領域に対応する
開口部４４と、バイポーラトランジスタトランジスタの
接合分離領域に対応する開口部４３を有し、ｐＭＯＳト
ランジスタ等の同一基板上の他の領域には開口部が形成
されない。
からなるレジストマスクが形成される。このレジスト層
４０はｎＭＯＳトランジスタの素子形成領域に対応する
開口部４４と、バイポーラトランジスタトランジスタの
接合分離領域に対応する開口部４３を有し、ｐＭＯＳト
ランジスタ等の同一基板上の他の領域には開口部が形成
されない。
【００３７】このレジスト層４０を形成した後、最初の
イオン注入によって不純物打ち込み領域４１ｉ，４１ｗ
が同時に形成される。このイオン注入の際のマスクは、
レジスト層４０及びフィールド酸化膜６であり、少なく
ともＭＯＳトランジスタのラッチアップ耐性が保たれる
ように、エピタキシャル層４中の深さ方向の或る範囲に
亘って不純物打ち込み領域４１ｉ，４１ｗが同時に形成
される。
イオン注入によって不純物打ち込み領域４１ｉ，４１ｗ
が同時に形成される。このイオン注入の際のマスクは、
レジスト層４０及びフィールド酸化膜６であり、少なく
ともＭＯＳトランジスタのラッチアップ耐性が保たれる
ように、エピタキシャル層４中の深さ方向の或る範囲に
亘って不純物打ち込み領域４１ｉ，４１ｗが同時に形成
される。
【００３８】この最初のイオン注入のみでは、拡散後に
おいても不純物打ち込み領域４１ｗの下部にｎ- 型のエ
ピタキシャル層４が残存し、その結果素子分離ができな
くなるため、最初のイオン注入に連続して第２回目のイ
オン注入を行う。この第２回目のイオン注入は、同じレ
ジスト層４０を使用し、同じドーパント若しくは同導電
型で異なるドーパントで、打ち込みのエネルギーを高エ
ネルギーに変化させて形成する。その第２回目のイオン
注入により、不純物打ち込み領域４１ｉ，４１ｗの直下
に一部重複した分布を有する不純物打ち込み領域４２
ｉ，４２ｗが形成される。
おいても不純物打ち込み領域４１ｗの下部にｎ- 型のエ
ピタキシャル層４が残存し、その結果素子分離ができな
くなるため、最初のイオン注入に連続して第２回目のイ
オン注入を行う。この第２回目のイオン注入は、同じレ
ジスト層４０を使用し、同じドーパント若しくは同導電
型で異なるドーパントで、打ち込みのエネルギーを高エ
ネルギーに変化させて形成する。その第２回目のイオン
注入により、不純物打ち込み領域４１ｉ，４１ｗの直下
に一部重複した分布を有する不純物打ち込み領域４２
ｉ，４２ｗが形成される。
【００３９】以下、レジスト層４０を除去し、アニール
によって不純物打ち込み領域４１ｉ，４１ｗ及び４２
ｉ，４２ｗの不純物を拡散させ、図１に示す接合分離領
域５及びｐ型のウェル領域２２を同一の工程でエピタキ
シャル層４中に形成する。
によって不純物打ち込み領域４１ｉ，４１ｗ及び４２
ｉ，４２ｗの不純物を拡散させ、図１に示す接合分離領
域５及びｐ型のウェル領域２２を同一の工程でエピタキ
シャル層４中に形成する。
【００４０】上述の工程によって、同一のマスクを用い
ながら、単にエネルギーを変化させるのみで何ら工程数
の増加なく接合分離領域５及びｐ型のウェル領域２２を
形成することができる。その結果、埋め込み層の再分布
や２種類のフィールド酸化膜の形成等の問題なく、バイ
ポーラトランジスタの確実な素子分離がなされ、加えて
ＣＭＯＳ構造のラッチアップ対策が有効に行われること
になる。
ながら、単にエネルギーを変化させるのみで何ら工程数
の増加なく接合分離領域５及びｐ型のウェル領域２２を
形成することができる。その結果、埋め込み層の再分布
や２種類のフィールド酸化膜の形成等の問題なく、バイ
ポーラトランジスタの確実な素子分離がなされ、加えて
ＣＭＯＳ構造のラッチアップ対策が有効に行われること
になる。
【００４１】なお、本実施例では、イオン注入の順序を
初めに低エネルギーとし、次に高エネルギーとしたが、
逆でも良く、また、２回に限定されず３回以上のイオン
注入によりウェル領域と接合分離領域を形成しても良
い。
初めに低エネルギーとし、次に高エネルギーとしたが、
逆でも良く、また、２回に限定されず３回以上のイオン
注入によりウェル領域と接合分離領域を形成しても良
い。
【００４２】
【発明の効果】本発明の半導体装置は、バイポーラトラ
ンジスタの接合分離領域とＭＯＳトランジスタのウェル
領域が複数回のイオン注入により形成される構造とされ
る。このため接合分離に充分な深さで不純物を打ち込む
と同時に、ラッチアップにも有効なプロファイルで不純
物を打ち込むことができ、そのために特に工程数が増加
するようなこともない。
ンジスタの接合分離領域とＭＯＳトランジスタのウェル
領域が複数回のイオン注入により形成される構造とされ
る。このため接合分離に充分な深さで不純物を打ち込む
と同時に、ラッチアップにも有効なプロファイルで不純
物を打ち込むことができ、そのために特に工程数が増加
するようなこともない。
【００４３】すなわち、イオン注入のみで充分な接合分
離が形成されるため、厚いフィールド酸化膜の形成等は
不要となり、高温長時間の拡散等が不要なため、埋め込
み層の再分布も発生しない。また、埋め込み層と離間し
た不純物プロプァイルのピークを有するようにウェル領
域を形成することで、ラッチアップ耐性の低下が防止さ
れることになる。
離が形成されるため、厚いフィールド酸化膜の形成等は
不要となり、高温長時間の拡散等が不要なため、埋め込
み層の再分布も発生しない。また、埋め込み層と離間し
た不純物プロプァイルのピークを有するようにウェル領
域を形成することで、ラッチアップ耐性の低下が防止さ
れることになる。
【００４４】
【図１】本発明の実施例のＢｉ−ＣＭＯＳ構造の半導体
装置の構造を示す要部断面図である。
装置の構造を示す要部断面図である。
【図２】図１のＩＩ−ＩＩ線に沿った前記実施例にかか
るｎＭＯＳトランジスタの基板部分の不純物濃度分布図
である。
るｎＭＯＳトランジスタの基板部分の不純物濃度分布図
である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った前記実施例に
かかるバイポーラトランジスタの接合分離領域部分の不
純物濃度分布図である。
かかるバイポーラトランジスタの接合分離領域部分の不
純物濃度分布図である。
【図４】前記実施例の半導体装置の製造工程のうちの複
数回のイオン注入工程における工程断面図である。
数回のイオン注入工程における工程断面図である。
１…シリコン基板 ２…バイポーラトランジスタ ３…埋め込み層 ４…エピタキシャル層 ５…接合分離領域 ６…フィールド酸化膜 ７…プラグ領域 ８…外部ベース領域 ９…内部ベース領域 １０…エミッタ領域 １１…ポリシリコン膜 １２…層間絶縁膜 １３…リフロー膜 ２０…ｎＭＯＳトランジスタ ２１…ｐＭＯＳトランジスタ ２２…ｐ型のウェル領域 ２３…ゲート絶縁膜 ２４…ゲート電極 ２５…サイドウォール ２６，３０…拡散層
Claims (1)
- 【請求項１】 ＭＯＳトランジスタとバイポーラトラン
ジスタを同一半導体基板上に形成する半導体装置におい
て、 前記ＭＯＳトランジスタのウェル領域と、前記バイポー
ラトランジスタの接合分離領域は、複数回の同時のイオ
ン注入で導入された不純物により形成されることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201091A JPH05109994A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201091A JPH05109994A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109994A true JPH05109994A (ja) | 1993-04-30 |
Family
ID=17776363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29201091A Withdrawn JPH05109994A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6815779B1 (en) * | 1999-02-09 | 2004-11-09 | Stmicroelectronics S.R.L. | Integrated circuit including protection against polarity inversion of the substrate potential |
| JP2006210532A (ja) * | 2005-01-26 | 2006-08-10 | Toyota Motor Corp | 半導体装置の製造方法 |
-
1991
- 1991-10-14 JP JP29201091A patent/JPH05109994A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815779B1 (en) * | 1999-02-09 | 2004-11-09 | Stmicroelectronics S.R.L. | Integrated circuit including protection against polarity inversion of the substrate potential |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006210532A (ja) * | 2005-01-26 | 2006-08-10 | Toyota Motor Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5905284A (en) | Semiconductor device with a particular DMISFET structure | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| JPS62174966A (ja) | 半導体装置の製造方法 | |
| JPH0640568B2 (ja) | バイポ−ラ型とｃｍｏｓ型のトランジスタの同時製作方法 | |
| KR20010007241A (ko) | 자기정렬된 절연 캡을 갖는 이중 일 함수 게이트 전도체 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JP3536693B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2509690B2 (ja) | 半導体装置 | |
| JPH1070250A (ja) | 半導体装置およびその製造方法 | |
| JPH07142565A (ja) | 半導体装置及びその製造方法 | |
| JP2745228B2 (ja) | 半導体装置およびその製造方法 | |
| US5227654A (en) | Semiconductor device with improved collector structure | |
| JP2000138296A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05109994A (ja) | 半導体装置 | |
| US6218253B1 (en) | Method of manufacturing a bipolar transistor by using only two mask layers | |
| JPH0441502B2 (ja) | ||
| JPS62219554A (ja) | 半導体集積回路装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| US5597757A (en) | Method of manufacturing a semiconductor device including bipolar and MOS transistors | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| JP2907435B2 (ja) | Ｍｉｓ型トランジスタ | |
| JPH0580154B2 (ja) | ||
| JPH063808B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2889246B2 (ja) | 半導体装置 | |
| KR100678859B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |