JP3536693B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP3536693B2 JP3536693B2 JP34935698A JP34935698A JP3536693B2 JP 3536693 B2 JP3536693 B2 JP 3536693B2 JP 34935698 A JP34935698 A JP 34935698A JP 34935698 A JP34935698 A JP 34935698A JP 3536693 B2 JP3536693 B2 JP 3536693B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- layer
- concentration
- region
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Description
【０００１】
【発明の属する技術分野】本発明は、ツインウェルを用
いた半導体記憶装置及びその製造方法に関する。
いた半導体記憶装置及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】半導体記
憶装置の一例であるＳＲＡＭには、いろいろなタイプが
あり、その中には、ＣＭＯＳを用いたタイプがある。Ｃ
ＭＯＳは、低消費電力等優れた特徴を有し、近年、ＣＭ
ＯＳを用いたＳＲＡＭの研究開発が盛んに進められてい
る。しかし、ＣＭＯＳにはラッチアップという大きな欠
点がある。
憶装置の一例であるＳＲＡＭには、いろいろなタイプが
あり、その中には、ＣＭＯＳを用いたタイプがある。Ｃ
ＭＯＳは、低消費電力等優れた特徴を有し、近年、ＣＭ
ＯＳを用いたＳＲＡＭの研究開発が盛んに進められてい
る。しかし、ＣＭＯＳにはラッチアップという大きな欠
点がある。
【０００３】本発明は、かかる従来の課題を解決するた
めになされたものである。本発明の目的は、ラッチアッ
プが発生しにくい構造をした半導体記憶装置及びその製
造方法を提供することである。
めになされたものである。本発明の目的は、ラッチアッ
プが発生しにくい構造をした半導体記憶装置及びその製
造方法を提供することである。
【０００４】
【課題を解決するための手段】（１）本発明は、半導体
基板の主表面に周辺回路領域及びメモリセル領域を有す
る半導体記憶装置であって、前記周辺回路領域に形成さ
れた第１のウェルと、前記メモリセル領域に形成された
第１の導電型の第２のウェルと、前記メモリセル領域に
形成され、前記第２のウェルと深さが同じである第２の
導電型の第３のウェルと、前記メモリセル領域に形成さ
れ、前記第２のウェルに形成される素子と前記第３のウ
ェルに形成される素子とを分離する素子分離構造と、を
備え、前記第２及び前記第３のウェルは、前記素子分離
構造より下の位置まで形成されており、さらに、前記第
２及び前記第３のウェルは、前記第１のウェルより深さ
が小さい第１の層と、前記第１のウェルと同一の深さで
ある第２の層と、を備え、前記第２のウェルの前記第１
の層と前記第３のウェルの前記第１の層とは、前記素子
分離構造の下で重なり、前記第２のウェルの前記第２の
層と前記第３のウェルの前記第２の層とは、互いに離れ
て形成されており、前記第１、第２及び第３のウェル
は、リトログレーディドウェルであり、前記第１、第２
及び第３のウェルは、上から順に、第１の濃度の層、第
２の濃度の層、第３の濃度の層、第４の濃度の層を備
え、前記第２のウェルの前記第１の層及び前記第３のウ
ェルの前記第１の層は、前記第１の濃度の層、前記第２
の濃度の層、前記第３の濃度の層で構成され、前記第２
のウェルの前記第２の層及び前記第３のウェルの前記第
２の層は、前記第４の濃度の層で構成される。
基板の主表面に周辺回路領域及びメモリセル領域を有す
る半導体記憶装置であって、前記周辺回路領域に形成さ
れた第１のウェルと、前記メモリセル領域に形成された
第１の導電型の第２のウェルと、前記メモリセル領域に
形成され、前記第２のウェルと深さが同じである第２の
導電型の第３のウェルと、前記メモリセル領域に形成さ
れ、前記第２のウェルに形成される素子と前記第３のウ
ェルに形成される素子とを分離する素子分離構造と、を
備え、前記第２及び前記第３のウェルは、前記素子分離
構造より下の位置まで形成されており、さらに、前記第
２及び前記第３のウェルは、前記第１のウェルより深さ
が小さい第１の層と、前記第１のウェルと同一の深さで
ある第２の層と、を備え、前記第２のウェルの前記第１
の層と前記第３のウェルの前記第１の層とは、前記素子
分離構造の下で重なり、前記第２のウェルの前記第２の
層と前記第３のウェルの前記第２の層とは、互いに離れ
て形成されており、前記第１、第２及び第３のウェル
は、リトログレーディドウェルであり、前記第１、第２
及び第３のウェルは、上から順に、第１の濃度の層、第
２の濃度の層、第３の濃度の層、第４の濃度の層を備
え、前記第２のウェルの前記第１の層及び前記第３のウ
ェルの前記第１の層は、前記第１の濃度の層、前記第２
の濃度の層、前記第３の濃度の層で構成され、前記第２
のウェルの前記第２の層及び前記第３のウェルの前記第
２の層は、前記第４の濃度の層で構成される。
【０００５】本発明において、メモリセル領域に形成さ
れた第２及び第３のウェルの第１の層の深さは、周辺回
路領域に形成された第１のウェルの深さより、小さい。
したがって、素子分離構造の下で、第２のウェルの第１
の層と第３のウェルの第１の層との境界部における第１
の層どうしの重なりを小さくすることができる。理由
は、実施の形態の［効果の説明］で説明する。よって、
本発明によれば、素子分離構造の長さを大きくすること
なく、ウェルとこのウェルの隣に形成されたウェルのソ
ース／ドレインとの距離を短くしないようにすることが
できる。この結果、半導体記憶装置の微細化を図りつ
つ、ラッチアップのトリガーとなる寄生ＭＯＳのリーク
電流の増加を防ぐことが可能となる。
れた第２及び第３のウェルの第１の層の深さは、周辺回
路領域に形成された第１のウェルの深さより、小さい。
したがって、素子分離構造の下で、第２のウェルの第１
の層と第３のウェルの第１の層との境界部における第１
の層どうしの重なりを小さくすることができる。理由
は、実施の形態の［効果の説明］で説明する。よって、
本発明によれば、素子分離構造の長さを大きくすること
なく、ウェルとこのウェルの隣に形成されたウェルのソ
ース／ドレインとの距離を短くしないようにすることが
できる。この結果、半導体記憶装置の微細化を図りつ
つ、ラッチアップのトリガーとなる寄生ＭＯＳのリーク
電流の増加を防ぐことが可能となる。
【０００６】また、本発明において、第２及び第３のウ
ェルは、第２の層を有している。これらの第２の層によ
り、第２及び第３のウェルの抵抗（基板抵抗）を下げる
ことができる。よって、本発明によれば、この点から
も、ラッチアップを防止することが可能となる。
ェルは、第２の層を有している。これらの第２の層によ
り、第２及び第３のウェルの抵抗（基板抵抗）を下げる
ことができる。よって、本発明によれば、この点から
も、ラッチアップを防止することが可能となる。
【０００７】なお、本発明において、第２のウェルの第
２の層と第３のウェルの第２の層とが互いに離れて形成
されている。これは、接触するように形成すると、第２
のウェルと第３のウェルとの境界部における第２のウェ
ルと第３のウェルとの重なりを小さくすることができな
いからである。この理由も、実施の形態の［効果の説
明］で説明する。
２の層と第３のウェルの第２の層とが互いに離れて形成
されている。これは、接触するように形成すると、第２
のウェルと第３のウェルとの境界部における第２のウェ
ルと第３のウェルとの重なりを小さくすることができな
いからである。この理由も、実施の形態の［効果の説
明］で説明する。
【０００８】なお、素子分離構造の例としては、ＬＯＣ
ＯＳ酸化膜、セミリセスＬＯＣＯＳ酸化膜、又はシャロ
ートレンチ（深さ０.４〜０.８μｍ）がある。以下に説
明する素子分離構造も、この意味である。また、ソース
／ドレインとは、ソース及びドレインの少なくとも一方
という意味である。以下に説明するソース／ドレイン
も、この意味である。
ＯＳ酸化膜、セミリセスＬＯＣＯＳ酸化膜、又はシャロ
ートレンチ（深さ０.４〜０.８μｍ）がある。以下に説
明する素子分離構造も、この意味である。また、ソース
／ドレインとは、ソース及びドレインの少なくとも一方
という意味である。以下に説明するソース／ドレイン
も、この意味である。
【０００９】また、本発明によれば、第２のウェルの深
さと、第３のウェルの深さとが同じである。よって、メ
モリセル領域において、ウェルの深さが異なることが原
因となるトランジスタどうしの性能のアンバランスが生
じることはない。なお、同じ深さという意味は、深さに
違いがあってもトランジスタどうしの性能のアンバラン
スが生じることがないのなら、その深さの違いも含まれ
る、という意味である。
さと、第３のウェルの深さとが同じである。よって、メ
モリセル領域において、ウェルの深さが異なることが原
因となるトランジスタどうしの性能のアンバランスが生
じることはない。なお、同じ深さという意味は、深さに
違いがあってもトランジスタどうしの性能のアンバラン
スが生じることがないのなら、その深さの違いも含まれ
る、という意味である。
【００１０】また、本発明によれば、第２のウェルの深
さと、第３のウェルの深さとが同じであるので、第２の
ウェルのソース／ドレインの深さと第３のウェルのソー
ス／ドレインの深さとを同じにすることができる。よっ
て、メモリセル領域において、ソース／ドレインの深さ
が異なることが原因となるトランジスタどうしの性能の
アンバランスが生じることはない。
さと、第３のウェルの深さとが同じであるので、第２の
ウェルのソース／ドレインの深さと第３のウェルのソー
ス／ドレインの深さとを同じにすることができる。よっ
て、メモリセル領域において、ソース／ドレインの深さ
が異なることが原因となるトランジスタどうしの性能の
アンバランスが生じることはない。
【００１１】また、本発明によれば、第２及び第３のウ
ェルに形成されるソース／ドレインが第１のウェルに形
成されるソース／ドレインと比べて浅くなりすぎること
を回避できる。
ェルに形成されるソース／ドレインが第１のウェルに形
成されるソース／ドレインと比べて浅くなりすぎること
を回避できる。
【００１２】また、ウェル電位を固定するためのウェル
コンタクト領域は、ソース／ドレインと分離して形成さ
れる。本発明によれば、第２及び第３のウェルは、素子
分離構造より下の位置まで形成されている。このためウ
ェルをウェルコンタクト領域にまで延ばすことがでる。
よって、第２及び第３のウェルとウェルコンタクト領域
とを容易に接続することができる。
コンタクト領域は、ソース／ドレインと分離して形成さ
れる。本発明によれば、第２及び第３のウェルは、素子
分離構造より下の位置まで形成されている。このためウ
ェルをウェルコンタクト領域にまで延ばすことがでる。
よって、第２及び第３のウェルとウェルコンタクト領域
とを容易に接続することができる。
【００１３】本発明において、第１のウェルに形成され
たトランジスタのソース／ドレインの深さと、第２のウ
ェルに形成されたトランジスタのソース／ドレインの深
さと、第３のウェルに形成されたトランジスタのソース
／ドレインの深さとは、同じであるのが好ましい。これ
により、同じ導電型のソース／ドレインについては、同
時に形成することができる。
たトランジスタのソース／ドレインの深さと、第２のウ
ェルに形成されたトランジスタのソース／ドレインの深
さと、第３のウェルに形成されたトランジスタのソース
／ドレインの深さとは、同じであるのが好ましい。これ
により、同じ導電型のソース／ドレインについては、同
時に形成することができる。
【００１４】本発明において、第１、第２及び第３のウ
ェルはリトログレーデッド（ｒｅｔ−ｒｏｇｒａｄｅ
ｄ）ウェルであるのが好ましい。リトログレーデッドウ
ェルとは、熱拡散を用いずに、高エネルギーイオン注入
で形成されたウェルのことである。
ェルはリトログレーデッド（ｒｅｔ−ｒｏｇｒａｄｅ
ｄ）ウェルであるのが好ましい。リトログレーデッドウ
ェルとは、熱拡散を用いずに、高エネルギーイオン注入
で形成されたウェルのことである。
【００１５】リトログレーデッドウェルである第１、第
２及び第３のウェルは、上から順に、第１の濃度の層、
第２の濃度の層、第３の濃度の層、第４の濃度の層を備
え、第２のウェルの第１の層及び第３のウェルの第１の
層は、第１の濃度の層、第２の濃度の層、第３の濃度の
層で構成され、第２のウェルの第２の層及び第３のウェ
ルの第２の層は、第４の濃度の層で構成される構成があ
る。第１の濃度の層として、例えば、トランジスタのＶ
thを調整するためのチャネルドープ層があり、第２の濃
度の層として、例えば、トランジスタの短チャネル効果
を抑えるためのパンチスルーストッパ層があり、第３の
濃度の層として、例えば、素子分離構造の領域におい
て、寄生トランジスタの動作を防ぐためのチャネルカッ
ト層があり、第４の濃度の層として、例えば、ウェル抵
抗を下げるための低抵抗層がある。
２及び第３のウェルは、上から順に、第１の濃度の層、
第２の濃度の層、第３の濃度の層、第４の濃度の層を備
え、第２のウェルの第１の層及び第３のウェルの第１の
層は、第１の濃度の層、第２の濃度の層、第３の濃度の
層で構成され、第２のウェルの第２の層及び第３のウェ
ルの第２の層は、第４の濃度の層で構成される構成があ
る。第１の濃度の層として、例えば、トランジスタのＶ
thを調整するためのチャネルドープ層があり、第２の濃
度の層として、例えば、トランジスタの短チャネル効果
を抑えるためのパンチスルーストッパ層があり、第３の
濃度の層として、例えば、素子分離構造の領域におい
て、寄生トランジスタの動作を防ぐためのチャネルカッ
ト層があり、第４の濃度の層として、例えば、ウェル抵
抗を下げるための低抵抗層がある。
【００１６】本発明において、メモリセル領域には、Ｃ
ＭＯＳ形セルのＳＲＡＭが形成されている。ＣＭＯＳ形
セルのＳＲＡＭとは、セルがＣＭＯＳで構成されている
ＳＲＡＭのことである。
ＭＯＳ形セルのＳＲＡＭが形成されている。ＣＭＯＳ形
セルのＳＲＡＭとは、セルがＣＭＯＳで構成されている
ＳＲＡＭのことである。
【００１７】本発明において、メモリセル領域のウェル
を分離する素子分離構造の長さは、０.２μｍ〜１.６μ
ｍであるのが好ましい。第２のウェルと第３のウェルと
の境界が素子分離構造下に位置するようにする必要があ
る。レジストをパターニングするとき、位置合わせずれ
が生じる可能性がある。よって、素子分離構造には、最
低限度の長さが必要となる。この最低限度の長さが０.
２μｍである。また、素子分離構造の長さが１.６μｍ
より大きいと、メモリセルサイズが大きくなりすぎると
いう問題が生じる。
を分離する素子分離構造の長さは、０.２μｍ〜１.６μ
ｍであるのが好ましい。第２のウェルと第３のウェルと
の境界が素子分離構造下に位置するようにする必要があ
る。レジストをパターニングするとき、位置合わせずれ
が生じる可能性がある。よって、素子分離構造には、最
低限度の長さが必要となる。この最低限度の長さが０.
２μｍである。また、素子分離構造の長さが１.６μｍ
より大きいと、メモリセルサイズが大きくなりすぎると
いう問題が生じる。
【００１８】本発明において、第２及び第３のウェルの
第１の層の深さは、０.５μｍ〜１.２μｍであるのが好
ましい。第２及び第３のウェルの第１の層の深さが０.
５μｍより小さいと、素子分離構造の深さがウェルの第
１の層の深さより大きくなる。このためウェル電位を固
定するためのウェルコンタクト領域を如何にして形成す
るのかというという問題が生じる。第２及び第３のウェ
ルの第１の層の深さが１.２μｍより大きいと、素子分
離構造の下で第２のウェルの第１の層と第３のウェルの
第１の層との境界部における重なりが大きくなるという
問題が生じるからである。
第１の層の深さは、０.５μｍ〜１.２μｍであるのが好
ましい。第２及び第３のウェルの第１の層の深さが０.
５μｍより小さいと、素子分離構造の深さがウェルの第
１の層の深さより大きくなる。このためウェル電位を固
定するためのウェルコンタクト領域を如何にして形成す
るのかというという問題が生じる。第２及び第３のウェ
ルの第１の層の深さが１.２μｍより大きいと、素子分
離構造の下で第２のウェルの第１の層と第３のウェルの
第１の層との境界部における重なりが大きくなるという
問題が生じるからである。
【００１９】本発明において、第１のウェルは、第１の
導電型のウェルと第２の導電型のウェルとを備える、す
なわちツインウェルであるのが好ましい。
導電型のウェルと第２の導電型のウェルとを備える、す
なわちツインウェルであるのが好ましい。
【００２０】このような構成であると、第１のウェルの
第１の導電型のウェルと第２のウェルとの製造を同時に
でき、また、第１のウェルの第２の導電型のウェルと第
３のウェルとの製造を同時にできるからである。
第１の導電型のウェルと第２のウェルとの製造を同時に
でき、また、第１のウェルの第２の導電型のウェルと第
３のウェルとの製造を同時にできるからである。
【００２１】（２）本発明は、主表面に周辺回路領域及
びメモリセル領域を有する半導体基板と、前記周辺回路
領域に形成された第１のウェルと、前記メモリセル領域
に形成された第１の導電型の第２のウェルと、前記メモ
リセル領域に形成された第２の導電型の第３のウェル
と、を備え、前記第２及び前記第３のウェルは、第１の
層と、前記第１の層より下の位置まで延びている第２の
層と、を有し、前記第２のウェルの深さと、前記第３の
ウェルの深さとは、同じであり、前記第１、第２及び第
３のウェルは、上から順に、第１の濃度の層、第２の濃
度の層、第３の濃度の層、第４の濃度の層を備える半導
体記憶装置の製造方法であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記第２のウェルの前記第２の層が前記第３のウ
ェルと接触しないように、開口部が前記第２のウェルの
形成領域に位置するレジストパターンを、前記主表面に
形成する工程と、 （ｃ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第２の層を形成する工程と、 （ｄ）前記第３のウェルの前記第２の層が前記第２のウ
ェルと接触しないように、開口部が前記第３のウェルの
形成領域に位置するレジストパターンを、前記主表面に
形成する工程と、 （ｅ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第２の層を形成する工程と、 （ｆ）開口部が前記第２のウェルの形成領域に位置する
レジストパターンを、前記主表面に形成する工程と、 （ｇ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第１の層を形成する工程と、 （ｈ）開口部が前記第３のウェルの形成領域に位置する
レジストパターンを、前記主表面に形成する工程と、 （ｉ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第１の層を形成する工程と、を備え、前記第
１のウェルは、前記第２又は第３のウェルを形成する工
程と同じ工程で形成され、前記第２のウェルの前記第１
の層及び前記第３のウェルの前記第１の層は、前記第１
の濃度の層、前記第２の濃度の層、前記第３の濃度の層
で形成され、前記第２のウェルの前記第２の層及び前記
第３のウェルの前記第２の層は、前記第４の濃度の層で
形成される。
びメモリセル領域を有する半導体基板と、前記周辺回路
領域に形成された第１のウェルと、前記メモリセル領域
に形成された第１の導電型の第２のウェルと、前記メモ
リセル領域に形成された第２の導電型の第３のウェル
と、を備え、前記第２及び前記第３のウェルは、第１の
層と、前記第１の層より下の位置まで延びている第２の
層と、を有し、前記第２のウェルの深さと、前記第３の
ウェルの深さとは、同じであり、前記第１、第２及び第
３のウェルは、上から順に、第１の濃度の層、第２の濃
度の層、第３の濃度の層、第４の濃度の層を備える半導
体記憶装置の製造方法であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記第２のウェルの前記第２の層が前記第３のウ
ェルと接触しないように、開口部が前記第２のウェルの
形成領域に位置するレジストパターンを、前記主表面に
形成する工程と、 （ｃ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第２の層を形成する工程と、 （ｄ）前記第３のウェルの前記第２の層が前記第２のウ
ェルと接触しないように、開口部が前記第３のウェルの
形成領域に位置するレジストパターンを、前記主表面に
形成する工程と、 （ｅ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第２の層を形成する工程と、 （ｆ）開口部が前記第２のウェルの形成領域に位置する
レジストパターンを、前記主表面に形成する工程と、 （ｇ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第１の層を形成する工程と、 （ｈ）開口部が前記第３のウェルの形成領域に位置する
レジストパターンを、前記主表面に形成する工程と、 （ｉ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第１の層を形成する工程と、を備え、前記第
１のウェルは、前記第２又は第３のウェルを形成する工
程と同じ工程で形成され、前記第２のウェルの前記第１
の層及び前記第３のウェルの前記第１の層は、前記第１
の濃度の層、前記第２の濃度の層、前記第３の濃度の層
で形成され、前記第２のウェルの前記第２の層及び前記
第３のウェルの前記第２の層は、前記第４の濃度の層で
形成される。
【００２２】本発明によれば、素子分離構造の長さを大
きくすることなく、ウェルとこのウェルの隣に形成され
たウェルのソース／ドレインとの距離を短くしないよう
にすることができ、かつ第２及び第３のウェルの抵抗を
下げることができる半導体記憶装置を製造することがで
きる。
きくすることなく、ウェルとこのウェルの隣に形成され
たウェルのソース／ドレインとの距離を短くしないよう
にすることができ、かつ第２及び第３のウェルの抵抗を
下げることができる半導体記憶装置を製造することがで
きる。
【００２３】本発明において、工程（ｂ）及び工程
（ｄ）は、厚さ３.０μｍ〜８.０μｍのレジストパター
ンをマスクとし、工程（ｆ）及び工程（ｈ）は、厚さ
１.２μｍ〜２.５μｍのレジストパターンをマスクとす
るのが好ましい。
（ｄ）は、厚さ３.０μｍ〜８.０μｍのレジストパター
ンをマスクとし、工程（ｆ）及び工程（ｈ）は、厚さ
１.２μｍ〜２.５μｍのレジストパターンをマスクとす
るのが好ましい。
【００２４】工程（ｂ）及び工程（ｄ）において、レジ
ストパターンの厚さが３.０μｍより小さいと、リトロ
グレーデッドウェル形成のためのイオン注入の際に、不
純物がレジストパターンを突き抜けるという問題が生じ
るからである。レジストパターンの厚さが８.０μｍよ
り大きいと、レジストパターンの端部の形状の制御が困
難となる。この結果、素子分離構造の長さを大きくしな
ければならないという問題が生じるからである。
ストパターンの厚さが３.０μｍより小さいと、リトロ
グレーデッドウェル形成のためのイオン注入の際に、不
純物がレジストパターンを突き抜けるという問題が生じ
るからである。レジストパターンの厚さが８.０μｍよ
り大きいと、レジストパターンの端部の形状の制御が困
難となる。この結果、素子分離構造の長さを大きくしな
ければならないという問題が生じるからである。
【００２５】工程（ｆ）及び工程（ｈ）において、レジ
ストパターンの厚さが１.２μｍより小さいと、リトロ
グレーデッドウェル形成のためのイオン注入の際に、不
純物がレジストパターンを突き抜けるという問題が生じ
るからである。レジストパターンの厚さが２.５μｍよ
り大きいと、レジストの寸法精度が低下し、素子分離構
造の下で第２のウェルと第３のウェルとの重なりが大き
くなるという問題が生じるからである。
ストパターンの厚さが１.２μｍより小さいと、リトロ
グレーデッドウェル形成のためのイオン注入の際に、不
純物がレジストパターンを突き抜けるという問題が生じ
るからである。レジストパターンの厚さが２.５μｍよ
り大きいと、レジストの寸法精度が低下し、素子分離構
造の下で第２のウェルと第３のウェルとの重なりが大き
くなるという問題が生じるからである。
【００２６】なお、工程（ｂ）及び工程（ｄ）のレジス
トパターンは、ポジレジスト、ネガレジストのいずれも
用いることができる。また、工程（ｆ）及び工程（ｈ）
のレジストパターンは、ポジレジスト、ネガレジストの
いずれも用いることができるが、ポジレジストが好まし
い。レジストパターンの端部の垂直制御性及び寸法制御
性に優れているからである。
トパターンは、ポジレジスト、ネガレジストのいずれも
用いることができる。また、工程（ｆ）及び工程（ｈ）
のレジストパターンは、ポジレジスト、ネガレジストの
いずれも用いることができるが、ポジレジストが好まし
い。レジストパターンの端部の垂直制御性及び寸法制御
性に優れているからである。
【００２７】本発明において、工程（ｂ）及び工程
（ｄ）のレジストパターンの開口部の側面の形成位置
が、素子分離構造の中央部より０.３μｍ〜０.８μｍの
範囲で活性領域側にあるのが好ましい。
（ｄ）のレジストパターンの開口部の側面の形成位置
が、素子分離構造の中央部より０.３μｍ〜０.８μｍの
範囲で活性領域側にあるのが好ましい。
【００２８】レジストパターンは、光の近接効果、ロー
ディング効果及びアライメントエラーの影響を受ける。
よって、０.３μｍより小さいと、ウェルの第２層と、
対向するウェルの第１の層との重なりが生じる。
ディング効果及びアライメントエラーの影響を受ける。
よって、０.３μｍより小さいと、ウェルの第２層と、
対向するウェルの第１の層との重なりが生じる。
【００２９】０.８μｍより大きいと、レジストパター
ンの開口寸法が小さくなりすぎることになる。このた
め、レジストパターンの加工精度が大きく低下する。
ンの開口寸法が小さくなりすぎることになる。このた
め、レジストパターンの加工精度が大きく低下する。
【００３０】
【発明の実施の形態】［構造の説明］図１は、本発明に
係る半導体記憶装置の一実施の形態の断面図である。こ
の半導体記憶装置は、ＳＲＡＭである。図１に示すよう
に、半導体基板の一例であるｐ型のシリコン基板１０の
主表面は、メモリセル領域１２と周辺回路領域１４とに
分けられている。
係る半導体記憶装置の一実施の形態の断面図である。こ
の半導体記憶装置は、ＳＲＡＭである。図１に示すよう
に、半導体基板の一例であるｐ型のシリコン基板１０の
主表面は、メモリセル領域１２と周辺回路領域１４とに
分けられている。
【００３１】メモリセル領域１２には、ｎウェル１６及
びその隣にｐウェル１８が形成されている。ｎウェル１
６及びｐウェル１８は、リトログレーデッドウェルであ
る。ｎウェル１６は、第１の層１３と第２の層１５とか
ら構成される。第１の層１３と第２の層１５とは、部分
的に重なっている。第２の層１５は、第１の層１３より
深さが大きい。
びその隣にｐウェル１８が形成されている。ｎウェル１
６及びｐウェル１８は、リトログレーデッドウェルであ
る。ｎウェル１６は、第１の層１３と第２の層１５とか
ら構成される。第１の層１３と第２の層１５とは、部分
的に重なっている。第２の層１５は、第１の層１３より
深さが大きい。
【００３２】ｐウェル１８は、第１の層１９と第２の層
２１とから構成される。第１の層１９と第２の層２１と
は、部分的に重なっている。第２の層２１は、第１の層
１９より深さが大きい。
２１とから構成される。第１の層１９と第２の層２１と
は、部分的に重なっている。第２の層２１は、第１の層
１９より深さが大きい。
【００３３】第１の層１３と第１の層１９との境界にお
いて、これらのウェルは重なり合っている。しかし、第
２の層１５と第２の層２１とは、互いに分離されてい
る。第２の層１５と第１の層１９とは、互いに接触して
いない。第２の層２１と第１の層１３とは、互いに接触
していない。第１の層１３と第１の層１９との境界上に
は、セミリセスＬＯＣＯＳ酸化膜２０が形成されてい
る。
いて、これらのウェルは重なり合っている。しかし、第
２の層１５と第２の層２１とは、互いに分離されてい
る。第２の層１５と第１の層１９とは、互いに接触して
いない。第２の層２１と第１の層１３とは、互いに接触
していない。第１の層１３と第１の層１９との境界上に
は、セミリセスＬＯＣＯＳ酸化膜２０が形成されてい
る。
【００３４】ｎウェル１６には、ｐチャネルトランジス
タ２２が形成されている。ｐチャネルトランジスタ２２
は、ゲート電極２４、ソース２６及びドレイン２８を備
えている。ｐウェル１８には、ｎチャネルトランジスタ
３０が形成されている。ｎチャネルトランジスタ３０
は、ゲート電極３２、ソース３４及びドレイン３６を備
えている。また、ｐウェル１８には、ウェルコンタクト
領域３８が形成されている。ウェルコンタクト領域３８
には、ｐウェル１８の電位を固定するための配線が接続
される。この実施の形態では、ウェルコンタクト領域３
８は、接地線と接続されている。ウェルコンタクト領域
３８は、セミリセスＬＯＣＯＳ酸化膜４０によって、ド
レイン３６と分離されている。図示されていないが、ｎ
ウェル１６、４２、ｐウェル４４にもウェルコンタクト
領域が形成されている。
タ２２が形成されている。ｐチャネルトランジスタ２２
は、ゲート電極２４、ソース２６及びドレイン２８を備
えている。ｐウェル１８には、ｎチャネルトランジスタ
３０が形成されている。ｎチャネルトランジスタ３０
は、ゲート電極３２、ソース３４及びドレイン３６を備
えている。また、ｐウェル１８には、ウェルコンタクト
領域３８が形成されている。ウェルコンタクト領域３８
には、ｐウェル１８の電位を固定するための配線が接続
される。この実施の形態では、ウェルコンタクト領域３
８は、接地線と接続されている。ウェルコンタクト領域
３８は、セミリセスＬＯＣＯＳ酸化膜４０によって、ド
レイン３６と分離されている。図示されていないが、ｎ
ウェル１６、４２、ｐウェル４４にもウェルコンタクト
領域が形成されている。
【００３５】周辺回路領域１４には、ｎウェル４２及び
その隣にｐウェル４４が形成されている。ｎウェル４２
及びｐウェル４４の深さは、第１の層１３、１９の深さ
より大きい。また、ｎウェル４２及びｐウェル４４の深
さは、第２の層１５、２１の深さと同じである。
その隣にｐウェル４４が形成されている。ｎウェル４２
及びｐウェル４４の深さは、第１の層１３、１９の深さ
より大きい。また、ｎウェル４２及びｐウェル４４の深
さは、第２の層１５、２１の深さと同じである。
【００３６】ｎウェル４２及びｐウェル４４は、リトロ
グレーデッドウェルである。ｎウェル４２とｐウェル４
４との境界において、これらのウェルは重なり合ってい
る。この境界上には、セミリセスＬＯＣＯＳ酸化膜４６
が形成されている。
グレーデッドウェルである。ｎウェル４２とｐウェル４
４との境界において、これらのウェルは重なり合ってい
る。この境界上には、セミリセスＬＯＣＯＳ酸化膜４６
が形成されている。
【００３７】ｎウェル４２には、ｐチャネルトランジス
タ４８が形成されている。ｐチャネルトランジスタ４８
は、ゲート電極５０及びソース／ドレイン５２、５４を
備えている。ｐウェル４４には、ｎチャネルトランジス
タ５６が形成されている。ｎチャネルトランジスタ５６
は、ゲート電極５８及びソース／ドレイン６０、６２を
備えている。なお、６４は、メモリセル領域１２と周辺
回路領域１４とを分離するセミリセスＬＯＣＯＳ酸化膜
である。
タ４８が形成されている。ｐチャネルトランジスタ４８
は、ゲート電極５０及びソース／ドレイン５２、５４を
備えている。ｐウェル４４には、ｎチャネルトランジス
タ５６が形成されている。ｎチャネルトランジスタ５６
は、ゲート電極５８及びソース／ドレイン６０、６２を
備えている。なお、６４は、メモリセル領域１２と周辺
回路領域１４とを分離するセミリセスＬＯＣＯＳ酸化膜
である。
【００３８】メモリセル領域１２及び周辺回路領域１４
を覆うように、シリコン基板１０の主表面には、層間絶
縁膜６６が形成されている。層間絶縁膜６６には、ドレ
イン２８、ソース３４をそれぞれ露出させるコンタクト
ホールが設けられている。コンタクトホールには、それ
ぞれ、導電材料６８、７０が充填されている。層間絶縁
膜６６上には、配線膜７２が形成されている。配線膜７
２及び導電材料６８、７０によって、ドレイン２８とソ
ース３４とは接続されている。
を覆うように、シリコン基板１０の主表面には、層間絶
縁膜６６が形成されている。層間絶縁膜６６には、ドレ
イン２８、ソース３４をそれぞれ露出させるコンタクト
ホールが設けられている。コンタクトホールには、それ
ぞれ、導電材料６８、７０が充填されている。層間絶縁
膜６６上には、配線膜７２が形成されている。配線膜７
２及び導電材料６８、７０によって、ドレイン２８とソ
ース３４とは接続されている。
【００３９】層間絶縁膜６６の上には、層間絶縁膜７４
が形成されている。層間絶縁膜７４の上には、複数の配
線膜が形成されている。これらの配線膜を覆うように、
層間絶縁膜７４の上には、層間絶縁膜７６が形成されて
いる。層間絶縁膜７６の上には、ビット線８０が形成さ
れている。層間絶縁膜６６、７４、７６には、それぞれ
コンタクトホールが形成されている。これらのコンタク
トホールには、それぞれ、導電材料８２、８４、８６が
充填されている。ビット線８０は、導電材料８６、パッ
ド層８８、導電材料８４、パッド層９０及び導電材料８
２を介して、ドレイン３６と接続されている。
が形成されている。層間絶縁膜７４の上には、複数の配
線膜が形成されている。これらの配線膜を覆うように、
層間絶縁膜７４の上には、層間絶縁膜７６が形成されて
いる。層間絶縁膜７６の上には、ビット線８０が形成さ
れている。層間絶縁膜６６、７４、７６には、それぞれ
コンタクトホールが形成されている。これらのコンタク
トホールには、それぞれ、導電材料８２、８４、８６が
充填されている。ビット線８０は、導電材料８６、パッ
ド層８８、導電材料８４、パッド層９０及び導電材料８
２を介して、ドレイン３６と接続されている。
【００４０】［製造方法の説明］本発明に係る半導体記
憶装置の一実施の形態の製造方法の一例を説明する。ま
ず、シリコンナイトライド等の耐酸化防止膜が形成され
たシリコン基板１０の主表面に、複数のトレンチを形成
する。そして、これらのトレンチにＬＯＣＯＳ法によっ
て酸化膜を形成する。これにより、図２に示すような、
厚さ０.２μｍ〜０.７μｍのセミリセスＬＯＣＯＳ酸化
膜２０、４０、４６、６４を完成する。
憶装置の一実施の形態の製造方法の一例を説明する。ま
ず、シリコンナイトライド等の耐酸化防止膜が形成され
たシリコン基板１０の主表面に、複数のトレンチを形成
する。そして、これらのトレンチにＬＯＣＯＳ法によっ
て酸化膜を形成する。これにより、図２に示すような、
厚さ０.２μｍ〜０.７μｍのセミリセスＬＯＣＯＳ酸化
膜２０、４０、４６、６４を完成する。
【００４１】次に、図３に示すように、メモリセル領域
１２及び周辺回路領域１４のｎウェル形成領域が開口す
るように、厚さ３.０μｍ〜８.０μｍのレジストパター
ン９２を形成する。メモリセル領域１２において、レジ
ストパターン９２の開口部の側面９１の形成位置が、符
号Ａで示すように、セミリセスＬＯＣＯＳ酸化膜２０の
中央部９５より０.３μｍ〜０.８μｍの範囲で活性領域
８９側にある。
１２及び周辺回路領域１４のｎウェル形成領域が開口す
るように、厚さ３.０μｍ〜８.０μｍのレジストパター
ン９２を形成する。メモリセル領域１２において、レジ
ストパターン９２の開口部の側面９１の形成位置が、符
号Ａで示すように、セミリセスＬＯＣＯＳ酸化膜２０の
中央部９５より０.３μｍ〜０.８μｍの範囲で活性領域
８９側にある。
【００４２】ここで、セミリセスＬＯＣＯＳ酸化膜の上
のレジストパターン９２には、加工パターンの粗密によ
る近接効果やローディング効果により、レジストパター
ンの寸法誤差（設計値からのずれ）やレジストくずれが
発生する。
のレジストパターン９２には、加工パターンの粗密によ
る近接効果やローディング効果により、レジストパター
ンの寸法誤差（設計値からのずれ）やレジストくずれが
発生する。
【００４３】レジストパターン９２をマスクとして、シ
リコン基板１０にリンを注入し、低抵抗層９３、９４を
形成する。打ち込みエネルギーは５００ＫｅＶ〜３Ｍｅ
Ｖであり、ドーズ量は５Ｅ１２〜５Ｅ１３である。低抵
抗層９３が第２の層１５である。
リコン基板１０にリンを注入し、低抵抗層９３、９４を
形成する。打ち込みエネルギーは５００ＫｅＶ〜３Ｍｅ
Ｖであり、ドーズ量は５Ｅ１２〜５Ｅ１３である。低抵
抗層９３が第２の層１５である。
【００４４】図４に示すように、メモリセル領域１２及
び周辺回路領域１４のｐウェル形成領域が開口するよう
に、厚さ３.０μｍ〜８.０μｍのレジストパターン９６
を形成する。メモリセル領域１２において、レジストパ
ターン９６の開口部の側面８７の形成位置が、符号Ｂで
示すように、セミリセスＬＯＣＯＳ酸化膜２０の中央部
９５より０.３μｍ〜０.８μｍの範囲で活性領域８５側
にある。
び周辺回路領域１４のｐウェル形成領域が開口するよう
に、厚さ３.０μｍ〜８.０μｍのレジストパターン９６
を形成する。メモリセル領域１２において、レジストパ
ターン９６の開口部の側面８７の形成位置が、符号Ｂで
示すように、セミリセスＬＯＣＯＳ酸化膜２０の中央部
９５より０.３μｍ〜０.８μｍの範囲で活性領域８５側
にある。
【００４５】ここで、セミリセスＬＯＣＯＳ酸化膜の上
のレジストパターン９６には、加工パターンの粗密によ
る近接効果やローディング効果により、レジストパター
ンの寸法誤差（設計値からのずれ）やレジストくずれが
発生する。
のレジストパターン９６には、加工パターンの粗密によ
る近接効果やローディング効果により、レジストパター
ンの寸法誤差（設計値からのずれ）やレジストくずれが
発生する。
【００４６】レジストパターン９６をマスクとして、シ
リコン基板１０にボロンを注入し、低抵抗層９７、９８
を形成する。打ち込みエネルギーは３００ＫｅＶ〜２Ｍ
ｅＶであり、ドーズ量は５Ｅ１２〜５Ｅ１３である。低
抵抗層９７が第２の層２１である。
リコン基板１０にボロンを注入し、低抵抗層９７、９８
を形成する。打ち込みエネルギーは３００ＫｅＶ〜２Ｍ
ｅＶであり、ドーズ量は５Ｅ１２〜５Ｅ１３である。低
抵抗層９７が第２の層２１である。
【００４７】図５に示すように、メモリセル領域１２及
び周辺回路領域１４のｎウェル形成領域が開口するよう
に、厚さ１.２μｍ〜２.５μｍのレジストパターン１０
０を形成する。レジストパターン１００をマスクとし
て、シリコン基板１０にリンを注入し、まずチャネルカ
ット層１０２、１０４を形成する。打ち込みエネルギー
は２００ＫｅＶ〜５００ＫｅＶであり、ドーズ量は３Ｅ
１２〜２Ｅ１３である。
び周辺回路領域１４のｎウェル形成領域が開口するよう
に、厚さ１.２μｍ〜２.５μｍのレジストパターン１０
０を形成する。レジストパターン１００をマスクとし
て、シリコン基板１０にリンを注入し、まずチャネルカ
ット層１０２、１０４を形成する。打ち込みエネルギー
は２００ＫｅＶ〜５００ＫｅＶであり、ドーズ量は３Ｅ
１２〜２Ｅ１３である。
【００４８】次に、レジストパターン１００をマスクと
して、シリコン基板１０にリンを注入し、パンチスルー
ストッパ層１０６、１０８を形成する。打ち込みエネル
ギーは１００ＫｅＶ〜２００ＫｅＶであり、ドーズ量は
２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッ
パ層１０６、１０８は、ヒ素を用いても形成することが
できる。その際の打ち込みエネルギーは１５０ＫｅＶ〜
３００ＫｅＶであり、ドーズ量は２Ｅ１２〜１Ｅ１３で
ある。
して、シリコン基板１０にリンを注入し、パンチスルー
ストッパ層１０６、１０８を形成する。打ち込みエネル
ギーは１００ＫｅＶ〜２００ＫｅＶであり、ドーズ量は
２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッ
パ層１０６、１０８は、ヒ素を用いても形成することが
できる。その際の打ち込みエネルギーは１５０ＫｅＶ〜
３００ＫｅＶであり、ドーズ量は２Ｅ１２〜１Ｅ１３で
ある。
【００４９】次に、レジストパターン１００をマスクと
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１１０、１１２を形成する。チャネルドープ層１
１０、１１２は、以下の（ａ）、（ｂ）、（ｃ）を単独
又は組み合わせることにより、形成される。
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１１０、１１２を形成する。チャネルドープ層１
１０、１１２は、以下の（ａ）、（ｂ）、（ｃ）を単独
又は組み合わせることにより、形成される。
【００５０】（ａ）リン、２０ＫｅＶ〜１００ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００５１】（ｂ）二フッ化ボロン、３０ＫｅＶ〜１０
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
【００５２】（ｃ）ボロン、１０ＫｅＶ〜５０ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００５３】以上の工程により、メモリセル領域１２で
は、チャネルカット層１０２、パンチスルーストッパ層
１０６及びチャネルドープ層１１０を含み、かつこれら
より内側に形成された低抵抗層９３を含むｎウェル１６
が完成する。なお、チャネルカット層１０２、パンチス
ルーストッパ層１０６及びチャネルドープ層１１０が第
１の層１３となる。周辺回路領域１４では、低抵抗層９
４、チャネルカット層１０４、パンチスルーストッパ層
１０８及びチャネルドープ層１１２を含むｎウェル４２
が完成する。
は、チャネルカット層１０２、パンチスルーストッパ層
１０６及びチャネルドープ層１１０を含み、かつこれら
より内側に形成された低抵抗層９３を含むｎウェル１６
が完成する。なお、チャネルカット層１０２、パンチス
ルーストッパ層１０６及びチャネルドープ層１１０が第
１の層１３となる。周辺回路領域１４では、低抵抗層９
４、チャネルカット層１０４、パンチスルーストッパ層
１０８及びチャネルドープ層１１２を含むｎウェル４２
が完成する。
【００５４】図６に示すように、メモリセル領域１２及
び周辺回路領域１４のｐウェル形成領域が開口するよう
に、厚さ１.２μｍ〜２.５μｍのレジストパターン１１
４を形成する。レジストパターン１１４をマスクとし
て、シリコン基板１０にボロンを注入し、チャネルカッ
ト層１１６、１１８を形成する。打ち込みエネルギーは
１００ＫｅＶ〜３００ＫｅＶであり、ドーズ量は３Ｅ１
２〜２Ｅ１３である。
び周辺回路領域１４のｐウェル形成領域が開口するよう
に、厚さ１.２μｍ〜２.５μｍのレジストパターン１１
４を形成する。レジストパターン１１４をマスクとし
て、シリコン基板１０にボロンを注入し、チャネルカッ
ト層１１６、１１８を形成する。打ち込みエネルギーは
１００ＫｅＶ〜３００ＫｅＶであり、ドーズ量は３Ｅ１
２〜２Ｅ１３である。
【００５５】次に、レジストパターン１１４をマスクと
して、シリコン基板１０にボロンを注入し、パンチスル
ーストッパ層１２０、１２２を形成する。打ち込みエネ
ルギーは５０ＫｅＶ〜２００ＫｅＶであり、ドーズ量は
２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッ
パ層１２０、１２２は、打ち込みエネルギーによって
は、チャネルカット層１１６、１１８と重なることにな
る。この場合は、一回のイオン注入により、両方の層を
兼ねる層を形成することができる。
して、シリコン基板１０にボロンを注入し、パンチスル
ーストッパ層１２０、１２２を形成する。打ち込みエネ
ルギーは５０ＫｅＶ〜２００ＫｅＶであり、ドーズ量は
２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッ
パ層１２０、１２２は、打ち込みエネルギーによって
は、チャネルカット層１１６、１１８と重なることにな
る。この場合は、一回のイオン注入により、両方の層を
兼ねる層を形成することができる。
【００５６】次に、レジストパターン１１４をマスクと
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１２４、１２６を形成する。チャネルドープ層１
２４、１２６は、以下の（ａ）、（ｂ）、（ｃ）を単独
又は組み合わせることにより、形成される。
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１２４、１２６を形成する。チャネルドープ層１
２４、１２６は、以下の（ａ）、（ｂ）、（ｃ）を単独
又は組み合わせることにより、形成される。
【００５７】（ａ）リン、２０ＫｅＶ〜１００ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００５８】（ｂ）二フッ化ボロン、３０ＫｅＶ〜１５
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
【００５９】（ｃ）ボロン、１０ＫｅＶ〜５０ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００６０】以上の工程により、メモリセル領域１２で
は、チャネルカット層１１６、パンチスルーストッパ層
１２０及びチャネルドープ層１２４を含み、かつこれら
より内側に形成された低抵抗層９７を含むｐウェル１８
が完成する。なお、チャネルカット層１１６、パンチス
ルーストッパ層１２０及びチャネルドープ層１２４が第
１の層１９となる。周辺回路領域１４では、低抵抗層９
８、チャネルカット層１１８、パンチスルーストッパ層
１２２及びチャネルドープ層１２６を含むｐウェル４４
が完成する。
は、チャネルカット層１１６、パンチスルーストッパ層
１２０及びチャネルドープ層１２４を含み、かつこれら
より内側に形成された低抵抗層９７を含むｐウェル１８
が完成する。なお、チャネルカット層１１６、パンチス
ルーストッパ層１２０及びチャネルドープ層１２４が第
１の層１９となる。周辺回路領域１４では、低抵抗層９
８、チャネルカット層１１８、パンチスルーストッパ層
１２２及びチャネルドープ層１２６を含むｐウェル４４
が完成する。
【００６１】そして、通常のプロセス技術を用いること
により、図１に示す構造を完成する。なお、ｐウェル１
８には、ｐチャネルトランジスタのソース、ドレイン形
成の際に使われたイオン注入により、ウェルコンタクト
領域３８が形成される。また、図１において、チャネル
カット層１０２、１０４、１１６、１１８、パンチスル
ーストッパー層１０６、１０８、１２０、１２２、チャ
ネルドープ層１１０、１１２、１２４、１２６を表す線
の図示は省略されている。また、第１の層１３は、チャ
ネルカット層１０２、パンチスルーストッパー層１０
６、チャネルドープ層１１０から構成されている。第２
の層１５は、低抵抗層９３から構成されている。第１の
層１９は、チャネルカット層１１６、パンチスルースト
ッパー層１２０、チャネルドープ層１２４から構成され
ている。第２の層２１は、低抵抗層９７から構成されて
いる。
により、図１に示す構造を完成する。なお、ｐウェル１
８には、ｐチャネルトランジスタのソース、ドレイン形
成の際に使われたイオン注入により、ウェルコンタクト
領域３８が形成される。また、図１において、チャネル
カット層１０２、１０４、１１６、１１８、パンチスル
ーストッパー層１０６、１０８、１２０、１２２、チャ
ネルドープ層１１０、１１２、１２４、１２６を表す線
の図示は省略されている。また、第１の層１３は、チャ
ネルカット層１０２、パンチスルーストッパー層１０
６、チャネルドープ層１１０から構成されている。第２
の層１５は、低抵抗層９３から構成されている。第１の
層１９は、チャネルカット層１１６、パンチスルースト
ッパー層１２０、チャネルドープ層１２４から構成され
ている。第２の層２１は、低抵抗層９７から構成されて
いる。
【００６２】［効果の説明］
｛１｝図１に示すように、この実施の形態は、メモリセ
ル領域１２のｎウェル１６、ｐウェル１８を第１の層１
３、１９と第２の層１５、２１とに分けている。特に、
第１の層１３、１９の深さを、周辺回路領域１４のｎウ
ェル４２、ｐウェル４４の深さに比べて小さくし、ウェ
ル同士は第１の層のみで重なるようにしている。これに
より、ラッチアップのトリガーとなる寄生ＭＯＳのリー
ク電流の増加を抑えている。さらに、第２の層１５、２
１により、ｎウェル１６及びｐウェル１８の抵抗（基板
抵抗）を下げることができる。よって、この実施の形態
によれば、この点からも、ラッチアップを防止すること
が可能となる。
ル領域１２のｎウェル１６、ｐウェル１８を第１の層１
３、１９と第２の層１５、２１とに分けている。特に、
第１の層１３、１９の深さを、周辺回路領域１４のｎウ
ェル４２、ｐウェル４４の深さに比べて小さくし、ウェ
ル同士は第１の層のみで重なるようにしている。これに
より、ラッチアップのトリガーとなる寄生ＭＯＳのリー
ク電流の増加を抑えている。さらに、第２の層１５、２
１により、ｎウェル１６及びｐウェル１８の抵抗（基板
抵抗）を下げることができる。よって、この実施の形態
によれば、この点からも、ラッチアップを防止すること
が可能となる。
【００６３】｛２｝まず、寄生ＭＯＳのリーク電流の増
加を抑えることにより、ラッチアップの発生の可能性を
低くできる理由を説明する。
加を抑えることにより、ラッチアップの発生の可能性を
低くできる理由を説明する。
【００６４】（１）ラッチアップは、寄生ＭＯＳのリー
ク電流もしくは基板電流と、基板抵抗との積が一定値以
上になると発生する。基板抵抗を下げるためには、深い
ウェルを形成する必要がある。レジストパターンの厚さ
とウェルの深さとは、比例している。よって、深いウェ
ルを形成するためには、レジストパターンの厚さを大き
くしなければならない。
ク電流もしくは基板電流と、基板抵抗との積が一定値以
上になると発生する。基板抵抗を下げるためには、深い
ウェルを形成する必要がある。レジストパターンの厚さ
とウェルの深さとは、比例している。よって、深いウェ
ルを形成するためには、レジストパターンの厚さを大き
くしなければならない。
【００６５】しかし、厚いレジストパターンで深いウェ
ルを形成すると、図１に示すように、周辺回路領域１４
において、例えば、セミリセスＬＯＣＯＳ酸化膜４６下
で、ｎウェル４２とｐウェル４４とが大きく重なり合う
ことになる。この理由を図７を用いて説明する。
ルを形成すると、図１に示すように、周辺回路領域１４
において、例えば、セミリセスＬＯＣＯＳ酸化膜４６下
で、ｎウェル４２とｐウェル４４とが大きく重なり合う
ことになる。この理由を図７を用いて説明する。
【００６６】（２）図７は、素子分離構造１３０の上
に、厚いレジストパターン１３２が形成された状態を示
している。１３６は、レジスト端部、すなわち、レジス
トパターン１３２の端部を示している。１３４は、設計
上のレジストパターンを示している。１３８は、レジス
ト端部、すなわち、設計上のレジストパターン１３４の
端部を示している。
に、厚いレジストパターン１３２が形成された状態を示
している。１３６は、レジスト端部、すなわち、レジス
トパターン１３２の端部を示している。１３４は、設計
上のレジストパターンを示している。１３８は、レジス
ト端部、すなわち、設計上のレジストパターン１３４の
端部を示している。
【００６７】符号ａは、近接効果やローディング効果に
よるレジスト端部の位置の後退距離を示している。符号
ｂは、レジストパターンをベークした際におけるレジス
トの上端部の収縮距離を示している。レジスト端部１３
６の上部は、レジスト端部１３８の上部に比べ、ａ＋ｂ
だけ形成位置が後退していることが分かる。
よるレジスト端部の位置の後退距離を示している。符号
ｂは、レジストパターンをベークした際におけるレジス
トの上端部の収縮距離を示している。レジスト端部１３
６の上部は、レジスト端部１３８の上部に比べ、ａ＋ｂ
だけ形成位置が後退していることが分かる。
【００６８】１４０は、設計上のレジストパターン１３
４をマスクとしてウェルを形成した場合におけるウェル
端部を示している。１４２は、レジストパターン１３２
をマスクとしてウェルを形成した場合におけるウェル端
部を示している。ウェル端部１４２の上部は、ウェル端
部１４０の上部に比べ、レジスト端部１３６の上部の形
成位置が後退した影響を受け、符号ｃで示す距離だけ前
進している。よって、隣のウェルへの入り込みが大きく
なり、重なりが大きくなる。これにより生じる影響を、
図８を用いて説明する。
４をマスクとしてウェルを形成した場合におけるウェル
端部を示している。１４２は、レジストパターン１３２
をマスクとしてウェルを形成した場合におけるウェル端
部を示している。ウェル端部１４２の上部は、ウェル端
部１４０の上部に比べ、レジスト端部１３６の上部の形
成位置が後退した影響を受け、符号ｃで示す距離だけ前
進している。よって、隣のウェルへの入り込みが大きく
なり、重なりが大きくなる。これにより生じる影響を、
図８を用いて説明する。
【００６９】図８に示すように、ｐウェル１５０とｎウ
ェル１５２との重なりが大きいと、ｐ型ソース／ドレイ
ン１５４とｐウェル１５０との距離ｄ及びｎ型ソース／
ドレイン１５６とｎウェル１５２との距離ｅは、ウェル
形成の際のイオンの打ち込みドーズ量により、一方又は
共に短くなる。これらの距離が短くなることにより、例
えば、距離ｅが短くなった場合、ｎ型ソース／ドレイン
１５６からｐウェル１５０を通り、ｎウェル１５２に到
達する寄生ＭＯＳのリーク電流が流れやすくなる。これ
は寄生ＭＯＳの実効チャネル長が短くなることに起因す
る。この寄生ＭＯＳのリーク電流がラッチアップのトリ
ガー電流となることがある。
ェル１５２との重なりが大きいと、ｐ型ソース／ドレイ
ン１５４とｐウェル１５０との距離ｄ及びｎ型ソース／
ドレイン１５６とｎウェル１５２との距離ｅは、ウェル
形成の際のイオンの打ち込みドーズ量により、一方又は
共に短くなる。これらの距離が短くなることにより、例
えば、距離ｅが短くなった場合、ｎ型ソース／ドレイン
１５６からｐウェル１５０を通り、ｎウェル１５２に到
達する寄生ＭＯＳのリーク電流が流れやすくなる。これ
は寄生ＭＯＳの実効チャネル長が短くなることに起因す
る。この寄生ＭＯＳのリーク電流がラッチアップのトリ
ガー電流となることがある。
【００７０】一方、厚さの小さい、例えば、２μｍ以下
のレジストパターンで、ウェルを形成すると、この重な
りを比較的小さくできる。なぜなら、レジストパターン
の端部に、レジスト端部の位置の後退距離ａの発生やレ
ジストの上端部の収縮距離ｂの発生が生じないからであ
る。
のレジストパターンで、ウェルを形成すると、この重な
りを比較的小さくできる。なぜなら、レジストパターン
の端部に、レジスト端部の位置の後退距離ａの発生やレ
ジストの上端部の収縮距離ｂの発生が生じないからであ
る。
【００７１】なお、素子分離構造１５８の長さｆを大き
くすれば、距離ｄ、ｅを短くしないですむ。寸法に余裕
がある周辺回路領域では、素子分離構造１５８の長さｆ
を大きくすることができる。しかし、寸法に余裕がない
メモリセル領域では、素子分離構造１５８の長さｆを大
きくすれば、メモリセルの微細化という要請に反するこ
とになる。
くすれば、距離ｄ、ｅを短くしないですむ。寸法に余裕
がある周辺回路領域では、素子分離構造１５８の長さｆ
を大きくすることができる。しかし、寸法に余裕がない
メモリセル領域では、素子分離構造１５８の長さｆを大
きくすれば、メモリセルの微細化という要請に反するこ
とになる。
【００７２】（３）ところで、周辺回路領域では、チャ
ネル幅が大きく駆動能力の高いトランジスタを配置する
ため基板電流の値が大きい。したがって、ラッチアップ
防止のためには、基板抵抗を下げる必要がある。よっ
て、周辺回路領域では、ウェルの深さを大ききしなけれ
ばならない。一方、メモリセル領域では、メモリセルを
構成するトランジスタのサイズが小さいため、基板電流
の値が小さい。したがって、基板抵抗をそれほど下げな
くても、ラッチアップを防止できる。よって、メモリセ
ル領域では、ウェルの深さを小さくすることができる。
ネル幅が大きく駆動能力の高いトランジスタを配置する
ため基板電流の値が大きい。したがって、ラッチアップ
防止のためには、基板抵抗を下げる必要がある。よっ
て、周辺回路領域では、ウェルの深さを大ききしなけれ
ばならない。一方、メモリセル領域では、メモリセルを
構成するトランジスタのサイズが小さいため、基板電流
の値が小さい。したがって、基板抵抗をそれほど下げな
くても、ラッチアップを防止できる。よって、メモリセ
ル領域では、ウェルの深さを小さくすることができる。
【００７３】以上より、メモリセル領域では、深さが小
さい第１の層１３、１９を形成している。これにより、
ｐウェル１８とｎウェル１６との重なりを小さくし、ラ
ッチアップの発生の可能性を低くしている。
さい第１の層１３、１９を形成している。これにより、
ｐウェル１８とｎウェル１６との重なりを小さくし、ラ
ッチアップの発生の可能性を低くしている。
【００７４】｛３｝上記したように、メモリセル領域で
は、基板抵抗をそれほど下げなくても、ラッチアップを
防ぐことが可能である。この実施の形態では、第１の層
１３、１９の下に第２の層１５、２１を設けることによ
り、基板抵抗をさらに下げている。この点からもラッチ
アップの発生の可能性を低くしている。
は、基板抵抗をそれほど下げなくても、ラッチアップを
防ぐことが可能である。この実施の形態では、第１の層
１３、１９の下に第２の層１５、２１を設けることによ
り、基板抵抗をさらに下げている。この点からもラッチ
アップの発生の可能性を低くしている。
【００７５】ＳＲＡＭにおいて、ウェルコンタクト領域
はメモリセル毎に形成する必要はなく、例えば３２ビッ
ト毎に形成する。メモリセルのうち、ウェルコンタクト
領域から遠い位置にあるメモリセルは、基板抵抗が高く
なる。上記のように、この実施の形態では、第２の層１
５、２１を設けることにより、基板抵抗をさらに下げて
いる。このためメモリセルのウェルコンタクト領域を配
置するピッチを広くしながらも（例えば、６４ビット
毎）、ラッチアップ発生の可能性をより低くしている。
よって、この実施の形態によれば、メモリセル領域にお
けるウェルコンタクト領域の総面積を小さくすることが
可能である。
はメモリセル毎に形成する必要はなく、例えば３２ビッ
ト毎に形成する。メモリセルのうち、ウェルコンタクト
領域から遠い位置にあるメモリセルは、基板抵抗が高く
なる。上記のように、この実施の形態では、第２の層１
５、２１を設けることにより、基板抵抗をさらに下げて
いる。このためメモリセルのウェルコンタクト領域を配
置するピッチを広くしながらも（例えば、６４ビット
毎）、ラッチアップ発生の可能性をより低くしている。
よって、この実施の形態によれば、メモリセル領域にお
けるウェルコンタクト領域の総面積を小さくすることが
可能である。
【００７６】そして、この実施の形態において、図３及
び図４の工程で説明したような方法で第２の層１５、２
１（低抵抗層９３、９７）を形成したのは以下の理由か
らである。例えば、符号Ａ、Ｂの値が０であると、第２
の層１５、２１（低抵抗層９３、９７）は厚いレジスト
パターンで形成されるので、ｎウェル１６とｐウェル１
８とが大きく重なることになるからである。
び図４の工程で説明したような方法で第２の層１５、２
１（低抵抗層９３、９７）を形成したのは以下の理由か
らである。例えば、符号Ａ、Ｂの値が０であると、第２
の層１５、２１（低抵抗層９３、９７）は厚いレジスト
パターンで形成されるので、ｎウェル１６とｐウェル１
８とが大きく重なることになるからである。
【００７７】図３及び図４の工程で説明したような方法
で第２の層１５、２１（低抵抗層９３、９７）を形成す
ると、ｎウェル１６とｐウェル１８とが大きく重なるの
を防ぎつつ、ｎウェル１６、ｐウェル１８に第２の層１
５、２１（低抵抗層９３、９７）を形成することができ
る。この結果として、第２の層１５、２１（低抵抗層９
３、９７）は互いに離れて形成される。
で第２の層１５、２１（低抵抗層９３、９７）を形成す
ると、ｎウェル１６とｐウェル１８とが大きく重なるの
を防ぎつつ、ｎウェル１６、ｐウェル１８に第２の層１
５、２１（低抵抗層９３、９７）を形成することができ
る。この結果として、第２の層１５、２１（低抵抗層９
３、９７）は互いに離れて形成される。
【００７８】［その他の効果の説明］
（１）図１に示すように、この実施の形態によれば、ｎ
ウェル１６の深さと、ｐウェル１８の深さとが同じであ
る。よって、メモリセル領域１２において、ウェルの深
さが異なることが原因となるトランジスタどうしの性能
のアンバランスが生じることはない。
ウェル１６の深さと、ｐウェル１８の深さとが同じであ
る。よって、メモリセル領域１２において、ウェルの深
さが異なることが原因となるトランジスタどうしの性能
のアンバランスが生じることはない。
【００７９】（２）図１に示すように、この実施の形態
によれば、ｐウェル１８は、セミリセスＬＯＣＯＳ酸化
膜４０より下の位置まで形成されている。したがって、
ｐウェル１８をウェルコンタクト領域３８にまで延ばす
ことがでる。よって、ｐウェル１８とウェルコンタクト
領域３８とを容易に接続することができる。従って、メ
モリセル領域のウェルコンタクトをメモリセル毎でな
く、例えば、３２ビットおきに配置することが可能とな
る。よって、メモリセル領域において、ウェルコンタク
トの総面積を縮小できる。なお、図示はされていない
が、ｎウェル１６についても同じことが言える。
によれば、ｐウェル１８は、セミリセスＬＯＣＯＳ酸化
膜４０より下の位置まで形成されている。したがって、
ｐウェル１８をウェルコンタクト領域３８にまで延ばす
ことがでる。よって、ｐウェル１８とウェルコンタクト
領域３８とを容易に接続することができる。従って、メ
モリセル領域のウェルコンタクトをメモリセル毎でな
く、例えば、３２ビットおきに配置することが可能とな
る。よって、メモリセル領域において、ウェルコンタク
トの総面積を縮小できる。なお、図示はされていない
が、ｎウェル１６についても同じことが言える。
【００８０】（３）図１に示すように、この実施の形態
によれば、ｎウェル１６及びｐウェル１８がセミリセス
ＬＯＣＯＳ酸化膜２０、４０より下の位置まで形成され
ている。よって、ソース２６、３６及びドレイン２８、
３４が浅くなりすぎることを回避できる。
によれば、ｎウェル１６及びｐウェル１８がセミリセス
ＬＯＣＯＳ酸化膜２０、４０より下の位置まで形成され
ている。よって、ソース２６、３６及びドレイン２８、
３４が浅くなりすぎることを回避できる。
【００８１】（４）図１に示すように、この実施の形態
によれば、ｎウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｐウェル１８に形成されたドレイ
ン３６及びソース３４の深さとは、同じである。これに
より、メモリセル領域１２において、ソース、ドレイン
の深さが異なることが原因となるトランジスタどうしの
性能のアンバランスが生じることはない。
によれば、ｎウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｐウェル１８に形成されたドレイ
ン３６及びソース３４の深さとは、同じである。これに
より、メモリセル領域１２において、ソース、ドレイン
の深さが異なることが原因となるトランジスタどうしの
性能のアンバランスが生じることはない。
【００８２】（５）図１に示すように、この実施の形態
によれば、メモリセル領域１２、周辺回路領域１４は、
ともにツインウェル構造である。そして、ｎウェル１６
とｎウェル４２とを同時に形成し、ｐウェル１８とｐウ
ェル４４とを同時に形成し、工程の短縮を図っている。
なお、ｎウェル１６の形成工程とｎウェル４２の形成工
程とを別に行い、かつｐウェル１８の形成工程とｐウェ
ル４４の形成工程とを別に行うこともできる。
によれば、メモリセル領域１２、周辺回路領域１４は、
ともにツインウェル構造である。そして、ｎウェル１６
とｎウェル４２とを同時に形成し、ｐウェル１８とｐウ
ェル４４とを同時に形成し、工程の短縮を図っている。
なお、ｎウェル１６の形成工程とｎウェル４２の形成工
程とを別に行い、かつｐウェル１８の形成工程とｐウェ
ル４４の形成工程とを別に行うこともできる。
【００８３】（６）図１に示すように、この実施の形態
によれば、ｎウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｐウェル１８に形成されたソース
３４及びドレイン３６の深さと、ｎウェル４２に形成さ
れたソース／ドレイン５２、５４の深さと、ｐウェル４
４に形成されたソース／ドレイン６０、６２の深さと、
は、同じである。よって、ソース２６、ドレイン２８と
ソース／ドレイン５２、５４とを同時に形成できる。ま
た、ソース３４、ドレイン３６とソース／ドレイン６
０、６２とを同時に形成できる。これにより、工程の簡
略化を図れる。
によれば、ｎウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｐウェル１８に形成されたソース
３４及びドレイン３６の深さと、ｎウェル４２に形成さ
れたソース／ドレイン５２、５４の深さと、ｐウェル４
４に形成されたソース／ドレイン６０、６２の深さと、
は、同じである。よって、ソース２６、ドレイン２８と
ソース／ドレイン５２、５４とを同時に形成できる。ま
た、ソース３４、ドレイン３６とソース／ドレイン６
０、６２とを同時に形成できる。これにより、工程の簡
略化を図れる。
【００８４】
【図１】本発明に係る半導体記憶装置の一実施の形態の
断面図である。
断面図である。
【図２】本発明に係る半導体記憶装置の一実施の形態の
第１の製造工程を説明するための断面図である。
第１の製造工程を説明するための断面図である。
【図３】本発明に係る半導体記憶装置の一実施の形態の
第２の製造工程を説明するための断面図である。
第２の製造工程を説明するための断面図である。
【図４】本発明に係る半導体記憶装置の一実施の形態の
第３の製造工程を説明するための断面図である。
第３の製造工程を説明するための断面図である。
【図５】本発明に係る半導体記憶装置の一実施の形態の
第４の製造工程を説明するための断面図である。
第４の製造工程を説明するための断面図である。
【図６】本発明に係る半導体記憶装置の一実施の形態の
第５の製造工程を説明するための断面図である。
第５の製造工程を説明するための断面図である。
【図７】レジストパターンの形状変化を説明する断面図
である。
である。
【図８】ラッチアップを説明する断面図である。
１０ シリコン基板
１２ メモリセル領域
１３ 第１の層
１４ 周辺回路領域
１５ 第２の層
１６ ｎウェル
１８ ｐウェル
１９ 第１の層
２１ 第２の層
２０ セミリセスＬＯＣＯＳ酸化膜
２２ ｐチャネルトランジスタ
２６ ソース
２８ ドレイン
３０ ｎチャネルトランジスタ
３４ ドレイン
３６ ソース
３８ コンタクト領域
４８ ｐチャネルトランジスタ
５２ ソース／ドレイン
５４ ソース／ドレイン
５６ ｎチャネルトランジスタ
６０ ソース／ドレイン
６２ ソース／ドレイン
８５ 活性領域
８７ 側面
８９ 活性領域
９１ 側面
９２ レジストパターン
９３、９４ 低抵抗層
９５ 中央部
９６ レジストパターン
９７、９８ 低抵抗層
１００ レジストパターン
１０２、１０４ チャネルカット層
１０６、１０８ パンチスルーストッパー層
１１０、１１２ チャネルドープ層
１１４ レジストパターン
１１６、１１８ チャネルカット層
１２０、１２２ パンチスルーストッパー層
１２４、１２６ チャネルドープ層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/092
27/11
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 27/10
H01L 21/8239
Claims (11)
- 【請求項１】 半導体基板の主表面に周辺回路領域及び
メモリセル領域を有する半導体記憶装置であって、 前記周辺回路領域に形成され、第１の導電型のウェルと
第２の導電型のウェルとを備えるツインウェル構造を有
する第１のウェルと、 前記メモリセル領域に形成された第１の導電型の第２の
ウェルと、 前記メモリセル領域に形成され、前記第２のウェルと深
さが同じである第２の導電型の第３のウェルと、 前記メモリセル領域に形成され、前記第２のウェルに形
成される素子と前記第３のウェルに形成される素子とを
分離する素子分離構造と、 を備え、 前記第２及び前記第３のウェルは、前記素子分離構造よ
り下の位置まで形成されており、 さらに、 前記第２及び前記第３のウェルは、前記第１のウェルよ
り深さが小さい第１の層と、前記第１のウェルと同一の
深さである第２の層と、を備え、 前記第２のウェルの前記第１の層と前記第３のウェルの
前記第１の層とは、前記素子分離構造の下で重なり、 前記第２のウェルの前記第２の層と前記第３のウェルの
前記第２の層とは、互いに離れて形成されており、 前記第１、第２及び第３のウェルは、リトログレーディ
ドウェルであり、 前記第１、第２及び第３のウェルは、上から順に、第１
の濃度の層、第２の濃度の層、第３の濃度の層、第４の
濃度の層を備え、 前記第２のウェルの前記第１の層及び前記第３のウェル
の前記第１の層は、前記第１の濃度の層、前記第２の濃
度の層、前記第３の濃度の層で構成され、 前記第２のウェルの前記第２の層及び前記第３のウェル
の前記第２の層は、前記第４の濃度の層で構成され、 前記第１のウェルは、隣り合う該第１のウェルを構成す
る第１ないし第４の濃度の層が、前記素子分離構造の下
で重なる、 半導体記憶装置。 - 【請求項２】 請求項１において、 前記第２及び前記第３のウェルは、それぞれ、ウェル電
位を固定するためのウェルコンタクト領域を有する、半
導体記憶装置。 - 【請求項３】 請求項１又は２において、 前記第２のウェルに形成されたトランジスタのソース／
ドレインの深さと、前記第３のウェルに形成されたトラ
ンジスタのソース／ドレインの深さとは、同じである、
半導体記憶装置。 - 【請求項４】 請求項１又は２において、 前記第１のウェルに形成されたトランジスタのソース／
ドレインの深さと、前記第２のウェルに形成されたトラ
ンジスタのソース／ドレインの深さと、前記第３のウェ
ルに形成されたトランジスタのソース／ドレインの深さ
とは、同じである、半導体記憶装置。 - 【請求項５】 請求項１、２、３又は４において、 前記メモリセル領域には、ＣＭＯＳ形セルのＳＲＡＭが
形成されている、半導体記憶装置。 - 【請求項６】 請求項１、２、３、４又は５において、 前記素子分離構造の長さは、０.２μｍ〜１.６μｍであ
る、半導体記憶装置。 - 【請求項７】 請求項１、２、３、４、５又は６におい
て、 前記第２及び前記第３のウェルの前記第１の層の深さ
は、０.５μｍ〜１.２μｍである、半導体記憶装置。 - 【請求項８】 請求項１、２、３、４、５、６又は７に
おいて、前記メモリセル領域に形成された前記素子分離構造は、
前記周辺回路領域に形成された 素子分離構造より長さが
短く形成された 、半導体記憶装置。 - 【請求項９】 主表面に周辺回路領域及びメモリセル領
域を有する半導体基板と、 前記周辺回路領域に形成された第１のウェルと、 前記メモリセル領域に形成された第１の導電型の第２の
ウェルと、 前記メモリセル領域に形成された第２の導電型の第３の
ウェルと、 を備え、 前記第２及び前記第３のウェルは、第１の層と、前記第
１の層より下の位置まで延びている第２の層と、を有
し、 前記第２のウェルの深さと、前記第３のウェルの深さと
は、同じであり、 前記第１、第２及び第３のウェルは、上から順に、第１
の濃度の層、第２の濃度の層、第３の濃度の層、第４の
濃度の層を備える半導体記憶装置の製造方法であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記第２のウェルの前記第２の層が前記第３のウ
ェルと接触しないように、開口部が前記第２のウェルの
形成領域に位置する第１のレジストパターンを、前記主
表面に形成する工程と、 （ｃ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第２の層を形成する工程と、 （ｄ）前記第３のウェルの前記第２の層が前記第２のウ
ェルと接触しないように、開口部が前記第３のウェルの
形成領域に位置する第２のレジストパターンを、前記主
表面に形成する工程と、 （ｅ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第２の層を形成する工程と、 （ｆ）開口部が前記第２のウェルの形成領域に位置し、
前記第１のレジストパターンより膜厚の小さい第３のレ
ジストパターンを、前記主表面に形成する工程と、 （ｇ）前記第２のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第２のウ
ェルの前記第１の層を形成する工程と、 （ｈ）開口部が前記第３のウェルの形成領域に位置し、
前記第２のレジストパターンより膜厚の小さい第４のレ
ジストパターンを、前記主表面に形成する工程と、 （ｉ）前記第３のウェルの形成領域に不純物をイオン注
入して、前記素子分離構造より下の位置に前記第３のウ
ェルの前記第１の層を形成する工程と、 を備え、前記第１のウェルは、前記第２又は第３のウェ
ルを形成する工程と同じ工程で形成され、 前記第２のウェルの前記第１の層及び前記第３のウェル
の前記第１の層は、前記第１の濃度の層、前記第２の濃
度の層、前記第３の濃度の層で形成され、 前記第２のウェルの前記第２の層及び前記第３のウェル
の前記第２の層は、前記第４の濃度の層で形成され、 前記第１のウェルは、隣り合う該第１のウェルを構成す
る第１ないし第４の濃度の層が、前記素子分離構造の下
で重なるように形成される、 半導体記憶装置の製造方
法。 - 【請求項１０】 請求項９において、 前記工程（ｂ）及び前記工程（ｄ）は、厚さ３.０μｍ
〜８.０μｍのレジストパターンをマスクとし、 前記工程（ｆ）及び前記工程（ｈ）は、厚さ１.２μｍ
〜２.５μｍのレジストパターンをマスクとする、半導
体記憶装置の製造方法。 - 【請求項１１】 請求項９又は１０において、 前記工程（ｂ）及び前記工程（ｄ）の前記レジストパタ
ーンの開口部の側面の形成位置が、前記素子分離構造の
中央部より０.３μｍ〜０.８μｍの範囲で活性領域側に
ある、半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34935698A JP3536693B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置及びその製造方法 |
| US09/447,991 US6462385B1 (en) | 1998-11-24 | 1999-11-23 | Semiconductor memory device with latch-up suppression |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34935698A JP3536693B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164819A JP2000164819A (ja) | 2000-06-16 |
| JP3536693B2 true JP3536693B2 (ja) | 2004-06-14 |
Family
ID=18403219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34935698A Expired - Fee Related JP3536693B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6462385B1 (ja) |
| JP (1) | JP3536693B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| US7170115B2 (en) * | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| JP2002222869A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP4765014B2 (ja) * | 2001-01-23 | 2011-09-07 | 富士電機株式会社 | 半導体集積回路装置およびその製造方法 |
| US6562675B1 (en) * | 2001-08-17 | 2003-05-13 | Cypress Semiconductor Corp. | Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps |
| JP2003258118A (ja) * | 2002-03-06 | 2003-09-12 | Seiko Epson Corp | 半導体装置 |
| US6667205B2 (en) * | 2002-04-19 | 2003-12-23 | International Business Machines Machines Corporation | Method of forming retrograde n-well and p-well |
| JP5219331B2 (ja) * | 2005-09-13 | 2013-06-26 | 株式会社住田光学ガラス | 固体素子デバイスの製造方法 |
| KR100710195B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 모스 버랙터의 제조 방법 |
| US7956387B2 (en) * | 2006-09-08 | 2011-06-07 | Qimonda Ag | Transistor and memory cell array |
| US8497167B1 (en) * | 2007-01-17 | 2013-07-30 | National Semiconductor Corporation | EDS protection diode with pwell-nwell resurf |
| JP2011003830A (ja) * | 2009-06-22 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648659A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
| JPH0824171B2 (ja) * | 1990-05-02 | 1996-03-06 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JP2978345B2 (ja) * | 1992-11-26 | 1999-11-15 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP3400891B2 (ja) * | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR0167303B1 (ko) | 1995-12-30 | 1999-02-01 | 문정환 | 반도체소자의 트리플웰 형성방법 |
| JP3777000B2 (ja) * | 1996-12-20 | 2006-05-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP3419672B2 (ja) * | 1997-12-19 | 2003-06-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1998
- 1998-11-24 JP JP34935698A patent/JP3536693B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-23 US US09/447,991 patent/US6462385B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000164819A (ja) | 2000-06-16 |
| US6462385B1 (en) | 2002-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329693B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US5427964A (en) | Insulated gate field effect transistor and method for fabricating | |
| US6879006B2 (en) | MOS transistor and method for fabricating the same | |
| JPH07183393A (ja) | 半導体装置の製造方法 | |
| JP3536693B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3227983B2 (ja) | 半導体装置及びその製造方法 | |
| US6468850B2 (en) | Method of manufacturing a semiconductor memory device | |
| KR100213201B1 (ko) | 씨모스 트랜지스터 및 그 제조방법 | |
| JP2008244341A (ja) | 半導体装置の製造方法 | |
| US5913122A (en) | Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions | |
| JPH11186405A (ja) | 半導体装置及びその製造方法 | |
| US7723825B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2005142321A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3400891B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3733252B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP4477197B2 (ja) | 半導体装置の製造方法 | |
| US5593922A (en) | Method for buried contact isolation in SRAM devices | |
| US6271105B1 (en) | Method of forming multiple wells in a semiconductor integrated circuit using fewer photolithography steps | |
| JPH053304A (ja) | マスクｒｏｍの製造方法 | |
| JP2000357750A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4748951B2 (ja) | 半導体装置及びその製造方法 | |
| JP2805646B2 (ja) | 半導体装置の製造方法 | |
| JPH063808B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3216110B2 (ja) | 相補型半導体装置の製造方法 | |
| JP2006120852A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040308 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |