JP2000357750A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化を達成することが可能な構造をした
ＳＲＡＭを提供すること。 【解決手段】 第１のメモリセル形成領域Ｃと第２のメ
モリセル形成領域Ｄとの境界に境界領域Ｅが位置してい
る。境界領域Ｅのウェル中にはウェルコンタクト領域７
２が形成される。境界領域Ｅの長さは、ドライバトラン
ジスタＱ₃のゲート電極の側部のうち、ダミー素子２８
側の側部からダミー素子２８の側部のうち、ドライバト
ランジスタＱ₃のゲート電極側の側部までの長さＬ₁の半
分＋ダミー素子２８の長さＬ₂＋ダミー素子２８の側部
のうち、ダミー素子３０側の側部からダミー素子３０の
側部のうち、ダミー素子２８側の側部までの長さＬ₃＋
ダミー素子３０の長さＬ₄＋ドライバトランジスタＱ₄の
ゲート電極の側部のうち、ダミー素子３０側の側部から
ダミー素子３０の側部のうち、ドライバトランジスタＱ
₄のゲート電極側の側部までの長さＬ₅の半分である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＳＲＡＭ等の半導体
記憶装置及びその製造方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】半導体記
憶装置は、周辺回路と多数のメモリセルからなるメモリ
セルアレイとが半導体基板に形成された構造をしてい
る。半導体記憶装置の容量を大きくするためには、半導
体記憶装置の高集積化を図る必要がある。特に、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）は一メモリセルを構成する素子数が多いた
め、高集積化の要請が強い。

【０００３】本発明は係る課題を解決するためになされ
たものである。本発明は半導体記憶装置の高集積化を達
成することが可能な構造をした半導体記憶装置及びその
製造方法を提供することである。

【０００４】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、主表面を有する半導体基板、ウェル、複数のメ
モリセル、第１のメモリセル領域、第２のメモリセル領
域、境界領域、ウェルコンタクト領域、第１のダミー素
子、第２のダミー素子、第１のトランジスタ及び第２の
トランジスタを備えた半導体記憶装置である。ウェル
は、半導体基板中に形成されている。第１及び第２のメ
モリセル領域は、主表面の一部であり、かつウェル上に
位置する。第１及び第２のメモリセル領域には、メモリ
セルが形成されている。境界領域は、主表面の一部であ
り、かつウェル上に位置し、かつ第１のメモリセル領域
と第２のメモリセル領域との境界に位置する。ウェルコ
ンタクト領域は、境界領域のウェル中に形成されてい
る。ウェルコンタクト領域には、ウェルの電圧を固定す
るための配線層が電気的に接続されている。第１及び第
２のダミー素子は、境界領域に形成され、かつ素子とし
て機能しない。第１のトランジスタは、メモリセルの構
成要素である。第１のトランジスタは、第１のメモリセ
ル領域に形成され、かつ第１のダミー素子の隣に位置す
る。第２のトランジスタは、メモリセルの構成要素であ
る。第２のトランジスタは、第２のメモリセル領域に形
成され、かつ第２のダミー素子の隣に位置する。境界領
域の長さは、第１のトランジスタのゲート電極の側部の
うち、第１のダミー素子側の側部から第１のダミー素子
の側部のうち、第１のトランジスタのゲート電極側の側
部までの長さの半分＋第１のダミー素子の長さ＋第１の
ダミー素子の側部のうち、第２のダミー素子側の側部か
ら第２のダミー素子の側部のうち、第１のダミー素子側
の側部までの長さ＋第２のダミー素子の長さ＋第２のト
ランジスタのゲート電極の側部のうち、第２のダミー素
子側の側部から第２のダミー素子の側部のうち、第２の
トランジスタのゲート電極側の側部までの長さの半分、
である。

【０００５】本発明に係る半導体記憶装置は、境界領域
の長さを上記値とすることにより、ダミー素子を形成し
ながらも、半導体記憶装置の高集積化又はチップサイズ
の縮小を可能としている。すなわち、チップサイズが同
じ場合は半導体記憶装置の高集積化を図ることが可能と
なる。素子数が同じ場合はチップサイズの縮小を図るこ
とが可能となる。

【０００６】境界領域について説明する。境界領域は第
１のメモリセル領域と第２のメモリセル領域との間に設
けられている。第１及び第２のメモリセル領域には、そ
れぞれ、所定数のメモリセルが形成される。境界領域の
ウェル中にはウェルコンタクト領域が形成される。これ
らのメモリセルのウェルの電位を固定するための配線層
が、ウェルコンタクト領域に電気的に接続される。

【０００７】また、境界領域にはダミー素子が形成され
る。ダミー素子は、光の近接効果やローディング効果を
防止するために形成される。すなわち、境界領域にダミ
ー素子を形成しないと、境界領域のパターンの密度と第
１及び第２のメモリセル領域のパターンの密度とに相違
が生じる。これにより、境界領域近傍で光の近接効果や
ローディング効果が発生することがある。よって、境界
領域近傍のメモリセルのパターンは所望のパターンとな
らない。この結果、境界領域近傍のメモリセルが不良メ
モリセルとなるおそれがある。

【０００８】本発明に係る半導体記憶装置において、ウ
ェルコンタクト領域は、第１及び第２のダミー素子をマ
スクとして自己整合的に形成されている、のが好まし
い。

【０００９】本発明に係る半導体記憶装置において、ウ
ェルコンタクト領域は第１の導電型であり、半導体記憶
装置は、さらに、ワード線を備え、ワード線は、第１の
メモリセル領域から境界領域をとおり第２のメモリセル
領域まで延びており、ワード線は第２の導電型である、
のが好ましい。

【００１０】本発明に係る半導体記憶装置において、メ
モリセルは、第１の負荷トランジスタ、第２の負荷トラ
ンジスタ、第１のドライバトランジスタ及び第２のドラ
イバトランジスタを含み、これらのトランジスタでフリ
ップフロップが構成されている、のが好ましい。

【００１１】本発明に係る半導体記憶装置において、第
１及び第２の導電層を備え、第１及び第２の導電層は第
１及び第２のメモリセル領域に形成され、第１の導電層
は第１の負荷トランジスタ及び第１のドライバトランジ
スタのゲート電極となり、第２の導電層は第２の負荷ト
ランジスタ及び第２のドライバトランジスタのゲート電
極となり、第１の導電層のパターンはｈ形状をし、第２
の導電層のパターンは７形状をしている、のが好まし
い。

【００１２】本発明に係る半導体記憶装置において、半
導体記憶装置はＳＲＡＭである、のが好ましい。

【００１３】本発明に係る半導体記憶装置において、第
１及び第２のダミー素子の長さは、メモリセルのゲート
電極の長さと同じである、のが好ましい。

【００１４】本発明に係る半導体記憶装置において、第
１及び第２のダミー素子の長さの半分の値は、ウェルコ
ンタクト領域形成の際に用いるマスク部材形成時のアラ
イメントエラーの値より大きい、のが好ましい。なお、
ここでいうダミー素子の長さの半分の値とは、ダミー素
子の側部にサイドウォール絶縁膜がない場合、ダミーゲ
ートの長さの半分の値である。ダミー素子の側部にサイ
ドウォール絶縁膜がある場合、ダミーゲートの長さの半
分の値とサイドウォール絶縁膜の長さの値とを加えた値
である。

【００１５】本発明に係る半導体記憶装置は、主表面を
有する半導体基板、ウェル、複数のメモリセル、第１の
メモリセル領域、第２のメモリセル領域、境界領域、第
１のソース領域、第２のソース領域、ウェルコンタクト
領域、第１のダミー素子及び第２のダミー素子を備えた
半導体記憶装置である。ウェルは、半導体基板中に形成
されている。第１及び第２のメモリセル領域は、主表面
の一部であり、かつウェル上に位置する。第１及び第２
のメモリセル領域には、メモリセルが形成されている。
境界領域は、主表面の一部であり、かつウェル上に位置
し、かつ第１のメモリセル領域と第２のメモリセル領域
との境界に位置する。第１のソース領域は、ウェル中に
形成され、かつ境界領域と第１のメモリセル領域とにま
たがっている。第２のソース領域は、ウェル中に形成さ
れ、かつ境界領域と第２のメモリセル領域とにまたがっ
ている。ウェルコンタクト領域は、境界領域のウェル中
に形成されている。ウェルコンタクト領域には、ウェル
の電圧を固定するための配線層が電気的に接続されてい
る。第１及び第２のダミー素子は、境界領域に形成さ
れ、かつ素子として機能しない。境界領域の長さは、第
１のソース領域の長さの半分＋第１のダミー素子の長さ
＋ウェルコンタクト領域の長さ＋第２のダミー素子の長
さ＋第２のソース領域の長さの半分、である。

【００１６】本発明に係る半導体記憶装置は、境界領域
の長さを上記値とすることにより、ダミー素子を形成し
ながらも、半導体記憶装置の高集積化又はチップサイズ
の縮小を可能としている。すなわち、チップサイズが同
じ場合は半導体記憶装置の高集積化を図ることが可能と
なる。素子数が同じ場合はチップサイズの縮小を図るこ
とが可能となる。

【００１７】本発明に係る半導体記憶装置は、半導体基
板と、半導体基板中に設置されている第１導電型のウェ
ル領域と、ウェル領域上に設置された第１のメモリセル
領域と、ウェル領域上に設置された第２のメモリセル領
域と、ウェル領域上であって、かつ第１のメモリセル領
域と第２のメモリセル領域との間に設置された境界領域
と、を有する半導体記憶装置であって、境界領域には、
ウェル領域上に設置された第１及び第２のダミー配線
と、第１のメモリセル領域と境界領域とで共有され、か
つ第１のダミー配線に隣接して設置された第２導電型の
第１の不純物領域と、第１のダミー配線と第２のダミー
配線との間にある第１導電型のウェルコンタクト領域
と、第２のメモリセル領域と境界領域とで共有され、か
つ第２のダミー配線に隣接して設置された第２導電型の
第２の不純物領域と、が形成されている。

【００１８】本発明に係る半導体記憶装置は、主表面を
有する半導体基板、ウェル、複数のメモリセル、第１の
メモリセル領域、第２のメモリセル領域、境界領域、ウ
ェルコンタクト領域、第１のダミー素子及び第２のダミ
ー素子を備えた半導体記憶装置である。ウェルは半導体
基板中に形成される。第１及び第２のメモリセル領域
は、主表面の一部であり、かつウェル上に位置する。第
１及び第２のメモリセル領域には、メモリセルが形成さ
れている。境界領域は、主表面の一部であり、かつウェ
ル上に位置し、かつ第１のメモリセル領域と第２のメモ
リセル領域との境界に位置している。第１及び第２のダ
ミー素子は、境界領域に形成され、かつ素子として機能
しない。ウェルコンタクト領域は、境界領域のウェル中
に形成され、かつ第１及び第２のダミー素子をマスクと
して自己整合的に形成されている。ウェルコンタクト領
域には、ウェルの電圧を固定するための配線層が電気的
に接続されている。

【００１９】本発明に係る半導体記憶装置の製造方法
は、半導体基板の主表面に、第１のメモリセル領域と、
第２のメモリセル領域と、前記第１のメモリセル領域と
前記第２のメモリセル領域との間にある境界領域と、を
有する半導体記憶装置の製造方法であって、第１のメモ
リセル領域、第２のメモリセル領域及び境界領域下の半
導体基板中にウェルを形成する工程と、第１及び第２の
メモリセル領域にゲート電極を形成する工程と、境界領
域に第１及び第２のダミー素子のダミーゲートを形成す
る工程と、境界領域を覆い、かつ第１及び第２のメモリ
セル領域を露出させる第１のマスク部材を形成する工程
と、第１のマスク部材をマスクとして、ウェル中に第２
の導電型のイオン注入をすることにより、第１のダミー
素子の第１の不純物領域及び第２のダミー素子の第２の
不純物領域を形成する工程と、を備え、第１の不純物領
域は、境界領域と第１のメモリセル領域とにまたがって
おり、第２の不純物領域は、境界領域と第２のメモリセ
ル領域とにまたがっており、半導体記憶装置の製造方法
は、さらに、第１及び第２のメモリセル領域を覆い、か
つ境界領域に開口部を有する第２のマスク部材を形成す
る工程と、第２のマスク部材、第１のダミー素子及び第
２のダミー素子をマスクとして、ウェル中に第１の導電
型のイオン注入をすることにより、第１のダミー素子と
第２のダミー素子との間にウェルコンタクト領域を形成
する工程と、を備える。

【００２０】第１及び第２のメモリセル領域にゲート電
極を形成する工程と、境界領域に第１及び第２のダミー
素子のダミーゲートを形成する工程とは、同時に行うの
が好ましい。製造工程の簡略化を図れるからである。

【００２１】本発明に係る半導体記憶装置の製造方法
は、開口部の側面が第１及び第２のダミー素子上に位置
するように、第２のマスク部材形成時の位置合わせがさ
れており、第１及び第２のダミー素子の長さの半分の値
は、第２のマスク部材形成時のアライメントエラーの値
より大きい、のが好ましい。これにより、開口部が第１
及び第２の不純物領域に位置するのを防ぐことができ
る。開口部が第１及び第２の不純物領域に位置すると、
ウェルコンタクト領域形成の際のイオンが第１及び第２
の不純物領域にも注入される。これにより、第１及び第
２の不純物領域をソースとするトランジスタの特性に悪
影響を及ぼす可能性があるからである。

【００２２】なお、ここでいうダミー素子の長さの半分
の値とは、ダミー素子の側部にサイドウォール絶縁膜が
ない場合、ダミーゲートの長さの半分の値である。ダミ
ー素子の側部にサイドウォール絶縁膜がある場合、ダミ
ーゲートの長さの半分の値とサイドウォール絶縁膜の長
さの値とを加えた値である。

【００２３】本発明に係る半導体記憶装置の製造方法
は、第１のメモリセル領域から境界領域をとおり第２の
メモリセル領域まで延びるようにワード線を形成する工
程と、第２のマスク部材の形成工程は、第２のマスク部
材の開口部を介してワード線が露出しないようにされて
いる、のが好ましい。これによれば、ワード線に第１の
導電型のイオンが注入されるのを防ぐことができる。よ
って、ワード線にｐｎ接合が形成されるのを防ぐことが
できる。

【００２４】

【発明の実施の形態】［平面構造の説明］図３及び図４
は、本発明の一実施の形態に係る半導体記憶装置のメモ
リセルアレイの一部を示す平面図である。この半導体記
憶装置はＳＲＡＭである。図３は素子形成層を示す。図
４は図３の素子形成層上に形成される配線層を示してい
る。まず、図３に示す構造を説明する。シリコン基板の
主表面の左側が第１のメモリセル形成領域Ｃ、シリコン
基板の主表面の中央が境界領域Ｅ、シリコン基板の主表
面の右側が第２のメモリセル形成領域Ｄである。また、
シリコン基板の主表面の上側がｐチャネルトランジスタ
形成領域Ｆ（ｎウェル領域）、シリコン基板の主表面の
下側がｎチャネルトランジスタ形成領域Ｇ（ｐウェル領
域）である。

【００２５】第１のメモリセル形成領域Ｃには活性領域
８４、８６、８８、９０がある。これらの活性領域はＬ
ＯＣＯＳ酸化膜９６によって分離されている。第１のメ
モリセル形成領域Ｃ上には、ワード線３８、第１の導電
層１６及び第２の導電層１８が形成されている。ワード
線３８、第１の導電層１６及び第２の導電層１８は、ポ
リシリコン層からできている。第１の導電層１６で
「ｈ」形状を構成し、第２の導電層１８で「７」形状を
構成している。

【００２６】第１の導電層１６は、活性領域８４上から
ＬＯＣＯＳ酸化膜上９６まで延びている。第１の導電層
１６は、ＬＯＣＯＳ酸化膜９６上で分岐している。一方
は、活性領域８６上まで延びている。他方は、活性領域
９０上まで延びている。第１の導電層１６は、活性領域
８４上において負荷トランジスタＱ₆のゲート電極とな
る。第１の導電層１６は、活性領域８６上においてドラ
イバトランジスタＱ₄のゲート電極となる。活性領域９
０上に延びる第１の導電層１６の他方は、図１及び図４
に示す第１コンタクト層１００によって、活性領域９０
のドレイン領域７０と電気的に接続されている。

【００２７】第２の導電層１８は、活性領域８４上から
活性領域８８上を通り、活性領域９０上まで延びてい
る。第２の導電層１８は、図２及び図４に示す第１コン
タクト層１１６によって、活性領域８４のドレイン領域
７６と電気的に接続されている。第２の導電層１８は、
活性領域８８上において負荷トランジスタＱ₅のゲート
電極となる。第２の導電層１８は、活性領域９０上にお
いてドライバトランジスタＱ₃のゲート電極となる。

【００２８】ワード線３８は、活性領域８６、９０を横
切っている。ワード線３８は、活性領域８６上において
トランスファトランジスタＱ₂のゲート電極となる。ワ
ード線３８は、活性領域９０上においてトランスファト
ランジスタＱ₁のゲート電極となる。

【００２９】トランスファトランジスタＱ₁、トランス
ファトランジスタＱ₂、ドライバトランジスタＱ₃、ドラ
イバトランジスタＱ₄、負荷トランジスタＱ₅及び負荷ト
ランジスタＱ₆で一メモリセルを構成している。第２の
メモリセル形成領域Ｄにも、これと同じ構成をしたメモ
リセルが形成されている。

【００３０】境界領域Ｅについて説明する。境界領域Ｅ
は第１のメモリセル領域Ｃと第２のメモリセル領域Ｄと
の間に設けられている。第１及び第２のメモリセル領域
には、それぞれ、所定数のメモリセルが形成される。境
界領域Ｅのウェル中にはウェルコンタクト領域が形成さ
れる。これらのメモリセルのウェルの電位を固定するた
めの配線層が、ウェルコンタクト領域に電気的に接続さ
れる。

【００３１】境界領域Ｅには活性領域８８、９０があ
る。これらの活性領域はＬＯＣＯＳ酸化膜によって分離
されている。境界領域Ｅ上には、第３の導電層３２が形
成されている。第３の導電層３２は、ポリシリコン層か
らできている。第３の導電層３２は、「Ｈ」形状を構成
している。第３の導電層３２は、活性領域８８上におい
てダミー素子４４、４６のダミーゲートとなる。第３の
導電層３２は、活性領域９０上においてダミー素子２
８、３０のダミーゲートとなる。

【００３２】境界領域Ｅの活性領域９０についてさらに
詳細に説明する。境界領域Ｅの活性領域９０は、ドライ
バトランジスタＱ₃と共有のｎ型不純物領域（ソース領
域６８）、ｐ型のウェルコンタクト領域７２及びドライ
バトランジスタＱ₄と共有のｎ型不純物領域（ソース領
域６４）から構成されている。後述するように、これら
のｎ型不純物領域、ｐ型不純物領域はダミー素子２８、
３０をマスクとしたイオン注入を打ち分けることにより
形成される。

【００３３】ダミー素子２８、３０は、光の近接効果や
ローディング効果を防止するために形成される。すなわ
ち、境界領域Ｅにダミー素子２８、３０を形成しない
と、境界領域Ｅのパターンの密度と第１及び第２のメモ
リセル領域Ｃ、Ｄのパターンの密度とに相違が生じる。
これにより、境界領域Ｅ近傍で光の近接効果やローディ
ング効果が発生することがある。よって、境界領域Ｅ近
傍のメモリセルのパターンは所望のパターンとならな
い。この結果、境界領域Ｅ近傍のメモリセルが不良メモ
リセルとなるおそれがある。

【００３４】図３に示す構造の説明は、以上のとおりで
ある。次に、図４に示す構造を説明する。図４では、図
３に示す第１の導電層１６、第２の導電層１８、第３の
導電層３２及びワード線３８の図示が省略されている。
第１の導電層１６、第２の導電層１８、第３の導電層３
２及びワード線３８上に以下に説明する配線層が形成さ
れている。第１のメモリセル形成領域Ｃ上にはローカル
インターコネクト層４８、５０が位置している。ローカ
ルインターコネクト層４８は活性領域８４上から活性領
域８６上まで延びている。ドライバートランジスタＱ₄
のドレイン領域６６と負荷トランジスタＱ₆のドレイン
領域７６とは、ドレイン領域６６上に設置される第１コ
ンタクト層９８、ドレイン領域７６上に設置される第１
コンタクト層１１６及び第１コンタクト層９８と第１コ
ンタクト層１１６とを接続するローカルインターコネク
ト層４８によって電気的に接続されている。

【００３５】ローカルインターコネクト層５０は活性領
域８８上から活性領域９０上まで延びている。ドライバ
ートランジスタＱ₃のドレイン領域７０と負荷トランジ
スタＱ₅のドレイン領域８０とは、ドレイン領域７０上
に設置される第１コンタクト層１００、ドレイン領域８
０上に設置される第１コンタクト層１１８及び第１コン
タクト層１００と第１コンタクト層１１８とを接続する
ローカルインターコネクト層５０によって電気的に接続
されている。第２のメモリセル形成領域Ｄにも、これと
同じ構成をした第１コンタクト層９８、１１６、１０
０、１１８、ローカルインターコネクト層４８、５０が
位置している。

【００３６】境界領域Ｅの活性領域９０上には第１コン
タクト層２０、２２、２６が位置している。第１コンタ
クト層２０、２２、２６は、前述の第１コンタクト層９
８、１１６、１００、１１８と同工程で形成される。第
１コンタクト層はコンタクトホールに埋め込まれた導線
層である。この導電層は、例えばバリア層及びＷ等の高
融点金属から構成されている。ローカルインターコネク
ト層は、高融点金属の積層構造、例えばＴｉ／ＴｉＮ、
から構成される。第１コンタクト層２０はソース領域６
８と電気的に接続されている。第１コンタクト層２２は
ウェルコンタクト領域７２と電気的に接続されている。
第１コンタクト層２６はソース領域６４と電気的に接続
されている。第１コンタクト層２０上にはローカルイン
ターコネクト層３７が位置している。第１コンタクト層
２０とローカルインターコネクト層３７とは電気的に接
続されている。第１コンタクト層２２上にはローカルイ
ンターコネクト層３９が位置している。第１コンタクト
層２２とローカルインターコネクト層３９とは電気的に
接続されている。第１コンタクト層２６上にはローカル
インターコネクト層４１が位置している。第１コンタク
ト層２６とローカルインターコネクト層４１とは電気的
に接続されている。

【００３７】ローカルインターコネクト層３７、３９、
４１上には電源線Ｖ_DD５４及び第１の接地線Ｖ_SS４２が
位置している。電源線Ｖ_DD５４及び第１の接地線Ｖ_SS４
２は、第１のメモリセル領域Ｃ、境界領域Ｅ、第２のメ
モリセル領域Ｄを横切っている。図１に示すように、第
１の接地線Ｖ_SS４２とローカルインターコネクト層３７
とは第２コンタクト層７１により電気的に接続されてい
る。第１の接地線Ｖ_SS４２とローカルインターコネクト
層３９とは第２コンタクト層７３により電気的に接続さ
れている。第１の接地線Ｖ_SS４２とローカルインターコ
ネクト層４１とは第２コンタクト層７５により電気的に
接続されている。電源線Ｖ_DD５４及び第１の接地線Ｖ_SS
４２はアルミニウムやアルミニウムに銅等を混ぜたアル
ミ合金からなる。

【００３８】電源線Ｖ_DD５４及び第１の接地線Ｖ_SS４２
上にはビット線５６、５８、第２の接地線Ｖ_SS６０が位
置している。ビット線５６、５８は第１のメモリセル形
成領域Ｃ上に位置している。ビット線５６は活性領域８
４上から活性領域８６上へ延びている。ビット線５６と
トランスファトランジスタＱ₂のドレイン領域９２と
は、図示しないコンタクト層及びローカルインターコネ
クト層により、電気的に接続されている。ビット線５８
は活性領域８８上から活性領域９０上へ延びている。ビ
ット線５８とトランスファトランジスタＱ₁のドレイン
領域９４とは、図示しないコンタクト層及びローカルイ
ンターコネクト層により、電気的に接続されている。第
２のメモリセル形成領域Ｄにも、これと同じ構成をした
ビット線５６、５８が位置している。

【００３９】境界領域Ｅ上には第２の接地線Ｖ_SS６０が
位置している。第２の接地線Ｖ_SS６０は活性領域８８上
から活性領域９０上へ延びている。第２の接地線Ｖ_SS６
０は第３コンタクト層９５及びローカルインターコネク
ト層３９を介して、第１の接地線Ｖ_SS４２と電気的に接
続されている。

【００４０】［断面構造の説明］図１は、図３及び図４
に示す半導体記憶装置をＡ−Ａ線に沿って切断した断面
図である。図３及び図４で説明しなかった構造について
説明する。図１に示すように、ｐ^--型のシリコン基板１
０中にはｐ^-型のウェル１２が形成されている。

【００４１】境界領域Ｅの長さは、ドライバトランジス
タＱ₃のゲート電極の側部のうち、ダミー素子２８側の
側部からダミー素子２８の側部のうち、ドライバトラン
ジスタＱ₃のゲート電極側の側部までの長さＬ₁の半分＋
ダミー素子２８の長さＬ₂＋ダミー素子２８の側部のう
ち、ダミー素子３０側の側部からダミー素子３０の側部
のうち、ダミー素子２８側の側部までの長さＬ₃＋ダミ
ー素子３０の長さＬ₄＋ドライバトランジスタＱ₄のゲー
ト電極の側部のうち、ダミー素子３０側の側部からダミ
ー素子３０の側部のうち、ドライバトランジスタＱ₄の
ゲート電極側の側部までの長さＬ₅の半分である。

【００４２】長さＬ₁としては例えば、０.２５〜０.３
μｍであり、長さＬ₂としては例えば、０.２〜０.３μ
ｍであり、長さＬ₃としては例えば、０.５〜０.７μｍ
であり、長さＬ₄としては例えば、０.２〜０.３μｍで
あり、長さＬ₅としては例えば、０.２５〜０.３μｍで
ある。

【００４３】なお、境界領域Ｅの長さは、ソース領域６
８の長さの半分＋ダミー素子２８の長さ＋ウェルコンタ
クト領域７２の長さ＋ダミー素子３０の長さ＋ソース領
域６４の長さの半分とあらわすこともできる。

【００４４】ドライバトランジスタＱ₃、ドライバトラ
ンジスタＱ₄、第１の導電層１６、ダミー素子２８及び
ダミー素子３０を覆うように、ｐ^--型のシリコン基板１
０上には第１の絶縁層５２が形成されている。第１の絶
縁層５２にはコンタクトホール７７が形成されている。
コンタクトホール７７には第１コンタクト層９８が充填
されている。第１の絶縁層５２上にはローカルインター
コネクト層４８が形成されている。ローカルインターコ
ネクト層４８は第１コンタクト層９８を介してドレイン
領域６６と電気的に接続されている。

【００４５】第１の絶縁層５２にはコンタクトホール７
９が形成されている。コンタクトホール７９には第１コ
ンタクト層１００が充填されている。第１の絶縁層５２
上にはローカルインターコネクト層５０が形成されてい
る。ローカルインターコネクト層５０は第１コンタクト
層１００を介してドレイン領域７０及び第１の導電層１
６と電気的に接続されている。

【００４６】第１の絶縁層５２にはコンタクトホール１
０２が形成されている。コンタクトホール１０２には第
１コンタクト層２０が充填されている。第１の絶縁層５
２上にはローカルインターコネクト層３７が形成されて
いる。ローカルインターコネクト層３７は第１コンタク
ト層２０を介してソース領域６８と電気的に接続されて
いる。第１の絶縁層５２にはコンタクトホール１０４が
形成されている。コンタクトホール１０４には第１コン
タクト層２２が充填されている。第１の絶縁層５２上に
はローカルインターコネクト層３９が形成されている。
ローカルインターコネクト層３９は第１コンタクト層２
２を介してウェルコンタクト領域７２と電気的に接続さ
れている。

【００４７】第１の絶縁層５２にはコンタクトホール１
０６が形成されている。コンタクトホール１０６には第
１コンタクト層２６が充填されている。第１の絶縁層５
２上にはローカルインターコネクト層４１が形成されて
いる。ローカルインターコネクト層４１は第１コンタク
ト層２６を介してソース領域６４と電気的に接続されて
いる。

【００４８】ローカルインターコネクト層４８、５０、
３７、３９、４１を覆うように、第１の絶縁層５２上に
は第２の絶縁層３６が形成されている。第２の絶縁層３
６にはスルーホール１０８が形成されている。スルーホ
ール１０８には第２コンタクト層７１が充填されてい
る。第２コンタクト層７１はローカルインターコネクト
層３７と電気的に接続されている。第２の絶縁層３６に
はスルーホール１１０が形成されている。スルーホール
１１０には第２コンタクト層７３が充填されている。第
２コンタクト層７３はローカルインターコネクト層３９
と電気的に接続されている。第２の絶縁層３６にはスル
ーホール１１２が形成されている。スルーホール１１２
には第２コンタクト層７５が充填されている。第２コン
タクト層７５はローカルインターコネクト層４１と電気
的に接続されている。

【００４９】第２の絶縁層３６上には第１の接地線Ｖ_SS
４２が位置している。第１の接地線Ｖ_SS４２は第２コン
タクト層７１、７３、７５と電気的に接続されている。

【００５０】第１の接地線Ｖ_SS４２を覆うように、第２
の絶縁層３６上には第３の絶縁層６２が形成されてい
る。第３の絶縁層６２上には、ビット線５６、５８、第
２の接地線Ｖ_SS６０が位置している。

【００５１】図２は、図３及び図４に示す半導体記憶装
置をＢ−Ｂ線に沿って切断した断面図である。図３及び
図４で説明しなかった構造について説明する。図２に示
すように、ｐ^--型のシリコン基板１０中にはｎ^-型のウ
ェル１４が形成されている。境界領域Ｅの長さは、図１
で説明した境界領域Ｅの長さと同じである。

【００５２】負荷トランジスタＱ₅、負荷トランジスタ
Ｑ₆、第２の導電層１８、ダミー素子４４及びダミー素
子４６を覆うように、ｐ^--型のシリコン基板１０上には
第１の絶縁層５２が形成されている。第１の絶縁層５２
にはコンタクトホール８１が形成されている。コンタク
トホール８１には第１コンタクト層１１６が充填されて
いる。第１の絶縁層５２上にはローカルインターコネク
ト層４８が形成されている。ローカルインターコネクト
層４８は第１コンタクト層１１６を介してドレイン領域
７６及び第２の導電層１８と電気的に接続されている。
第１の絶縁層５２にはコンタクトホール８３が形成され
ている。コンタクトホール８３には第１コンタクト層１
１８が充填されている。第１の絶縁層５２上にはローカ
ルインターコネクト層５０が形成されている。ローカル
インターコネクト層５０は第１コンタクト層１１８を介
してドレイン領域８０と電気的に接続されている。

【００５３】ローカルインターコネクト層４８、５０を
覆うように、第１の絶縁層５２上には第２の絶縁層３６
が形成されている。第２の絶縁層３６上には第３の絶縁
層６２が形成されている。第３の絶縁層６２上には、ビ
ット線５６、５８、第２の接地線Ｖ_SS６０が位置してい
る。

【００５４】［等価回路の説明］図２２は、図１〜図４
で説明したＳＲＡＭのメモリセルの等価回路図である。
負荷トランジスタＱ₅とドライバトランジスタＱ₃とでイ
ンバータを構成し、負荷トランジスタＱ₆とドライバト
ランジスタＱ₄とでインバータを構成する。これらイン
バータどうしが電気的に接続され、フリップフロップを
構成している。

【００５５】トランスファトランジスタＱ₂の一方側ノ
ードは、負荷トランジスタＱ₆とドライバトランジスタ
Ｑ₄とで構成されるインバータに電気的に接続されてい
る。トランスファトランジスタＱ₂の他方側ノードは、
ビット線に電気的に接続されている。トランスファトラ
ンジスタＱ₂のゲート電極は、ワード線に電気的に接続
されている。

【００５６】負荷トランジスタＱ₅及びＱ₆のソース領域
は、電源線Ｖ_DDに電気的に接続されている。ドライバト
ランジスタＱ₃及びＱ₄のソース領域は、接地線Ｖ_SSに電
気的に接続されている。

【００５７】トランスファトランジスタＱ₁の一方側ノ
ードは、負荷トランジスタＱ₅とドライバトランジスタ
Ｑ₃とで構成されるインバータに電気的に接続されてい
る。トランスファトランジスタＱ₁の他方側ノードは、
ビット線に電気的に接続されている。トランスファトラ
ンジスタＱ₁のゲート電極は、ワード線に電気的に接続
されている。

【００５８】［製造方法の説明］本発明の一実施の形態
に係る半導体記憶装置の製造方法を平面図及びＡ−Ａ断
面図を用いて説明する。

【００５９】図５及び図６に示すように、ｐ^--型のシリ
コン基板１０中にｐ^-型のウェル１２を形成する。ｐ^-型
のウェル１２は、例えば、高エネルギーイオン注入によ
り形成することができる。このような方法で形成された
ウェルを、リトログレーデッド（ｒｅｔｒｏｇｒａｄｅ
ｄ）ウェルという。イオン注入のエネルギーは例えば、
１.０〜１.４ＭｅＶである。イオン注入のドーズ量は例
えば、８.０×１０^{1 2}〜１.２×１０¹³／ｃｍ²である。
そして、例えば、選択酸化法を用いてＬＯＣＯＳ酸化膜
９６をｐ^--型のシリコン基板１０の主表面上に形成す
る。ｐ^--型のシリコン基板１０の主表面のうちＬＯＣＯ
Ｓ酸化膜９６が形成されている以外の領域は、活性領域
８４、８６、８８、９０となる。なお、ＬＯＣＯＳ酸化
膜のかわりに、セミリセスＬＯＣＯＳ酸化膜又はシャロ
ートレンチ（深さ０.４〜０.８μｍ）を形成してもよ
い。

【００６０】図７及び図８に示すように、例えば、熱酸
化を用いて厚さ５〜６ｎｍの熱酸化膜をｐ^--型のシリコ
ン基板１０の主表面全面上に形成する。次に、例えば、
ＣＶＤ法を用いて厚さ２５０〜３５０ｎｍのポリシリコ
ン層を熱酸化膜上に形成する。なお、ポリシリコン層上
にシリサイド層を形成してもよい。次に、例えば、フォ
トリソグラフィとエッチングを用いて、ポリシリコン層
のパターンニングをする。これにより、第１の導電層１
６、第２の導電層１８、第３の導電層３２、ワード線３
８を形成する。図７において、第１の導電層１６はドラ
イバトランジスタＱ₄のゲート電極１２０及び配線層２
４であらわされている。第２の導電層１８はドライバト
ランジスタＱ₃のゲート電極１２２であらわされてい
る。第３の導電層３２はダミー素子２８、３０のダミー
ゲート１２４、１２６であらわされている。

【００６１】図９及び図１０に示すように、レジスト１
２８をｐ^--型のシリコン基板１０の主表面全面上に形成
する。レジスト１２８を露光することにより、レジスト
１２８をパターンニングする。ｐチャネルトランジスタ
形成領域Ｆはレジスト１２８で覆われている。但し、ウ
ェルコンタクト領域の形成領域には開口部１３０があ
る。ｎチャネルトランジスタ形成領域Ｇは露出してい
る。但し、ウェルコンタクト領域の形成領域はレジスト
１２８で覆われている。

【００６２】レジスト１２８、ＬＯＣＯＳ酸化膜９６、
ゲート電極１２０、配線層２４、ゲート電極１２２、ダ
ミーゲート１２４及びダミーゲート１２６をマスクとし
て、ウェル１２に、リンをイオン注入する。イオン注入
のエネルギーは例えば、２５〜３０ＫｅＶである。イオ
ン注入のドーズ量は例えば、８.０×１０¹³〜１.２×１
０¹⁴／ｃｍ²である。これにより、ウェル１２中にはｎ
型の低濃度領域が形成される。ｎ型の低濃度領域は、Ｌ
ＤＤ構造のソース領域の低濃度領域又はＬＤＤ構造のド
レイン領域の低濃度領域となる。このイオン注入により
ｐチャネルトランジスタ形成領域Ｆにもｎ型の低濃度領
域が形成される。このｎ型の低濃度領域は、ウェルコン
タクト領域となる。

【００６３】図１１及び図１２に示すように、レジスト
１３２をｐ^--型のシリコン基板１０の主表面全面上に形
成する。レジスト１３２を露光することにより、レジス
ト１３２をパターンニングする。ｎチャネルトランジス
タ形成領域Ｇはレジスト１３２で覆われている。但し、
境界領域Ｅのウェルコンタクト領域の形成領域には開口
部１３４がある。ｐチャネルトランジスタ形成領域Ｆは
露出している。但し、ウェルコンタクト領域の形成領域
はレジスト１３２で覆われている。

【００６４】レジスト１３２等をマスクとして、ウェル
１２にＢＦ₂をイオン注入する。イオン注入のエネルギ
ーは例えば、２０〜２５ＫｅＶである。イオン注入のド
ーズ量は例えば、８.０×１０¹³〜１.２×１０¹⁴／ｃｍ
²である。これにより、ウェル１２中にはｐ型の低濃度
領域が形成される。このｐ型の低濃度領域は、ウェルコ
ンタクト領域となる。このイオン注入によりｐチャネル
トランジスタ形成領域Ｆにもｐ型の低濃度領域が形成さ
れる。このｐ型の低濃度領域は、ＬＤＤ構造のソース領
域の低濃度領域又はＬＤＤ構造のドレイン領域の低濃度
領域となる。

【００６５】図１３及び図１４に示すように、ゲート電
極１２０の側面、配線層２４の側面、ゲート電極１２２
の側面、ダミーゲート１２４の側面及びダミーゲート１
２６の側面にサイドウォール絶縁膜１３６を形成する。
ダミー素子４６の長さの半分の値Ｌは、図１７で説明す
るレジスト１４２形成時のアライメントエラーの値より
大きくされている。レジスト１４２は、ｐチャネルトラ
ンジスタのソース領域、ドレイン領域を形成するための
イオン注入において、マスクとなる。ここで、ダミー素
子４６の長さの半分の値Ｌとは、ダミーゲート１２６の
長さの半分の値とサイドウォール絶縁膜１３６の長さの
値とを加えた値である。

【００６６】図１５及び図１６に示すように、レジスト
１３８をｐ^--型のシリコン基板１０の主表面全面上に形
成する。レジスト１３８を露光することにより、レジス
ト１３８をパターンニングする。ｐチャネルトランジス
タ形成領域Ｆはレジスト１３８で覆われている。但し、
ウェルコンタクト領域の形成領域には開口部１４０があ
る。ｎチャネルトランジスタ形成領域Ｇは露出してい
る。但し、ウェルコンタクト領域の形成領域はレジスト
１３８で覆われている。

【００６７】レジスト１３８、ＬＯＣＯＳ酸化膜９６、
ゲート電極１２０、配線層２４、ゲート電極１２２、ダ
ミーゲート１２４及びダミーゲート１２６をマスクとし
て、ウェル１２にヒ素をイオン注入する。イオン注入の
エネルギーは例えば、４５〜５５ＫｅＶである。イオン
注入のドーズ量は例えば、１.５×１０¹⁵〜２.５×１０
¹⁵／ｃｍ²である。これにより、ウェル１２中にはｎ型
の高濃度領域が形成される。ｎ型の高濃度領域は、ＬＤ
Ｄ構造のソース領域の高濃度領域又はＬＤＤ構造のドレ
イン領域の高濃度領域となる。このイオン注入によりｐ
チャネルトランジスタ形成領域Ｆにもｎ型の高濃度領域
が形成される。このｎ型の高濃度領域は、ウェルコンタ
クト領域８２となる。

【００６８】図１７及び図１８に示すように、レジスト
１４２をｐ^--型のシリコン基板１０の主表面全面上に形
成する。レジスト１４２を露光することにより、レジス
ト１４２をパターンニングする。ｎチャネルトランジス
タ形成領域Ｇはレジスト１４２で覆われている。但し、
ウェルコンタクト領域の形成領域には開口部１４４があ
る。ｐチャネルトランジスタ形成領域Ｆは露出してい
る。但し、ウェルコンタクト領域の形成領域はレジスト
１４２で覆われている。

【００６９】レジスト１４２等をマスクとして、ウェル
１２に、ボロンをイオン注入する。イオン注入のエネル
ギーは例えば、８〜１２ＫｅＶである。イオン注入のド
ーズ量は例えば、２.５×１０¹⁵〜３.５×１０¹⁵／ｃｍ
²である。これにより、ウェル１２中にはｐ型の高濃度
領域が形成される。このｐ型の高濃度領域は、ウェルコ
ンタクト領域７２となる。ウェルコンタクト領域７２
は、ダミー素子４４、４６をマスクとして自己整合的に
形成されている。このイオン注入によりｐチャネルトラ
ンジスタ形成領域Ｆにもｐ型の高濃度領域が形成され
る。このｐ型の高濃度領域は、ＬＤＤ構造のソース領域
の高濃度領域又はＬＤＤ構造のドレイン領域の高濃度領
域となる。

【００７０】以上の工程により、素子形成層が完成す
る。図４に示す配線層の形成工程は通常の方法と同じな
のでその説明を省略する。

【００７１】［効果の説明］ （効果１）図１〜図３に示すように、本発明の一実施の
形態によれば、境界領域Ｅの長さは、ドライバトランジ
スタＱ₃のゲート電極の側部のうち、ダミー素子２８側
の側部からダミー素子２８の側部のうち、ドライバトラ
ンジスタＱ₃のゲート電極側の側部までの長さＬ₁の半分
＋ダミー素子２８の長さＬ₂＋ダミー素子２８の側部の
うち、ダミー素子３０側の側部からダミー素子３０の側
部のうち、ダミー素子２８側の側部までの長さＬ₃＋ダ
ミー素子３０の長さＬ₄＋ドライバトランジスタＱ₄のゲ
ート電極の側部のうち、ダミー素子３０側の側部からダ
ミー素子３０の側部のうち、ドライバトランジスタＱ₄
のゲート電極側の側部までの長さＬ₅の半分である。本
発明の一実施の形態は境界領域Ｅの長さを上記値とする
ことにより、ダミー素子を形成しながらも、ＳＲＡＭの
高集積化やチップサイズの縮小を可能としている。すな
わち、チップサイズが同じ場合はＳＲＡＭの高集積化を
図ることが可能となる。素子数が同じ場合はチップサイ
ズの縮小を図ることが可能となる。

【００７２】（効果２）本発明の一実施の形態によれ
ば、ワード線にｐｎ接合が形成されるのを防ぐことがで
きる。すなわち、図１２に示すように開口部１３４がワ
ード線３８を露出しないようにレジスト１３２がパター
ンニングされており、かつ図１８に示すように開口部１
４４がワード線３８を露出しないようにレジスト１４２
がパターンニングされている。このためワード線３８に
はｐ型の不純物が注入されない。また、図１０及び図１
６に示すように、ワード線３８にはｎ型の不純物が注入
されている。よって、ワード線３８にはｐｎ接合が形成
されない。ワード線３８にｐｎ接合が形成されると、ワ
ード線３８の導電性が悪くなるという問題が生じる。

【００７３】例えば、次に説明するようなレジストのパ
ターンニングをすると、ワード線３８にｐｎ接合が形成
される。図１６に示す工程において、レジスト１３８が
ワード線３８の一部を覆うようにパターンニングする。
これを図１９で示す。そして、図１８に示す工程におい
て、開口部１４４がワード線３８の一部を露出するよう
にレジスト１４２パターンニングする。これを図２０で
示す。このようなレジストのパターンニングをすると、
境界領域Ｅにおいてワード線３８には二カ所のｐｎ接合
が形成される。

【００７４】（効果３）図１７に示すように、本発明の
一実施の形態によれば、ダミー素子４６の長さの半分の
値Ｌは、レジスト１４２形成時のアライメントエラーの
値より大きくされている。ここで、ダミー素子４６の長
さの半分の値Ｌとは、ダミーゲート１２６の長さの半分
の値とサイドウォール絶縁膜１３６の長さの値とを加え
た値である。これにより、開口部１４４がソース領域６
４に位置するのを防ぐことができる。開口部１４４がソ
ース領域６４に位置すると次のような問題が生じる。

【００７５】図２１に示すように、開口部１４４がソー
ス領域６４に位置すると、ドライバトランジスタＱ₄の
ｎ型のソース領域６４にｐ型のイオンが注入される。こ
れにより、ドライバトランジスタＱ₄が正常に動作しな
い可能性が生じる。なお、ダミー素子４６について説明
したが、ダミー素子４４についても同様である。すなわ
ち、ダミー素子４４の長さの半分の値Ｌは、レジスト１
４２形成時のアライメントエラーの値より大きくされて
いる。

【００７６】なお、ダミー素子４６の長さの半分の値Ｌ
を、ダミーゲート１２６の長さの半分の値とすると、図
１１に示す低濃度領域形成時においても、開口部１３４
が低濃度領域６５に位置するのを防ぐことができる。

【図面の簡単な説明】

【図１】図３及び図４に示す半導体記憶装置をＡ−Ａ線
に沿って切断した断面図である。

【図２】図３及び図４に示す半導体記憶装置をＢ−Ｂ線
に沿って切断した断面図である。

【図３】本発明の一実施の形態に係る半導体記憶装置の
メモリセルアレイの素子形成層を示す平面図である。

【図４】本発明の一実施の形態に係る半導体記憶装置の
メモリセルアレイの配線層を示す平面図である。

【図５】本発明の一実施の形態に係る半導体記憶装置の
製造方法の第１工程を示すシリコン基板の断面図であ
る。

【図６】本発明の一実施の形態に係る半導体記憶装置の
製造方法の第１工程を示すシリコン基板の平面図であ
る。

【図７】本発明の一実施の形態に係る半導体記憶装置の
製造方法の第２工程を示すシリコン基板の断面図であ
る。

【図８】本発明の一実施の形態に係る半導体記憶装置の
製造方法の第２工程を示すシリコン基板の平面図であ
る。

【図９】本発明の一実施の形態に係る半導体記憶装置の
製造方法の第３工程を示すシリコン基板の断面図であ
る。

【図１０】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第３工程を示すシリコン基板の平面図であ
る。

【図１１】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第４工程を示すシリコン基板の断面図であ
る。

【図１２】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第４工程を示すシリコン基板の平面図であ
る。

【図１３】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第５工程を示すシリコン基板の断面図であ
る。

【図１４】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第５工程を示すシリコン基板の平面図であ
る。

【図１５】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第６工程を示すシリコン基板の断面図であ
る。

【図１６】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第６工程を示すシリコン基板の平面図であ
る。

【図１７】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第７工程を示すシリコン基板の断面図であ
る。

【図１８】本発明の一実施の形態に係る半導体記憶装置
の製造方法の第７工程を示すシリコン基板の平面図であ
る。

【図１９】ワード線にｐｎ接合が形成される場合の第１
工程を示すシリコン基板の平面図である。

【図２０】ワード線にｐｎ接合が形成される場合の第２
工程を示すシリコン基板の平面図である。

【図２１】開口部１４４がソース領域６４に位置する場
合を示すシリコン基板の断面図である。

【図２２】本発明の一実施の形態に係る半導体記憶装置
の等価回路図である。

【符号の説明】

１０ シリコン基板 １２ ウェル １４ ウェル １６ 第１の導電層 １８ 第２の導電層 ２０ 第１コンタクト層 ２２ 第１コンタクト層 ２４ 配線層 ２６ 第１コンタクト層 ２８ ダミー素子 ３０ ダミー素子 ３２ 第３の導電層 ３６ 第２の絶縁層 ３７ ローカルインターコネクト層 ３８ ワード線 ３９ ローカルインターコネクト層 ４１ ローカルインターコネクト層 ４２ 第１の接地線Ｖ_SS ４４ ダミー素子 ４６ ダミー素子 ４８ ローカルインターコネクト層 ５０ ローカルインターコネクト層 ５２ 第１の絶縁層 ５４ 電源線Ｖ_DD ５６ ビット線 ５８ ビット線 ６０ 第２の接地線Ｖ_SS ６２ 第３の絶縁層 ６４ ソース領域 ６５ 低濃度領域 ６６ ドレイン領域 ６８ ソース領域 ７０ ドレイン領域 ７１ 第２コンタクト層 ７２ ウェルコンタクト領域 ７３ 第２コンタクト層 ７４ ソース領域 ７５ 第２コンタクト層 ７６ ドレイン領域 ７７ コンタクトホール ７８ ソース領域 ７９ コンタクトホール ８０ ドレイン領域 ８１ コンタクトホール ８２ ウェルコンタクト領域 ８３ コンタクトホール ８４、８６、８８、９０ 活性領域 ９２、９４ ドレイン領域 ９５ 第３コンタクト層 ９６ ＬＯＣＯＳ酸化膜 ９８、１００ 第１コンタクト層 １０２、１０４、１０６ コンタクトホール １０８、１１０、１１２ スルーホール １１６、１１８ 第１コンタクト層 １２０、１２２ ゲート電極 １２４、１２６ ダミーゲート １２８ レジスト １３０ 開口部 １３２ レジスト １３４ 開口部 １３６ サイドウォール絶縁膜 １３８ レジスト １４０ 開口部 １４２ レジスト １４４ 開口部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板、ウェル、複
   数のメモリセル、第１のメモリセル領域、第２のメモリ
   セル領域、境界領域、ウェルコンタクト領域、第１のダ
   ミー素子、第２のダミー素子、第１のトランジスタ及び
   第２のトランジスタを備えた半導体記憶装置であって、 前記ウェルは、前記半導体基板中に形成されており、 前記第１及び前記第２のメモリセル領域は、前記主表面
   の一部であり、かつ前記ウェル上に位置し、 前記第１及び前記第２のメモリセル領域には、前記メモ
   リセルが形成されており、 前記境界領域は、前記主表面の一部であり、かつ前記ウ
   ェル上に位置し、かつ前記第１のメモリセル領域と前記
   第２のメモリセル領域との境界に位置し、 前記ウェルコンタクト領域は、前記境界領域の前記ウェ
   ル中に形成されており、 前記ウェルコンタクト領域には、前記ウェルの電圧を固
   定するための配線層が電気的に接続されており、 前記第１及び前記第２のダミー素子は、前記境界領域に
   形成され、かつ素子として機能せず、 前記第１のトランジスタは、前記メモリセルの構成要素
   であり、 前記第１のトランジスタは、前記第１のメモリセル領域
   に形成され、かつ前記第１のダミー素子の隣に位置し、 前記第２のトランジスタは、前記メモリセルの構成要素
   であり、 前記第２のトランジスタは、前記第２のメモリセル領域
   に形成され、かつ前記第２のダミー素子の隣に位置し、 前記境界領域の長さは、前記第１のトランジスタのゲー
   ト電極の側部のうち、前記第１のダミー素子側の側部か
   ら前記第１のダミー素子の側部のうち、前記第１のトラ
   ンジスタのゲート電極側の側部までの長さの半分＋前記
   第１のダミー素子の長さ＋前記第１のダミー素子の側部
   のうち、前記第２のダミー素子側の側部から前記第２の
   ダミー素子の側部のうち、前記第１のダミー素子側の側
   部までの長さ＋前記第２のダミー素子の長さ＋前記第２
   のトランジスタのゲート電極の側部のうち、前記第２の
   ダミー素子側の側部から前記第２のダミー素子の側部の
   うち、前記第２のトランジスタのゲート電極側の側部ま
   での長さの半分、である、半導体記憶装置。
2. 【請求項２】 請求項１において、 前記ウェルコンタクト領域は、前記第１及び前記第２の
   ダミー素子をマスクとして自己整合的に形成されてい
   る、半導体記憶装置。
3. 【請求項３】 請求項１又は２において、 前記ウェルコンタクト領域は第１の導電型であり、 前記半導体記憶装置は、さらに、 ワード線を備え、 前記ワード線は、前記第１のメモリセル領域から前記境
   界領域をとおり前記第２のメモリセル領域まで延びてお
   り、 前記ワード線は第２の導電型である、半導体記憶装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記メモリセルは、第１の負荷トランジスタ、第２の負
   荷トランジスタ、第１のドライバトランジスタ及び第２
   のドライバトランジスタを含み、 これらのトランジスタでフリップフロップが構成されて
   いる、半導体記憶装置。
5. 【請求項５】 請求項４において、 第１及び第２の導電層を備え、 前記第１及び前記第２の導電層は前記第１及び前記第２
   のメモリセル領域に形成され、 前記第１の導電層は前記第１の負荷トランジスタ及び前
   記第１のドライバトランジスタのゲート電極となり、 前記第２の導電層は前記第２の負荷トランジスタ及び前
   記第２のドライバトランジスタのゲート電極となり、 前記第１の導電層のパターンはｈ形状をし、 前記第２の導電層のパターンは７形状をしている、半導
   体記憶装置。
6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記半導体記憶装置はＳＲＡＭである、半導体記憶装
   置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１及び前記第２のダミー素子の長さは、前記メモ
   リセルのゲート電極の長さと同じである、半導体記憶装
   置。
8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記第１及び前記第２のダミー素子の長さの半分の値
   は、前記ウェルコンタクト領域形成の際に用いるマスク
   部材形成時のアライメントエラーの値より大きい、半導
   体記憶装置。
9. 【請求項９】 主表面を有する半導体基板、ウェル、複
   数のメモリセル、第１のメモリセル領域、第２のメモリ
   セル領域、境界領域、第１のソース領域、第２のソース
   領域、ウェルコンタクト領域、第１のダミー素子及び第
   ２のダミー素子を備えた半導体記憶装置であって、 前記ウェルは、前記半導体基板中に形成されており、 前記第１及び前記第２のメモリセル領域は、前記主表面
   の一部であり、かつ前記ウェル上に位置し、 前記第１及び前記第２のメモリセル領域には、前記メモ
   リセルが形成されており、 前記境界領域は、前記主表面の一部であり、かつ前記ウ
   ェル上に位置し、かつ前記第１のメモリセル領域と前記
   第２のメモリセル領域との境界に位置し、 前記第１のソース領域は、前記ウェル中に形成され、か
   つ前記境界領域と前記第１のメモリセル領域とにまたが
   っており、 前記第２のソース領域は、前記ウェル中に形成され、か
   つ前記境界領域と前記第２のメモリセル領域とにまたが
   っており、 前記ウェルコンタクト領域は、前記境界領域の前記ウェ
   ル中に形成されており、 前記ウェルコンタクト領域には、前記ウェルの電圧を固
   定するための配線層が電気的に接続されており、 前記第１及び前記第２のダミー素子は、前記境界領域に
   形成され、かつ素子として機能せず、 前記境界領域の長さは、前記第１のソース領域の長さの
   半分＋前記第１のダミー素子の長さ＋前記ウェルコンタ
   クト領域の長さ＋前記第２のダミー素子の長さ＋前記第
   ２のソース領域の長さの半分、である、半導体記憶装
   置。
10. 【請求項１０】 半導体基板と、 前記半導体基板中に設置されている第１導電型のウェル
    領域と、 前記ウェル領域上に設置された第１のメモリセル領域
    と、 前記ウェル領域上に設置された第２のメモリセル領域
    と、 前記ウェル領域上であって、かつ前記第１のメモリセル
    領域と前記第２のメモリセル領域との間に設置された境
    界領域と、 を有する半導体記憶装置であって、 前記境界領域には、 前記ウェル領域上に設置された第１及び第２のダミー配
    線と、 前記第１のメモリセル領域と前記境界領域とで共有さ
    れ、かつ前記第１のダミー配線に隣接して設置された第
    ２導電型の第１の不純物領域と、 前記第１のダミー配線と前記第２のダミー配線との間に
    ある第１導電型のウェルコンタクト領域と、 前記第２のメモリセル領域と前記境界領域とで共有さ
    れ、かつ前記第２のダミー配線に隣接して設置された第
    ２導電型の第２の不純物領域と、 が形成されている半導体記憶装置。
11. 【請求項１１】 主表面を有する半導体基板、ウェル、
    複数のメモリセル、第１のメモリセル領域、第２のメモ
    リセル領域、境界領域、ウェルコンタクト領域、第１の
    ダミー素子及び第２のダミー素子を備えた半導体記憶装
    置であって、 前記ウェルは前記半導体基板中に形成され、 前記第１及び前記第２のメモリセル領域は、前記主表面
    の一部であり、かつ前記ウェル上に位置し、 前記第１及び前記第２のメモリセル領域には、前記メモ
    リセルが形成されており、 前記境界領域は、前記主表面の一部であり、かつ前記ウ
    ェル上に位置し、かつ前記第１のメモリセル領域と前記
    第２のメモリセル領域との境界に位置しており、 前記第１及び前記第２のダミー素子は、前記境界領域に
    形成され、かつ素子として機能せず、 前記ウェルコンタクト領域は、前記境界領域の前記ウェ
    ル中に形成され、かつ前記第１及び前記第２のダミー素
    子をマスクとして自己整合的に形成されており、 前記ウェルコンタクト領域には、前記ウェルの電圧を固
    定するための配線層が電気的に接続されている、半導体
    記憶装置。
12. 【請求項１２】 半導体基板の主表面に、第１のメモリ
    セル領域と、第２のメモリセル領域と、前記第１のメモ
    リセル領域と前記第２のメモリセル領域との間にある境
    界領域と、を有する半導体記憶装置の製造方法であっ
    て、 前記第１のメモリセル領域、前記第２のメモリセル領域
    及び前記境界領域下の前記半導体基板中にウェルを形成
    する工程と、 前記第１及び前記第２のメモリセル領域にゲート電極を
    形成する工程と、 前記境界領域に第１及び第２のダミー素子のダミーゲー
    トを形成する工程と、 前記境界領域を覆い、かつ前記第１及び前記第２のメモ
    リセル領域を露出させる第１のマスク部材を形成する工
    程と、 前記第１のマスク部材をマスクとして、前記ウェル中に
    第２の導電型のイオン注入をすることにより、前記第１
    のダミー素子の第１の不純物領域及び前記第２のダミー
    素子の第２の不純物領域を形成する工程と、 を備え、 前記第１の不純物領域は、前記境界領域と前記第１のメ
    モリセル領域とにまたがっており、 前記第２の不純物領域は、前記境界領域と前記第２のメ
    モリセル領域とにまたがっており、 半導体記憶装置の製造方法は、さらに、 前記第１及び前記第２のメモリセル領域を覆い、かつ前
    記境界領域に開口部を有する第２のマスク部材を形成す
    る工程と、 前記第２のマスク部材、前記第１のダミー素子及び前記
    第２のダミー素子をマスクとして、前記ウェル中に第１
    の導電型のイオン注入をすることにより、前記第１のダ
    ミー素子と前記第２のダミー素子との間にウェルコンタ
    クト領域を形成する工程と、 を備えた半導体記憶装置の製造方法。
13. 【請求項１３】 請求項１２において、 前記開口部の側面が前記第１及び前記第２のダミー素子
    上に位置するように、前記第２のマスク部材形成時の位
    置合わせがされており、 前記第１及び前記第２のダミー素子の長さの半分の値
    は、前記第２のマスク部材形成時のアライメントエラー
    の値より大きい、半導体記憶装置の製造方法。
14. 【請求項１４】 請求項１２又は１３において、 前記第１のメモリセル領域から前記境界領域をとおり前
    記第２のメモリセル領域まで延びるようにワード線を形
    成する工程と、 前記第２のマスク部材の形成工程は、前記第２のマスク
    部材の前記開口部を介して前記ワード線が露出しないよ
    うにされている、半導体記憶装置の製造方法。