JP4633126B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に複数のメモリセルを含む繰り返し単位が反復して繰り返し配置され、繰り返し単位の各メモリセルを構成するＭＯＳトランジスタが形成されているウェルに固定電位を与えるためのウェルタップを有する半導体装置に関する。

図１１（Ａ）に、特開平８−１８１２２５号公報に開示されたスタティックランダムアクセスメモリセル（ＳＲＡＭセル）の平面図を示す。図１１（Ｂ）に、図１１（Ａ）の一点鎖線Ｂ１１−Ｂ１１における断面図を示す。

素子分離絶縁膜５０５によって活性領域５００及び５０１が画定されている。活性領域５００はｐ型ウェル５０２内に配置され、活性領域５０１はｎ型ウェル５０３内に配置されている。図１１（Ａ）に示すように、活性領域５００は、図の横方向に長い第１の部分５００ａ及び第１の部分５００ａの両端からそれぞれ図の下方向に延びる第２の部分５００ｂと第３の部分５００ｃとを有する。

活性領域５０１は、図の横方向に長い形状を有する。２本のゲート電極５０６及び５０７の各々が図の縦方向に延び、活性領域５００の第１の部分５００ａ及び活性領域５０１と交差している。活性領域５００とゲート電極５０６との交差箇所にプルダウンＭＯＳトランジスタＴｒ１が形成され、活性領域５００とゲート電極５０７との交差箇所にプルダウンＭＯＳトランジスタＴｒ２が形成される。活性領域５０１とゲート電極５０６との交差箇所にプルアップＭＯＳトランジスタＴｒ５が形成され、活性領域５０１とゲート電極５０７との交差箇所にプルアップＭＯＳトランジスタＴｒ６が形成される。

ワード線５０８が図の横方向に延び、活性領域５００の第２の部分５００ｂ及び第３の部分５００ｃと交差している。第２の部分５００ｂとワード線５０８との交差箇所に転送ＭＯＳトランジスタＴｒ３が形成され、第３の部分５００ｃとワード線５０８との交差箇所に転送ＭＯＳトランジスタＴｒ４が形成される。

活性領域５０１のうち、２本のゲート電極５０６及び５０７の間に、プルアップＭＯＳトランジスタＴｒ５及びＴｒ６のｐ型ソース領域５１０が配置される。活性領域５００のうち、２本のゲート電極５０６および５０７の間に、プルダウンＭＯＳトランジスタＴｒ１及びＴｒ２のｎ型ソース領域５１１が配置される。

２本のゲート電極５０６と５０７との間の活性領域５０１の一部にｎ⁺型のウェルコンタクト領域５１２が形成されている。２本のゲート電極５０６と５０７との間の活性領域５００の一部にｐ⁺型のウェルコンタクト領域５１３が形成されている。ｎ⁺型ウェルコンタクト領域５１２は、ｐ型ソース領域５１０に接触（バッティングコンタクト）し、ｐ⁺型ウェルコンタクト領域５１３は、ｎ型ソース領域５１１に接触（バッティングコンタクト）している。

ｎ⁺型ウェルコンタクト領域５１２を介してｎ型ウェル５０３に電源電圧Ｖｃｃが供給される。ｐ⁺型ウェルコンタクト領域５１３を介してｐ型ウェル５０２にグランド電圧Ｖｓｓが供給される。

プルダウンＭＯＳトランジスタＴｒ１及びＴｒ２が正常動作するためには、ｎ⁺型ウェルコンタクト領域５１２に注入されるｎ型不純物が、ゲート電極５０６及び５０７の近傍に注入されないようにしなければならない。ｎ⁺型ウェルコンタクト領域５１２への不純物の注入は、ｎ⁺型ウェルコンタクト領域５１２に対応する開口を有するレジストパターンをマスクとしてイオン注入することにより行われる。

このレジストパターン形成時の位置合わせ余裕を確保するために、ｎ⁺型ウェルコンタクト領域５１２を、その両側のゲート電極５０６及び５０７から所定距離だけ離す必要がある。同様に、ｐ⁺型ウェルコンタクト領域５１３も、その両側のゲート電極５０６及び５０７から所定距離だけ離す必要がある。

例えば、ゲート長が０．１３μｍの世代では、ゲート電極５０６とゲート電極５０７との間の距離が０．７μｍになる。このとき、１つのメモリセルの横幅が約１．５５μｍになる。これに対し、ウェルコンタクト領域５１２及び５１３が配置されない場合には、ゲート電極５０６と５０７との間の距離を０．３５μｍまで狭くすることができる。このとき、１つのメモリセルの横幅が１．２μｍになる。ウェルコンタクト領域５１２及び５１３をゲート電極間に配置することによって、メモリセルの面積が約２９％増加してしまう。

図１２に、メモリセルの面積を小さくすることが可能な従来のＳＲＡＭの平面図を示す。４つのメモリセル６００ａ〜６００ｄが、図の横方向に並んで配置され、１つのメモリセルアレイ６００を構成している。複数のメモリセルアレイ６００が、図の縦方向及び横方向に反復して配置され、横方向に隣り合う２つのメモリセルアレイの間につなぎ部６０５が確保されている。

メモリセル６００ａ〜６００ｄの各々は、２個のプルダウンＭＯＳトランジスタＴｒ１、Ｔｒ２、２個のプルアップＭＯＳトランジスタＴｒ５、Ｔｒ６、及び２個の転送ＭＯＳトランジスタＴｒ３、Ｔｒ４を含んで構成される。メモリセル６００ａ〜６００ｄの内部には、ウェルコンタクト領域が配置されていない。

ｐ型ウェル６０１及びｎ型ウェル６０２が、図の横方向に延在している。メモリセル内のｎチャネルＭＯＳトランジスタがｐ型ウェル６０１内に形成され、ｐチャネルＭＯＳトランジスタがｎ型ウェル６０２内に形成されている。ワード線６０６が図の横方向に延在し、転送ＭＯＳトランジスタＴｒ３及びＴｒ４のゲート電極を兼ねる。

つなぎ部６０５のｐ型ウェル６０１及びｎ型ウェル６０２内に、それぞれｐ型ウェルタップ領域６１０及びｎ型ウェルタップ領域６１１が配置されている。つなぎ部６０５内に、ワード線６０６と、その上層の主ワード線とを接続するためのビアホール６１４が配置されている。

図１３に、図１２の一点鎖線Ａ１３−Ａ１３における断面図を示す。ｐ型ウェルタップ領域６１０は、層間絶縁膜６２０に形成されたビアホール６１２内を経由して中間導電層６２３に接続されている。中間導電層６２３は、さらに上層のグランド電圧線に接続されている。

ｎ型ウェルタップ領域６１１は、層間絶縁膜６２０に形成されたビアホール６１３内を経由して中間導電層６２２に接続されている。中間導電層６２２は、上層の電源電圧線に接続されている。ワード線６０６は、層間絶縁膜６２０に形成されたビアホール６１４内を経由して、中間導電層６２１に接続されている。中間導電層６２１は、上層の主ワード線６２１に接続されている。通常、主ワード線は金属で形成されており、多結晶シリコンで形成されたワード線６０６の実効的な電気抵抗を低減させる。

図１２及び図１３に示した従来のＳＲＡＭでは、メモリセルの各々の内部にはウェルタップ領域が配置されておらず、４個のメモリセル毎に１つ配置されたつなぎ部６０５内にウェルタップ領域が配置されている。このため、メモリセル１つあたりの占有面積を小さくすることができる。

図１４に、図１２に示した従来のＳＲＡＭのつなぎ部６０５を拡大した平面図を示す。ｎ型ウェルタップ領域６１１の図の右側及び左側に、それぞれメモリセルアレイ内の端のメモリセルのプルアップＭＯＳトランジスタＴｒ５のソース領域６３０、及び反対側のメモリセルアレイの端のメモリセルのプルアップＭＯＳトランジスタＴｒ６のソース領域６３１が配置されている。

ｎ型ウェルタップ領域６１１の上層に、中間導電層６２２が配置されている。ドレイン領域６３０及び６３１の上層にも、それぞれ中間導電層６３２及び６３３が配置されている。相互に隣り合う中間導電層６２２と６３２との間隔Ｄ、及び中間導電層６２２と６３３との間隔Ｄは、その配線層のパターニングの最小寸法に設定されている。

つなぎ部６０５の幅は、最小寸法に設定されている間隔Ｄによって制約を受ける。より具体的には、つなぎ部６０５の一方の側のメモリセルアレイのプルアップＭＯＳトランジスタＴｒ５のソース領域６３０と、他方の側のメモリセルアレイのプルアップＭＯＳトランジスタＴｒ６のソース領域６３１とを、少なくとも最小寸法の２倍以上離さなければならない。

ゲート長が０．１３μｍの世代では、メモリセルの横幅が約１．２μｍになり、つなぎ部の幅が約１μｍになる。メモリセル４個毎に１個のつなぎ部を配置する場合、つなぎ部を考慮すると、１個のメモリセルの実質的な横幅は、１．４５μｍになる。

本発明の目的は、メモリセルのように実質的に同一の複数の回路が反復して配置されている半導体装置の集積度を高めることである。

本発明の一観点によると、
半導体基板に、第１の方向及び該第１の方向に交差する第２の方向に反復して配置された複数の繰り返し単位であって、該繰り返し単位の各々が複数のメモリセルを含み、該メモリセルの各々が、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を含む少なくとも１つの第１導電チャネルＭＯＳトランジスタを含む前記繰り返し単位と、
前記第１の方向に並んだ前記複数の繰り返し単位の境界に設けられた第２導電型のウェルタップ領域と、
前記半導体基板に、前記第１の方向に並んだ前記複数の繰り返し単位にまたがって設けられ、前記繰り返し単位内に前記第１導電チャネルＭＯＳトランジスタが設けられた第２導電型ウェル領域と、
前記境界に接するメモリセルに含まれ、前記第２導電型のウェルタップ領域に隣接して設けられた前記第１導電チャネルＭＯＳトランジスタのソース領域から、前記第２導電型のウェルタップ領域まで広がる領域を覆う第１の金属シリサイド層と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１の金属シリサイド層に接続された第１の層間接続部材であって、前記第１の金属シリサイド層を介して、前記第２導電型のウェルタップ領域に隣接して設けられた前記第１導電型ＭＯＳトランジスタのソース領域と、前記第２導電型のウェルタップ領域との双方に電気的に接続された第１の層間接続部材と
を有し、
前記複数の繰り返し単位は、それぞれ前記境界に接しないメモリセルを少なくとも１つ有することを特徴とする半導体装置が提供される。

第２導電型のウェルタップ領域に固定電圧を印加するための第１の層間接続部材が、それに隣接するＭＯＳトランジスタのソース領域に固定電圧を印加するための層間接続部材と共有される。第２導電型のウェルタップ領域専用の層間接続部材を配置する必要がないため、集積度の向上を図ることができる。

図１に、本発明の実施例によるＳＲＡＭの等価回路図を示す。複数のメモリセル１０の各々が、ｐチャネルのプルアップＭＯＳトランジスタＱＰ１、ＱＰ２、ｎチャネルのプルダウンＭＯＳトランジスタＱＮ１、ＱＮ２、及びｎチャネルの転送ＭＯＳトランジスタＱＮ３、ＱＮ４を含んで構成される。

プルアップＭＯＳトランジスタＱＰ１とプルダウンＭＯＳトランジスタＱＮ１とのドレイン端子同士が接続され、インバータを構成している。同様に、プルアップＭＯＳトランジスタＱＰ２とプルダウンＭＯＳトランジスタＱＮ２とのドレイン端子同士が接続され、もう一つのインバータを構成している。一方のインバータの出力が他方のインバータに入力される。プルアップＭＯＳトランジスタＱＰ１及びＱＰ２のソース端子に、電源電圧Ｖｄｄが印加されている。プルダウンＭＯＳトランジスタＱＮ１及びＱＮ２のソース端子に、グランド電圧Ｖｓｓが印加されている。

複数のメモリセル１０が、行方向及び列方向に反復して配置されている。行方向に並んだ４個のメモリセルが、１個のメモリセルアレイ（繰り返し単位）を構成する。

メモリセル１０の各行に対応して、ワード線１６が配置されている。メモリセル１０の各列に対応して、ビット線２１ａ及び反転ビット線２１ｂが配置されている。ビット線２１ａ及び反転ビット線２１ｂは、センスアンプ２８に接続されている。

メモリセル１０の各々の転送ＭＯＳトランジスタＱＮ３が、ＭＯＳトランジスタＱＰ１とＱＮ１とで構成されたインバータの出力点（ＭＯＳトランジスタのドレイン）と、対応するビット線２１ａとを接続する。転送ＭＯＳトランジスタＱＮ４が、ＭＯＳトランジスタＱＰ２とＱＮ２とで構成されたインバータの出力点と、対応する反転ビット線２１ｂとを接続する。転送ＭＯＳトランジスタＱＮ３及びＱＮ４のゲート電極が、対応するワード線１６に接続されている。

ワード線１６と平行に、主ワード線１７が配置されている。ワード線１６と主ワード線１７とを相互に接続する接続部材１５が、メモリセルアレイ毎に１個配置されている。

メモリセル１０の各行に対応して、ｐ型ウェル２５及びｎ型ウェル２６が配置されている。ｎチャネルのＭＯＳトランジスタＱＮ１〜ＱＮ４が、ｐ型ウェル２５内に配置され、ｐチャネルのＭＯＳトランジスタＱＰ１及びＱＰ２が、ｎ型ウェル２６内に配置されている。ｐ型ウェル２５が電源電圧Ｖｄｄの配線に接続され、ｎ型ウェル２６がグランド電圧Ｖｓｓの配線に接続されている。この接続箇所は、１つのメモリセルアレイに対して１箇所配置されている。

図２に、実施例によるＳＲＡＭの平面図を示す。図の行方向に並んだ４個のメモリセル１０ａ〜１０ｄにより、１個のメモリセルアレイ（繰り返し単位）１０が構成されている。メモリセルアレイ１０の内側の２つのメモリセル１０ｂと１０ｃとは同一の構成である。両端のメモリセル１０ａ及び１０ｄは、内側のメモリセル１０ｂ及び１０ｃの構成とやや異なる。各メモリセルの構成については、後に図３〜図７を参照して詳しく説明する。

複数のメモリセルアレイ１０が、行方向及び列方向に反復して配置されている。メモリセル１０ａ〜１０ｄの各々の内部に、ｐチャネルのプルアップＭＯＳトランジスタＱＰ１、ＱＰ２、ｎチャネルのプルダウンＭＯＳトランジスタＱＮ１、ＱＮ２、及びｎチャネルの転送ＭＯＳトランジスタＱＮ３、ＱＮ４が配置されている。

メモリセルアレイ１０の各行に対応してｐ型ウェル２５及びｎ型ウェル２６が配置されている。ｐ型ウェル２５及びｎ型ウェル２６の各々は行方向に延在し、行方向に並んだ複数のメモリセルアレイ１０にまたがって配置されている。なお、１個のｐ型ウェル２５は、隣接した２つの行のメモリセルアレイにまたがり、１個のｎ型ウェル２６も、隣接した２つの行のメモリセルアレイにまたがっている。行方向に延びるワード線１６が、転送ＭＯＳトランジスタＱＮ３及びＱＮ４のゲート電極を兼ねている。

以下、図３〜図７を参照して、図２に示したＳＲＡＭの詳細な構成について説明する。

図３は、活性領域のパターンを示す。シリコン基板の表層部に図３の行方向（横方向）に長いｐ型ウェル２５及びｎ型ウェル２６が配置されている。

ｐ型ウェル２５内に、活性領域３０ａ〜３０ｄが行方向に左から右に順番に並んで配置され、４個の活性領域３０ａ〜３０ｄが一つの繰り返し単位を構成する。この繰り返し単位が、行方向に反復して配置されている。図３では、左端に活性領域３０ｄが現れている。

活性領域３０ｂは、図の縦方向（列方向）に長い長方形の外周に沿った枠部分３０ｂａと、枠部分３０ｂａの上辺及び下辺の各々から中心に向かって突出した突出部３０ｂｂとを有する。活性領域３０ｃ及び３０ｄは、活性領域３０ｂと同一の形状を有する。

活性領域３０ａは、図の縦方向に長い長方形の外周に沿った枠部分３０ａａと、枠部分３０ａａの上辺及び下辺の各々から中心に向かって突出した突出部３０ａｂとを有する。枠部分３０ａａの上辺及び下辺は、メモリセル３０ｂの枠部分３０ｂａの上辺及び下辺よりもやや長い。例えば、活性領域３０ｂと３０ｃとの中心間の横方向の距離は１．２μｍであり、活性領域３０ａと３０ｂとの中心間の横方向の距離は１．４μｍである。

活性領域３０ａの突出部３０ａｂに、ｐ型不純物が注入されたｐ型ウェルタップ領域３５が配置されている。

ｎ型ウェル２６内に、活性領域３１ａ〜３１ｄが配置されている。活性領域３１ａ〜３１ｄは、それぞれ横方向に関して活性領域３０ａ〜３０ｄと同じ位置に配置されている。

活性領域３１ｂは、正方形の上辺と下辺に沿って配置された２本の横方向部分３１ｂａ、２本の横方向部分３１ｂａの中心点同士を接続する縦方向部分３１ｂｂ、及び横方向部分３１ｂａの各々の両端から他方の横方向部分の対応する端部に向かって延びた突出部３１ｂｃを有する。活性領域３１ｃ及び３１ｄは、活性領域３１ｂと同一の形状を有する。

活性領域３１ａは、図の横方向に長い長方形の上辺及び下辺に沿った２本の横方向部分３１ａａ、２本の横方向部分３１ａａの中心点同士を接続する縦方向部分３１ａｂ、及び横方向部分３１ａａの各々の両端から他方の横方向部分の対応する端部に向かって延びた突出部３１ａｃを有する。

縦方向部分３１ａｂの中央に、ｎ型不純物が注入されたｎ型ウェルタップ領域３６が配置されている。

活性領域３０ｂの右下の１／４の部分、活性領域３０ｃの左下の１／４の部分、活性領域３１ｂの右上の１／４の部分、及び活性領域３１ｃの左上の１／４の部分が、メモリセル１０ｂに対応する。活性領域３０ａの右下の１／４の部分、活性領域３０ｂの左下の１／４の部分、活性領域３１ａの右上の１／４の部分、及び活性領域３１ｂの左上の１／４の部分が、メモリセルアレイの左端のメモリセル１０ａに対応する。

図４に、シリコン基板上に形成された多結晶シリコン層のパターン、及び上層配線と接続するためのビアホールの位置を示す。

活性領域３０ｂの枠部分３０ｂａの横方向に延びた辺、及びそれに縦方向に隣り合う活性領域３１ｂの横方向部分３１ｂａに、２本のゲート電極４０及び４１が交差する。活性領域３０ｃ、３１ｃ、及び活性領域３０ｄ、３１ｄについても同様の構成である。

活性領域３０ａの枠部分３０ａａの横方向に延びた辺、及びそれに縦方向に隣り合う活性領域３１ａの横方向部分３１ａａに、２本のゲート電極４０及び４１が交差する。

ゲート電極４０と活性領域３０ｂとの交差箇所、及びゲート電極４０と活性領域３０ａとの交差箇所にプルダウンＭＯＳトランジスタＱＮ１が配置される。ゲート電極４１と活性領域３０ｂとの交差箇所、及びゲート電極４１と活性領域３０ａとの交差箇所にプルダウンＭＯＳトランジスタＱＮ２が配置される。ゲート電極４０と活性領域３１ｂとの交差箇所、及びゲート電極４０と活性領域３１ａとの交差箇所にプルアップＭＯＳトランジスタＱＰ１が配置される。ゲート電極４１と活性領域３１ｂとの交差箇所、及びゲート電極４１と活性領域３１ａとの交差箇所にプルアップＭＯＳトランジスタＱＰ２が配置される。

図の横方向に延びるワード線１６が、活性領域３０ａ及び３０ｂの枠部分３０ａａ及び３０ｂａの縦方向の辺と交差する。１つの活性領域３０ａ及び３０ｂに対して、２本のワード線１６が交差する。ワード線１６と活性領域３０ａとの交差箇所、及びワード線１６と活性領域３０ｂとの交差箇所に、転送ＭＯＳトランジスタＱＮ３及びＱＮ４が配置される。

ゲート電極４０と４１との間の活性領域内に、ＭＯＳトランジスタのソース領域Ｓが配置される。ゲート電極に関してソース領域と反対側にドレイン領域Ｄが配置される。２本のワード線１６の間の活性領域内に、転送ＭＯＳトランジスタのソース領域Ｓが配置される。

活性領域３０ａの枠部分３０ａａに囲まれた領域内のワード線１６と重なる部分に、ワードコンタクトホールＨＷが配置されている。ワードコンタクトホールＨＷは、図３に示したメモリセル１０ａ内に配置されている。活性領域３０ａのうち、ゲート電極４０と４１との間のソース領域Ｓ内に、ビアホールＨ１が配置されている。ビアホールＨ１は、図の横方向に関して、ワードコンタクトホールＨＷと異なる位置に配置され、図３に示したメモリセル１０ｄ内に配置されている。すなわち、ビアホールＨ１とワードコンタクトホールＨＷとは、相互に隣り合うメモリセル内に配置されている。

活性領域３１ａのうち、ゲート電極４０と４１との間のソース領域Ｓ内に、ビアホールＨ２が配置されている。ビアホールＨ２は、図の横方向に関してビアホールＨ１とほぼ同じ位置に配置されている。他のソース領域、ドレイン領域、及びゲート電極に対応してビアホールが配置されている。

図５は、第１層目配線のパターンを示すと共に、図４に示したビアホールを再度示す。ワードコンタクトホールＨＷに対応して、中間導電層４５が配置されている。活性領域３０ａ及び３１ａが配置された列において、配線４６が、同一の活性領域３０ａ内の２つのビアホールＨ１同士（図の縦方向に隣り合う２つのメモリセルのｎチャネルＭＯＳトランジスタＱＮ１のソース領域同士）を接続する。配線４７が、同一の活性領域３１ａ内の２つのビアホールＨ２同士（図の縦方向に隣り合う２つのメモリセルのｐチャネルＭＯＳトランジスタＱＰ１のソース領域同士）を接続する。活性領域３１ａにおいては、その縦方向部分３１ａｂの中央にｎ型ウェルタップ領域３６が配置されているため、図においてｎ型ウェルタップ領域３６の上側のソース領域Ｓと下側のソース領域Ｓとが、シリコン基板の表層部で連続していない。配線４７は、この２つのドレイン領域Ｄを相互に接続している。

配線４８が、１つのメモリセル内のプルアップＭＯＳトランジスタＱＰ１のドレイン領域ＤとプルダウンＭＯＳトランジスタＱＮ１のドレイン領域Ｄとを接続する。配線４９が、プルアップＭＯＳトランジスタＱＰ２のドレイン領域ＤとプルダウンＭＯＳトランジスタＱＮ２のドレイン領域Ｄとを接続する。

活性領域３０ｂ〜３０ｄ、及び活性領域３１ｂ〜３１ｄが配置された列においても、配線４６Ａが、ｎチャネルＭＯＳトランジスタのソース領域同士を接続する。配線４８Ａが、プルアップＭＯＳトランジスタＱＰ１のドレイン領域ＤとプルダウンＭＯＳトランジスタＱＮ１のドレイン領域Ｄとを接続する。配線４９Ａが、プルアップＭＯＳトランジスタＱＰ２のドレイン領域ＤとプルダウンＭＯＳトランジスタＱＮ２のドレイン領域Ｄとを接続する。

配線４９及び配線４９Ａは、図４に示したゲート電極４０に接続されている。この接続は、図１に示したＭＯＳトランジスタＱＰ２及びＱＮ２で構成されたインバータの出力点と、ＭＯＳトランジスタＱＰ１及びＱＮ１で構成されたインバータの入力点との接続に相当する。

活性領域３０ｂ〜３０ｄ、及び活性領域３１ｂ〜３１ｄが配置された列には、ｎ型ウェルタップ領域３６が配置されていないため、配線４７に対応する配線は配置されていない。その代わりに、活性領域３１ａ内に配置された４つのｐチャネルＭＯＳトランジスタに共通のソース領域Ｓに接続された中間導電層５０が配置されている。なお、活性領域３０ｂ〜３０ｄ、及び活性領域３１ｂ〜３１ｄが配置された列には、ワードコンタクトホールＨＷが配置されていないため、中間導電層４５に対応する導電層は配置されていない。

その他に、図４に示したゲート電極４１に接続された中間導電層５１が設けられている。

図６は、第２層目配線のパターン、及び図５に示した第１層目配線に接続するためのビアホールを示す。図４に示したワード線１６に対応して、主ワード線１７が配置されている。主ワード線１７は、活性領域３０ａの枠部分３０ａａに囲まれた領域内に配置されたワードコンタクトホールＨＷ１内を経由して、図５に示した中間導電層４５に接続されている。すなわち、主ワード線１７は、中間導電層４５を介して、対応するワード線１６に接続されている。

メモリセル毎に１つの配線５５が配置されている。配線５５は、図２に示したメモリセル１０ａにおいては、図５に示した配線４８と中間導電層５１とを接続し、図２に示したメモリセル１０ｂ〜１０ｄにおいては、図５に示した配線４８Ａと中間導電層５１とを接続する。

活性領域３１ａ〜３１ｄが配列した行に対応して、電源電圧線５８が配置されている。電源電圧線５８は、図５に示した対応する行の中間導電層５０及び配線４７に接続されている。これにより、図４に示した活性領域３１ａ〜３１ｄ内のソース領域Ｓに電源電圧Ｖｄｄが印加される。また、後述するように、活性領域３１ａ内のソース領域Ｓは、その表面に形成された金属シリサイド膜を経由してｎ型ウェルタップ領域３６に電気的に接続されている。このため、ｎ型ウェルタップ領域３６にも電源電圧Ｖｄｄが印加される。これにより、図３に示したｎ型ウェル２６の電位が固定される。

中間導電層６０及び６０Ａが、それぞれ図５に示した配線４６及び４６Ａに接続されている。中間導電層６１が、図４に示した活性領域３０ａ〜３０ｄのうち、２本のワード線１６の間の領域に配置されたソース領域Ｓに接続されている。

図７は、第３層目配線のパターン、及び下層の配線と接続するためのビアホールを示す。ビット線２１ａが、活性領域３０ａ〜３０ｄの各々の図の左側の辺に沿って縦方向に延びる。反転ビット線２１ｂが、活性領域３０ａ〜３０ｄの各々の図の右側の辺に沿って縦方向に延びる。グランド電圧線６５が、活性領域３０ａ〜３０ｄの各々の横方向の辺と交差するように縦方向に延びる。

グランド電圧線６５は、中間導電層６０及び６０Ａに接続されている。グランド電圧Ｖｓｓが、中間導電層６０、６０Ａ、及び図５に示した配線４６、４６Ａを介して、図４に示した活性領域３０ａ〜３０ｄ内の、ゲート電極４０と４１との間のソース領域Ｓに印加される。活性領域３０ａ内のソース領域Ｓの上面及びｐ型ウェルタップ領域３５の上面に、金属シリサイド膜が形成されており、両者が電気的に接続されている。この金属シリサイド膜を通して、ｐ型ウェルタップ領域３５にグランド電圧Ｖｓｓが印加される。これにより、図３に示したｐ型ウェル２５がグランド電圧Ｖｓｓに固定される。

次に、図８及び図９を参照して、上記実施例によるＳＲＡＭの製造方法について説明する。図８（Ａ）〜（Ｃ）、図９（Ａ）及び（Ｂ）は、図３の一点鎖線Ａ８−Ａ８における断面に相当する。

図８（Ａ）に示すように、ｐ型シリコン基板７０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜７１を形成する。素子分離絶縁膜７１は、深さ３００ｎｍの溝の形成、化学気相成長（ＣＶＤ）による厚さ５００ｎｍの酸化シリコン膜の形成、及び化学機械研磨（ＣＭＰ）の工程を経て形成される。素子分離絶縁膜７１で囲まれた活性領域３１ａが画定される。

ｎ型ウェル２６を形成する領域に開口を有するレジストパターンをマスクとして、リン（Ｐ）イオンを、加速エネルギ６００ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件で注入する。これにより、ｎ型ウェル２６が形成される。同様に、加速エネルギ３００ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件でボロン（Ｂ）イオンを注入することにより、図２に示したｐ型ウェル２５を形成する。

図８（Ｂ）の状態に至るまでの工程を説明する。シリコン基板７０の活性領域の表面を熱酸化し、厚さ４ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜及び素子分離絶縁膜７１の上に、ＣＶＤにより厚さ１８０ｎｍの多結晶シリコン膜を形成する。多結晶シリコン膜と酸化シリコン膜とをパターニングし、酸化シリコンからなるゲート絶縁膜７２及び多結晶シリコンからなるゲート電極４０を残す。この工程で、図４に示した他のゲート電極４１及びワード線１６も形成される。

ｐチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０¹⁴ｃｍ^-2の条件でボロンイオン（Ｂ⁺）を注入する。このイオン注入により、低濃度ドレイン（ＬＤＤ）構造の低濃度領域７４が形成される。ｎチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ５ｋｅＶ、ドーズ量８×１０¹⁴ｃｍ^-2の条件で砒素イオン（Ａｓ⁺）を注入する。

図８（Ｃ）に示すように、ゲート電極４０の側面上に、酸化シリコンからなるサイドウォールスペーサ７６を形成する。サイドウォールスペーサ７６は、ＣＶＤにより厚さ１００ｎｍの酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。

ｐチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件でボロンイオン（Ｂ⁺）を注入する。このイオン注入により、ソース及びドレイン領域７８が形成される。同時に、図４に示したｐ型ウェルタップ領域３５にもボロンイオンを注入する。ここまでの工程で、ｐチャネルＭＯＳトランジスタＱＰ１が形成される。

ｎチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ１５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件でリンイオン（Ｐ⁺）を注入する。このイオン注入により、ｎチャネルＭＯＳトランジスタのソース及びドレイン領域が形成される。同時に、ｎ型ウェルタップ領域３６にもリンイオンを注入する。１０００℃で１０秒間のアニールを行い、注入した不純物イオンを活性化させる。

基板上に、厚さ１０ｎｍのコバルト（Ｃｏ）膜を堆積させ、熱処理を行うことにより、ゲート電極４０の上面の上にコバルトシリサイド（ＣｏＳｉ）膜８０を形成し、ソース及びドレイン領域７８及びｎ型ウェルタップ領域３６の表面上にＣｏＳｉ膜８１を形成する。未反応のＣｏ膜は、熱処理後に除去される。

図９（Ｄ）に示すように、ＣＶＤにより酸化シリコンからなる厚さ１０００ｎｍの層間絶縁膜８３を形成する。ＣＭＰにより層間絶縁膜８３の表面を平坦化する。層間絶縁膜８３に、ビアホールＨ２を形成する。同時に、図４に示したすべてのビアホールが形成される。

次に、厚さ１０ｎｍのチタン（Ｔｉ）層、厚さ２０ｎｍの窒化チタン（ＴｉＮ）層、厚さ３００ｎｍのタングステン（Ｗ）層を堆積させる。層間絶縁膜８３の表面が露出するまでＣＭＰを行い、ビアホールＨ２内に導電性の層間接続部材８４を残す。

図９（Ｅ）に示すように、層間絶縁膜８３の上に、シングルダマシン法により、第１層目の配線を形成する。以下、シングルダマシン法による配線の形成方法を簡単に説明する。

ＣＶＤにより酸化シリコンからなる厚さ５００ｎｍの配線層絶縁膜９０を形成する。配線層絶縁膜９０に、図５に示した第１層目配線に対応する配線溝を形成する。厚さ２０ｎｍのタンタル（Ｔａ）層と厚さ１０００ｎｍの銅（Ｃｕ）層とを形成してＣＭＰを行うことにより、配線溝内に第１層目配線を残す。図５に示した第１層目配線４７、４８等及び第１層目の中間導電層４５、５０等が形成される。

配線層絶縁膜９０の上に、デュアルダマシン法により第２層目の配線を形成する。以下、デュアルダマシン法による配線の形成方法の一例を簡単に説明する。

配線層絶縁膜９０の上に、ＣＶＤにより、酸化シリコンからなる厚さ１０００ｎｍの層間絶縁膜９２を形成する。層間絶縁膜９２に、図６に示したビアホールを形成する。さらに、図６に示した第２層目配線に対応する配線溝を形成する。

厚さ２０ｎｍのタンタル層と、厚さ１０００ｎｍの銅層とを順番に形成し、ＣＭＰを行うことによって、配線溝及びビアホール内に、タンタル層と銅層とを残す。電源電圧線５８、及び図６に示した配線５５、主ワード線１７が形成される。

層間絶縁膜９２の上に、デュアルダマシン法により、層間絶縁膜９４、ビット線２１ａ、グランド電圧線６５、及び図７に示した反転ビット線２１ｂを形成する。

上記実施例では、図９（Ｅ）に示したように、ｐチャネルＭＯＳトランジスタＱＰ１のソース領域７８に電源電圧Ｖｄｄを印加するための層間接続部材８４を経由して、ｎ型ウェルタップ領域３６に電源電圧Ｖｄｄが印加される。同様に、図４に示したｎチャネルＭＯＳトランジスタＱＮ１のソース領域Ｓと重なる位置に配置されたビアホールＨ１内の層間接続部材を経由して、ｐ型ウェルタップ領域３５にグランド電圧Ｖｓｓが印加される。

このように、実施例によるＳＲＡＭにおいては、図１２〜図１４に示した従来のＳＲＡＭにおけるｎ型ウェルタップ領域６１１専用のビアホール６１３及びｐ型ウェルタップ領域６１０専用のビアホール６１２を設ける必要がない。

図１４に示した従来例では、メモリセルアレイのつなぎ部６０５に、ＭＯＳトランジスタＴｒ５のソース領域に接続された中間導電層６３２、ｎ型ウェルタップ領域６１１に接続された中間導電層６２２、及びＭＯＳトランジスタＴｒ６のソース領域に接続された中間導電層６３３が、行方向に配列している。これらの中間導電層の間に、第１層目配線パターンの最小間隔Ｄが確保されている。中間導電層６２２の同じ列方向の位置に、ワードコンタクト用の中間導電層６２１が配置されている。

これに対し、実施例の場合には、図４に示したように、活性領域３０ａの列において、相互に隣り合う２つのメモリセルのうち一方のメモリセルのｐチャネルＭＯＳトランジスタＱＰ１のソース領域と、他方のメモリセルのｐチャネルＭＯＳトランジスタＱＰ２のソース領域とが連続し、１つのビアホールＨ２が配置されている。同様に、一方のメモリセルのｎチャネルＭＯＳトランジスタＱＮ１のソース領域と、他方のメモリセルのｎチャネルＭＯＳトランジスタＱＮ２のソース領域とが連続し、１つのビアホールＨ１が配置されている。ワードコンタクト用のビアホールＨＷは、行方向に関して、ビアホールＨ１及びＨ２とは異なる位置に配置されている。

図５に示したように、行方向に隣り合う２つのメモリセルアレイの境界領域には、第１層目配線４６とワードコンタクト用の中間導電層４５との２つのパターンが行方向に並ぶ。第１層目配線４７は、行方向に関して第１層目配線４６と同じ位置に配置されている。図１２及び図１４に示した従来の場合に比べて、メモリセルアレイの境界部分に行方向に並んで配置される第１層目配線パターンの数が３から２に減少する。このため、実質的なメモリセルの占有面積を小さくすることができる。

図１２に示した従来のＳＲＡＭでは、例えば各メモリセル６００ａ〜６００ｄの横幅が１．２μｍであり、つなぎ部６０５の幅が約１μｍであった。すなわち、メモリセル４個あたりの行方向の長さが約５．８μｍになる。これに対し、図２に示した実施例のＳＲＡＭでは、メモリセル１０ｂ及び１０ｃの横幅が１．２μｍ、メモリセル１０ａ及び１０ｄの横幅が約１．４μｍになる。すなわち、メモリセル４個あたりの行方向の長さが約５．２μｍになる。このように、実施例によるＳＲＡＭは、図１２に示した従来のＳＲＡＭに比べて、メモリセルの占める面積を約１０％削減することができる。

上記実施例によるＳＲＡＭにおいては、図９（Ｅ）に示したＣｏＳｉ層８１が、ｐ型のソース領域７８とｎ型ウェルタップ領域３６との境界部でまれに断線する場合がある。ところが、図３に示すように、ｎ型ウェル２６は、図の横方向に延在し、１つのｎ型ウェル内に複数のｎ型ウェルタップ領域３６が配置される。このため、１つのｎ型ウェルタップ領域３６の部分で断線が発生したとしても、ｎ型ウェル２６の電位は、電源電圧Ｖｄｄに固定される。このため、回路動作上の問題は生じない。

次に、図１０を参照して、上記実施例と同様のウェルタップ領域を論理回路素子に適用した場合と、上記実施例のようにＳＲＡＭに適用した場合との効果の相違を説明する。

図１０（Ａ）に、論理回路装置の２つのＭＯＳトランジスタの平面図を示す。活性領域２００内を２本のゲート電極２０１及び２０２が通過する。ゲート電極２０１と２０２との間にｎ型のソース領域２０３が配置され、２本のゲート電極２０１及び２０２の外側に、それぞれｎ型のドレイン領域２０４及び２０５が配置される。

ｐ側ウェルタップ領域２０８が、ソース領域２０３に連続する。ソース領域２０３内にビアホール２１０が配置され、ドレイン領域２０４及び２０５内に、それぞれビアホール２１１及び２１２が配置される。この配置は、例えば、図４に示したｎチャネルＭＯＳトランジスタＱＮ１及びＱＮ２の配置に対応している。

図１０（Ｂ）に、ｐ型ウェルタップ領域２０８を、２本のゲート電極２０１と２０２の外側に配置した場合の構成を示す。ゲート電極２０１と２０２との間にｐ型ウェルタップ領域２０８が配置されていないため、ゲート電極２０１と２０２との間隔を狭めることができる。このため、論理回路素子においては、ウェルタップ領域を、２本のゲート電極に挟まれたソース領域に接続させるのは、集積度向上の点で好ましくない。

これに対し、図４に示した実施例の場合には、活性領域３０ａの列のゲート電極４０と４１との間に、ソース領域に接続されるビアホールＨ１及びｐ型ウェルタップ領域３５が配置されると共に、ワードコンタクトのためのビアホールＨＷも配置される。図５に示したように、ビアホールＨ１に接続される第１層目配線４６が、ワードコンタクト用のビアホールＨＷの脇を通過して図の縦方向に延びる。このため、ビアホールＨ１とビアホールＨＷとの横方向の位置を相互にずらさなければならない。

すなわち、活性領域３０ａの列においては、ゲート電極４０と４１との間に、ビアホール２個を配置するための間隔が予め確保されている。このため、ｐ型ウェルタップ領域３５をゲート電極４０と４１との間に配置しても、ゲート電極４０と４１との間をさらに広げる必要はない。このため、ＳＲＡＭの場合には、論理回路素子の場合と違って、ウェルタップ領域を２本のゲート電極の間のソース領域に接触させても、集積度が犠牲になることはない。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

上記実施例から、以下の付記に示された発明が導出される。
（付記１） 半導体基板の表面上に、第１の方向及び該第１の方向に交差する第２の方向に反復して配置される複数の繰り返し単位であって、該繰り返し単位の各々が複数のメモリセルを含み、該メモリセルの各々が、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を含む少なくとも１つの第１導電チャネルＭＯＳトランジスタを含む前記繰り返し単位と、前記半導体基板の表層部に、前記第１の方向に並んだ前記複数の繰り返し単位にまたがって形成され、前記複数の繰り返し単位内の第１導電チャネルＭＯＳトランジスタが配置された第２導電型のウェルと、前記繰り返し単位に含まれる複数のメモリセルのうち一部のメモリセルの前記第２導電型のウェル内に形成された第２導電型のウェルタップ領域と、前記半導体基板の表面を覆う層間絶縁膜と、前記繰り返し単位に含まれる複数のメモリセルのうち、前記第２導電型のウェルタップ領域が配置されているメモリセルと同一または該メモリセルに隣接するメモリセル内に配置され、前記層間絶縁膜を貫通する第１の層間接続部材であって、該第１の層間接続部材が、少なくとも該第１の層間接続部材が配置されているメモリセルの少なくとも１つの第１導電型チャネルＭＯＳトランジスタのソース領域と前記第２導電型のウェルタップ領域とに接続された前記第１の層間接続部材とを有する半導体装置。
（付記２） さらに、前記第１の層間接続部材に接続されている第１導電型チャネルＭＯＳトランジスタのソース領域の上面から、前記第２導電型のウェルタップ領域の上面までを覆う金属シリサイド層を有し、前記第１の層間接続部材が、前記金属シリサイド層を介して、前記ソース領域と前記第２導電型のウェルタップ領域とに電気的に接続されている付記１に記載の半導体装置。
（付記３） 前記第１の層間接続部材が接続されているソース領域が、該第１の層間接続部材が配置されているメモリセルに隣接するメモリセルの少なくとも１つの第１導電型チャネルＭＯＳトランジスタのソース領域に連続している付記１または２に記載の半導体装置。
（付記４） 前記メモリセルの各々が、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を有する第１導電チャネルＭＯＳトランジスタを含む第１及び第２のインバータと、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を含む少なくとも１つの転送ＭＯＳトランジスタとを含み、該第１のインバータの出力が該第２のインバータに入力されており、該第２のインバータの出力が該第１のインバータに入力されており、該第１のインバータの出力が前記転送ＭＯＳトランジスタを介して、該半導体基板上に形成された電子回路に入力され、前記第１の層間接続部材が接続されているソース領域が、該第１のインバータを構成する１つの第１導電チャネルＭＯＳトランジスタのソース領域である付記１〜３のいずれかに記載の半導体装置。
（付記５） 前記第１のインバータの各々が、さらに第２導電型のソース領域、第２導電型のドレイン領域、及びゲート電極を含んで構成された第２導電チャネルＭＯＳトランジスタを有し、該第２導電チャネルＭＯＳトランジスタのドレイン領域が、当該第１のインバータの第１導電チャネルＭＯＳトランジスタのドレイン領域に接続されており、さらに、前記半導体装置が、前記半導体基板の表層部に、前記第１の方向に並んだ前記複数の繰り返し単位にまたがって形成され、前記複数の繰り返し単位内の前記第２導電チャネルＭＯＳトランジスタが配置された第１導電型のウェルと、前記繰り返し単位内の複数のメモリセルのうち一部のメモリセルの前記第１導電型のウェル内に形成された第１導電型のウェルタップ領域と、前記第１導電型のウェルタップ領域が配置されているメモリセルまたは該メモリセルに隣接するメモリセル内に配置され、前記層間絶縁膜を貫通する第２の層間接続部材であって、該第２の層間接続部材が、少なくとも該第２の層間接続部材が配置されているメモリセルの第２導電チャネルＭＯＳトランジスタのソース領域と前記第１導電型のウェルタップ領域とに接続された前記第２の層間接続部材とを有する付記４に記載の半導体装置。
（付記６） 前記第１の層間接続部材及び第２の層間接続部材が、同一のメモリセル内に配置されている付記５に記載の半導体装置。
（付記７） さらに、前記第１の方向に並んだ複数の繰り返し単位ごとに配置され、メモリセルの前記転送ＭＯＳトランジスタのゲート電極を兼ねるワード線と、前記層間絶縁膜の上に配置され、前記第１の方向に延在する主ワード線と、前記繰り返し単位内の複数のメモリセルのうち一部のメモリセル内に配置され、前記層間絶縁膜を貫通し、前記ワード線と前記主ワード線とを接続する第３の層間接続部材とを有する付記４〜６のいずれかに記載の半導体装置。
（付記８） 前記第１の層間接続部材が配置されたメモリセルに対して、前記第１の方向に隣接するメモリセル内に、前記第３の層間接続部材が配置されている付記７に記載の半導体装置。
（付記９） 前記第２の方向に並んだ複数の繰り返し単位において、前記第１の層間接続部材が、前記第１の方向に関して同じ位置のメモリセル内に配置されている付記１〜８のいずれかに記載の半導体装置。
（付記１０） 前記層間絶縁膜の上に配置され、前記第２の方向に並んだ２つのメモリセルの前記第１の層間接続部材同士を接続する第１の配線を有し、該第１の配線が、前記第３の層間接続部材の脇を通過している付記９に記載の半導体装置。
（付記１１） 半導体基板の表層部に形成され、第１の方向に延在する第１導電型のウェルと、前記第１導電型のウェルの表面に、前記第１の方向に反復して配置された複数の活性領域であって、第１の方向の長さが他の活性領域のそれよりも長い活性領域が、１つおきまたは複数個おきに現れる前記複数の活性領域と、前記活性領域に対応して前記第１の方向に反復して配置されるように画定されたメモリセルであって、該メモリセルの各々が、第２導電型のソース領域、第２導電型のドレイン領域、及びゲート電極を含む少なくとも１つの第２導電チャネルＭＯＳトランジスタを、対応する活性領域内に含む前記メモリセルと、前記ウェルに固定電圧を供給するためのウェルタップ領域とを有する半導体装置。
（付記１２） 前記ウェルタップ領域が、前記複数の発生領域のうち第１の方向の長さが長い活性領域内に配置されている付記１１に記載の半導体装置。

実施例によるＳＲＡＭの等価回路図である。 実施例によるＳＲＡＭの活性領域及びゲート電極の配置を示す平面図である。 実施例によるＳＲＡＭの活性領域の配置を示す平面図である。 実施例によるＳＲＡＭのゲート電極が配置される層のパターンを示す平面図である。 実施例によるＳＲＡＭの第１層目配線パターンを示す平面図である。 実施例によるＳＲＡＭの第２層目配線パターンを示す平面図である。 実施例によるＳＲＡＭの第３層目配線パターンを示す平面図である。 実施例によるＳＲＡＭの製造方法を説明するための基板の断面図（その１）である。 実施例によるＳＲＡＭの製造方法を説明するための基板の断面図（その２）である。 実施例によるウェルタップ領域の構成を論理回路素子に適用した場合の素子の平面図である。 従来例によるＳＲＡＭの平面図及び断面図である。 他の従来例によるＳＲＡＭの平面図である。 他の従来例によるＳＲＡＭの断面図である。 他の従来例によるＳＲＡＭのつなぎ部の平面図である。

符号の説明

１０ メモリセル
１５ 接続部材
１６ ワード線
１７ 主ワード線
２１ａ ビット線
２１ｂ 反転ビット線
２５ ｐ型ウェル
２６ ｎ型ウェル
３０ａ〜３０ｄ、３１ａ〜３１ｄ 活性領域
３５ ｐ型ウェルタップ領域
３６ ｎ型ウェルタップ領域
４０、４１ ゲート電極
４５、５０、５１、６０、６０Ａ、６１ 中間導電層
４６、４６Ａ、４７、４８、４８Ａ、４９、４９Ａ、５５ 配線
５８ 電源電圧線
６５ グランド電圧線
７０ シリコン基板
７１ 素子分離絶縁膜
７２ ゲート絶縁膜
７４ 低濃度領域
７６ サイドウォールスペーサ
７８ 高濃度ソース及びドレイン領域
８０、８１ ＣｏＳｉ膜
８３、９２、９４ 層間絶縁膜
８４ 層間接続部材
９０ 配線層絶縁膜

Claims (8)

1. 半導体基板に、第１の方向及び該第１の方向に交差する第２の方向に反復して配置された複数の繰り返し単位であって、該繰り返し単位の各々が複数のメモリセルを含み、該メモリセルの各々が、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を含む少なくとも１つの第１導電チャネルＭＯＳトランジスタを含む前記繰り返し単位と、
   前記第１の方向に並んだ前記複数の繰り返し単位の境界に設けられた第２導電型のウェルタップ領域と、
   前記半導体基板に、前記第１の方向に並んだ前記複数の繰り返し単位にまたがって設けられ、前記繰り返し単位内に前記第１導電チャネルＭＯＳトランジスタが設けられた第２導電型ウェル領域と、
   前記境界に接するメモリセルに含まれ、前記第２導電型のウェルタップ領域に隣接して設けられた前記第１導電チャネルＭＯＳトランジスタのソース領域から、前記第２導電型のウェルタップ領域まで広がる領域を覆う第１の金属シリサイド層と、
   前記半導体基板上に設けられた層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第１の金属シリサイド層に接続された第１の層間接続部材であって、前記第１の金属シリサイド層を介して、前記第２導電型のウェルタップ領域に隣接して設けられた前記第１導電型ＭＯＳトランジスタのソース領域と、前記第２導電型のウェルタップ領域との双方に電気的に接続された第１の層間接続部材と
   を有し、
   前記複数の繰り返し単位は、それぞれ前記境界に接しないメモリセルを少なくとも１つ有することを特徴とする半導体装置。
2. 前記第１の層間接続部材と電気的に接続されたソース領域が、当該ソース領域を含むメモリセルと、前記境界を挟んで隣り合うメモリセルの少なくとも１つの第１導電チャネルＭＯＳトランジスタのソース領域に連続していることを特徴とする請求項１に記載の半導体装置。
3. 前記メモリセルの各々が、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を有する第１導電チャネルＭＯＳトランジスタを含む第１及び第２のインバータと、第１導電型のソース領域、第１導電型のドレイン領域、及びゲート電極を含む少なくとも１つの転送ＭＯＳトランジスタとを含み、該第１のインバータの出力が該第２のインバータに入力されており、該第２のインバータの出力が該第１のインバータに入力されており、該第１のインバータの出力が前記転送ＭＯＳトランジスタを介して、該半導体基板上に形成された電子回路に入力され、前記第１の層間接続部材が接続されているソース領域が、該第１のインバータを構成する１つの第１導電チャネルＭＯＳトランジスタのソース領域である請求項１または２に記載の半導体装置。
4. 前記第１のインバータの各々が、さらに第２導電型のソース領域、第２導電型のドレイン領域、及びゲート電極を含んで構成された第２導電チャネルＭＯＳトランジスタを有し、該第２導電チャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの第１導電チャネルＭＯＳトランジスタのドレイン領域に接続されており、
   さらに、前記半導体装置は、
   前記境界の各々に設けられた第１導電型のウェルタップ領域と、
   前記半導体基板に、前記第１の方向に並んだ複数の繰り返し単位にまたがって設けられ、前記繰り返し単位内に前記第２導電チャネルＭＯＳトランジスタが設けられ、前記境界に前記第１導電型のウェルタップ領域が設けられた第１導電型ウェル領域と、
   前記繰り返し単位の前記境界に隣接するメモリセルに含まれ、前記境界に設けられた前記第１導電型のウェルタップ領域に隣接して設けられた、前記第２導電チャネルＭＯＳトランジスタのソース領域から、前記境界に設けられた前記第１導電型のウェルタップ領域まで広がる領域を覆う第２の金属シリサイド膜と、
   前記層間絶縁膜に形成され、前記第２の金属シリサイド層に接続された第２の層間接続部材であって、前記第２の金属シリサイド層を介して、前記第１導電型のウェルタップ領域に隣接して設けられた前記第２導電チャネルＭＯＳトランジスタのソース領域と前記第１導電型のウェルタップ領域との双方に電気的に接続された第２の層間接続部材と
   を有することを特徴とする請求項３に記載の半導体装置。
5. さらに、前記第１の方向に並んだ複数の繰り返し単位ごとに配置され、メモリセルの前記転送ＭＯＳトランジスタのゲート電極を兼ねるワード線と、
   前記層間絶縁膜の上に配置され、前記第１の方向に延在する主ワード線と、
   前記繰り返し単位内の複数のメモリセルのうち一部のメモリセル内に配置され、前記層間絶縁膜を貫通し、前記ワード線と前記主ワード線とを接続する第３の層間接続部材と
   を有する請求項３または４に記載の半導体装置。
6. 前記第２の方向に並んだ複数の繰り返し単位において、前記第１の層間接続部材が、前記第１の方向に関して同じ位置のメモリセル内に配置されている請求項１〜５のいずれかに記載の半導体装置。
7. 前記層間絶縁膜の上に配置され、前記第２の方向に並んだ２つのメモリセルの前記第１の層間接続部材同士を接続する第１の配線を有し、該第１の配線が、平面視において、前記第３の層間接続部材の脇を通過している請求項６に記載の半導体装置。
8. 前記複数の繰り返し単位の各々が、少なくとも４つのメモリセルを含むことを特徴とする請求項１に記載の半導体装置。

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