JPH11330269A - ツインウェル形成方法 - Google Patents

ツインウェル形成方法

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JPH11330269A JP11109693A JP10969399A JPH11330269A JP H11330269 A JPH11330269 A JP H11330269A JP 11109693 A JP11109693 A JP 11109693A JP 10969399 A JP10969399 A JP 10969399A JP H11330269 A JPH11330269 A JP H11330269A
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Abstract

(57)【要約】 【課題】第１ウェルに対して第２ウェルを自己整合する
ように形成し、第１ウェルと半導体基板との接合面から
漏洩電流が発生することを防止し、第２ウェルの表面の
不純物濃度を容易に調節して、再現性を向上させ得るツ
インウェル形成方法を提供する。 【解決手段】第１マスク３４を用いて、半導体基板３１
に第１導電形の不純物を注入エネルギーとドーズとを変
化させながら連続して多数回イオン注入して第１ウェル
３５を形成し、第１ウェル３５及び第１マスク３４を貫
通するように第２導電形の不純物をイオン注入して第
１，第２埋め込み領域３６，３７を形成し、第１マスク
３４を除去し、第１ウェル３５を露出させない第２マス
ク３８を用いて半導体基板３１の露出された部分に第２
導電形の不純物を注入エネルギーとドーズとを変化させ
ながら連続してイオン注入して、第２埋め込み領域３７
を含む第２ウェル３９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ツインウェル(twi
n well)形成方法に関するもので、特に、第１ウェルに
対して第２ウェルを自己整合(self-align)されるように
形成して、ウェルのデザインルール(design rule)を縮
小できるツインウェル形成方法に関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタ(Complementary M
etal Oxide Silicon Transistor)は、同一の半導体基板
上に、互いに異なる導電形のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが形成された構造である。半導体
基板上の互いに異なる導電形の領域は、シングルウェル
(single well)構造又はツインウェル(twin well)構造を
有する。
【０００３】シングルウェル構造は、半導体基板の所定
部分に、１回の不純物注入工程により、半導体基板の導
電形と反対の導電形のウェルのみが形成されたものであ
る。ツインウェル構造は、Ｐ形又はＮ形の半導体基板
に、２回の不純物注入工程により、Ｐ形ウェルとＮ形ウ
ェルとが形成されたものである。ツインウェル構造で
は、半導体基板と同一の導電形のウェルを別のイオン注
入工程により形成するので、シングルウェル構造に比べ
て濃度を正確に調節することができる。従って、基板抵
抗の調節が容易であり、ラッチアップ(latch up)耐性が
優れる。
【０００４】一般に、ツインウェル構造としては、２重
拡散ツインウェル(double diffusedtwin well)、レトロ
グレードツインウェル(retrograde twin well)、及びＢ
ＩＬＬＩ(Buried Implanted for Lateral Isolation)レ
トログレードツインウェルがある。
【０００５】２重拡散ツインウェルは、半導体基板に、
それぞれのイオン注入マスクを用いてＰ形及びＮ形の不
純物をイオン注入して形成するものであり、ウェルの深
さ方向の不純物濃度を制御し難い。
【０００６】従って、Ｐ形及びＮ形の不純物をそれぞれ
多数回イオン注入して、ウェルの濃度を容易に制御する
ことができるレトログレードツインウェル及びＢＩＬＬ
Ｉレトログレードツインウェルが開発された。
【０００７】レトログレードツインウェル及びＢＩＬＬ
Ｉレトログレートツインウェルでは、表面の不純物濃度
を低くしてパンチスルー(punch through)を防止し、深
い部分の不純物濃度を高くすることによって、接合容量
及び基板バイアス効果に影響を及ぼす表面付近の濃度を
変化させずにウェルの抵抗を低くすることができるの
で、ラッチアップ耐性が向上される。
【０００８】図３（Ａ）及び図３（Ｂ）は、従来のレト
ログレードツインウェル形成方法を示す工程図である。
まず、図３（Ａ）に示すように、Ｐ形またはＮ形の半導
体基板１１にフィールド酸化膜１３を形成して、半導体
基板１１に多数個の素子活性領域を形成する。半導体基
板１１上にフォトレジスト(Photoresist)を２．３〜
２．７μｍ程度の厚さで塗布し、露光及び現像して所定
の素子活性領域を露出させる第１マスク１４を形成す
る。
【０００９】次に、第１マスク１４をイオン注入マスク
として用いて、半導体基板１１の露出された部分にリン
（Ｐ）又はヒ素（Ａｓ）等のＮ形不純物を、注入エネル
ギー及びドーズ量を変化させて連続して多数回イオン注
入し、Ｎ形の第１ウェル１５を形成する。具体的には、
リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ＫｅＶ
の高エネルギー及び１×１０13／ｃｍ2程度のドーズ量
で１次イオン注入し、２００〜３００ＫｅＶのエネルギ
ー及び１×１０12／ｃｍ2程度のドーズ量で２次イオン
注入し、連続して、５０〜１５０ＫｅＶの低エネルギー
及び１×１０12／ｃｍ2程度のドーズ量で３次イオン注
入する。これにより、深さによって不純物濃度が変わる
第１ウェル１５を形成する。
【００１０】前記１次イオン注入では、第１ウェル１５
の深い部分の不純物濃度を高くするのでウェル抵抗を低
くすることができ、ＣＭＯＳトランジスタのラッチアッ
プ耐性を向上させる。２次イオン注入では、フィールド
酸化膜１３の下部のチャネルストップ効果を向上させ
る。３次イオン注入では、第１ウェル１５表面の不純物
濃度を調整できるので、パンチスルー(punch through)
を抑制する。
【００１１】次に、図３（Ｂ）に示すように、第１マス
ク１４を除去する。そして、半導体基板１１上にフォト
レジストを２．３〜２．７μｍの厚さで塗布し、露光及
び現像して、半導体基板１１の第１ウェル１５が形成さ
れない部分を露出させる第２マスク１６を形成する。
【００１２】該第２マスク１６をイオン注入マスクとし
て用いて、半導体基板１１の露出された部分にホウ素
（Ｂ）又はＢＦ2等のＰ形不純物を、注入エネルギー及
びドーズ量を変化させて連続して多数回イオン注入し、
Ｐ形の第２ウェル１７を形成する。このとき、第２マス
ク１６はＰ形の不純物が第１ウェル１５内にイオン注入
されることを防止する。具体的には、ホウ素（Ｂ）又は
ＢＦ2等を４５０〜５５０ＫｅＶの高エネルギー及び１
×１０13／ｃｍ2程度のドーズ量で１次イオン注入し、
１００〜２００ＫｅＶのエネルギー及び１×１０12／ｃ
ｍ2程度のドーズ量で２次イオン注入し、連続して、３
０〜５０ＫｅＶの低エネルギー及び１×１０12／ｃｍ2
程度のドーズ量で３次イオン注入する。これにより、深
さによって不純物濃度が変わる第２ウェル１７を形成す
る。
【００１３】前記１次イオン注入では、第２ウェル１７
の深い部分の不純物濃度を高くするのでウェルの抵抗を
低くすることができ、ＣＭＯＳトランジスタのラッチア
ップ耐性を向上させる。２次イオン注入では、フィール
ド酸化膜１３の下部のチャネルストップ効果を向上させ
る。３次イオン注入では、第１ウェル１５表面の不純物
濃度を調整できるので、パンチスルー(punch through)
を抑制する。
【００１４】図４（Ａ）及び図４（Ｂ）は、従来のレト
ログレードツインウェルの深さによる不純物濃度を示す
グラフである。図４（Ａ）は、第１ウェル１５の深さに
よる不純物濃度を示し、図４（Ｂ）は、第２ウェル１７
の深さによる不純物濃度を示す。
【００１５】第１ウェル１５及び第２ウェル１７は、Ｎ
形及びＰ形の不純物を、イオン注入エネルギー及びドー
ズ量を変化させて、多数回、例えば、３回イオン注入し
て形成するので、多数個、例えば、３個の不純物濃度の
ピークが表れる。即ち、第１ウェル１５及び第２ウェル
１７のそれぞれの１次イオン注入により、０．８〜１．
０μｍ程度の深さで、５×１０17〜１×１０18／ｃｍ2
程度の高濃度の不純物のピークが表れる。また、第１ウ
ェル１５及び第２ウェル１７のそれぞれの２次イオン注
入により、フィールド酸化膜１３の下部の０．４〜０．
５μｍ程度の深さで、１×１０17〜３×１０18／ｃｍ2
程度の濃度の不純物のピークが表れるので、チャネルス
トップ効果が向上される。さらに、第１ウェル１５及び
第２ウェル１７のそれぞれの３次イオン注入により、
０．１〜０．２μｍ程度の深さで、１×１０17／ｃｍ2
程度の濃度の不純物のピークが表れるので、表面でパン
チスルーを防止するようになる。
【００１６】上述したレトログレードツインウェル形成
方法は、２個のマスク層を用いて、注入エネルギー及び
ドーズ量を変化させながら、多数回のイオン注入を行う
ことにより、第１ウェル及び第２ウェルを形成してい
る。
【００１７】しかし、レトログレードツインウェル形成
方法では、第１ウェル及び第２ウェルが自己整合されな
いので、ウェルのデザインルール(design rule)を縮小
し難い。
【００１８】従って、１つのマスクをイオン注入マスク
として用いて、第１ウェル及び第２ウェルが自己整合さ
れるように形成できるＢＩＬＬＩレトログレートツイン
ウェルが開発された。
【００１９】図５（Ａ）及び図５（Ｂ）は、従来のＢＩ
ＬＬＩレトログレードツインウェル形成方法を示す工程
図である。まず、図５（Ａ）に示すように、Ｐ形又はＮ
形の半導体基板２１にフィールド酸化膜２３を形成し
て、半導体基板２１に多数個の素子活性領域を形成す
る。半導体基板２１上にフォトレジストを２．３〜２．
７μｍ程度の厚さで塗布し、露光及び現像して所定の素
子活性領域を露出させるマスク２４を形成する。
【００２０】次に、マスク２４をイオン注入マスクとし
て用いて、半導体基板２１の露出された部分にリン
（Ｐ）又はヒ素（Ａｓ）等のＮ形不純物を注入エネルギ
ー及びドーズ量を変化させて連続して多数回イオン注入
して、Ｎ形の第１ウェル２５を形成する。具体的には、
リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ＫｅＶ
の高エネルギー及び１×１０13／ｃｍ2程度のドーズ量
で１次イオン注入し、２００〜３００ＫｅＶのエネルギ
ー及び１×１０12／ｃｍ2程度のドーズ量で２次イオン
注入し、連続して、５０〜１５０ＫｅＶの低エネルギー
及び１×１０12／ｃｍ2程度のドーズ量で３次イオン注
入する。これにより、深さによって不純物濃度が変わる
第１ウェル２５を形成する。
【００２１】前記１次イオン注入では、第１ウェル２５
の深い部分の不純物濃度を高くするのでウェル抵抗を低
くすることができ、ＣＭＯＳトランジスタのラッチアッ
プ耐性を向上させる。２次イオン注入では、フィールド
酸化膜２３の下部のチャネルストップ効果を向上させ
る。３次イオン注入では、第１ウェル２５表面の不純物
濃度を調節できるので、パンチスルー(punch through)
を抑制する。
【００２２】次に、図５（Ｂ）に示すように、半導体基
板２１に、ホウ素（Ｂ）又はＢＦ2等のＰ形不純物を、
マスク２４を通過するように、高い注入エネルギー及び
ドーズ量を変化させて連続して多数回イオン注入し、半
導体基板２１の第１ウェル２５が形成されない部分に、
Ｐ形の第２ウェル２７を形成する。具体的には、ホウ素
（Ｂ）又はＢＦ2等を１．５〜２．５ＭｅＶのエネルギ
ー及び１×１０13／ｃｍ2程度のドーズ量で１次イオン
注入し、１．３〜１．７ＭｅＶのエネルギー及び１×１
０12／ｃｍ2程度のドーズ量で２次イオン注入し、連続
して、１．０〜１．１ＭｅＶのエネルギー及び１×１０
12／ｃｍ2程度のドーズ量で３次イオン注入する。これ
により、深さによって不純物濃度が変わるＰ形の第２ウ
ェル２７を形成する。
【００２３】このとき、ホウ素（Ｂ）又はＢＦ2等の不
純物は、半導体基板２１のマスク２４が形成されない部
分にも注入され、第１ウェル２５を貫通して、第１ウェ
ル２５下部にＰ形の埋め込み領域２６が形成される。埋
め込み領域２６は、第２ウェル２７と連結されず、不連
続的に形成される。第２ウェル２７は、不純物が第１ウ
ェル２５及びマスク２４を貫通して形成されるので、第
１ウェル２５と自己整合される。
【００２４】前記１次イオン注入では、第２ウェル２７
の深い部分の不純物濃度を高くするのでウェル抵抗を低
くすることができ、ＣＭＯＳトランジスタのラッチアッ
プ耐性を向上させる。２次イオン注入では、フィールド
酸化膜２３の下部のチャネルストップ効果を向上させ
る。３次イオン注入では、第１ウェル２５表面の不純物
濃度を調節できるので、パンチスルー(punch through)
を抑制する。
【００２５】図６（Ａ）及び図６（Ｂ）は、従来のＢＩ
ＬＬＩレトログレードツインウェルの深さによる不純物
濃度を示すグラフである。図６（Ａ）は、第１ウェル２
５及び埋め込み領域２６の深さによる不純物濃度を示
し、図６（Ｂ）は第２ウェル２７の深さによる不純物濃
度を示す。尚、図６（Ａ）において、曲線ａは第１ウェ
ル２５の不純物濃度を示し、曲線ｂは埋め込み領域２６
の不純物濃度を示す。
【００２６】図６（Ａ）において、第１ウェル２５は、
半導体基板２１の表面から深くなるほどＮ形の不純物濃
度が増加されて、０．６〜０．８μｍ程度の深さで、１
×１０17〜５×１０17／ｃｍ2程度の高濃度でピークを
成した後、減少する。埋め込み領域２６のＰ形の不純物
濃度は、第１ウェル２５のＮ形の不純物濃度が減少する
部分で増加されて、２．５〜３．０μｍ程度の深さで、
１×１０17〜５×１０ 17／ｃｍ2程度の高濃度でピーク
を成した後、減少する。
【００２７】また、図６（Ｂ）において、第２ウェル２
７は、Ｎ形の不純物濃度が増加されて、０．８〜１．２
μｍ程度の深さで、１×１０17〜５×１０17／ｃｍ2程
度の高濃度でピークを成した後、減少される。
【００２８】上述のとおり、ＢＩＬＬＩレトログレート
ツインウェル形成方法では、第１ウェル２５を形成する
ときに用いたマスク２４を除去せず、高いエネルギーで
マスク２４を貫通するように不純物をイオン注入して、
第２ウェル２７を第１ウェル２５と自己整合するように
形成するので、ウェルのデザインルールを縮小して、素
子の集積度を向上させ得る。
【００２９】
【発明が解決しようとする課題】しかし、ＢＩＬＬＩレ
トログレードツインウェル形成方法では、第１ウェル２
５の下部に注入される不純物イオンのドーズ量が６×１
０12／ｃｍ2より高い時には、停止(stop)部分にイオン
注入による欠陥が発生する。該欠陥は半導体基板２１表
面側に成長して、ディスロケーション(dislocation)が
発生するため、第１ウェル２５と半導体基板２１の接合
面で漏洩電流が発生する。また、第２ウェル２７の表面
の不純物濃度は、マスク２４として用いられるフォトレ
ジストの厚さの変化に敏感に影響されるので、その再現
性が低下するという問題点があった。
【００３０】本発明は、このような従来の課題に鑑みて
なされたもので、第１ウェルに対して第２ウェルを自己
整合するように形成することができ、第１ウェルと半導
体基板との接合面から漏洩電流が発生することを防止す
ることができ、第２ウェルの表面の不純物濃度を容易に
調節して、その再現性を向上させ得るツインウェル形成
方法を提供することにある。
【００３１】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係るツインウェル形成方法
は、半導体基板にフィールド絶縁膜を形成して素子活性
領域を形成し、前記半導体基板の所定の素子活性領域を
露出させるように第１マスクを形成する工程と、前記第
１マスクをイオン注入マスクとして用いて、前記半導体
基板の露出された部分に、第１導電形の不純物を、注入
エネルギー及びドーズ量を変化させながら連続して多数
回イオン注入して第１ウェルを形成する工程と、前記第
１ウェル及び第１マスクを貫通するように、第２導電形
の不純物をイオン注入して、前記第１ウェルの下部と離
隔する第１埋め込み領域、及び前記フィールド酸化膜の
下部と接し、前記第１ウェルと自己整合される第２埋め
込み領域を形成する工程と、前記第１マスクを除去し、
前記半導体基板上の前記第１ウェルが形成されない部分
を露出させる第２マスクを形成する工程と、前記第２マ
スクをイオン注入マスクとして用いて、前記半導体基板
の露出された部分に、第２導電形の不純物を、注入エネ
ルギー及びドーズ量を変化させながら前記第２埋め込み
領域より深い領域と浅い領域とに連続してイオン注入し
て、前記第２埋め込み領域を包含する第２ウェルを形成
する工程と、を順次行う。
【００３２】請求項２に記載の発明では、前記第１，第
２埋め込み領域の形成の際には、前記第２導電形の不純
物を、１．３〜１．７ＭｅＶのエネルギー及び１×１０
12〜６×１０12／ｃｍ2のドーズ量でイオン注入する。
【００３３】請求項３に記載の発明では、前記第２ウェ
ルの形成の際には、前記第２導電形の不純物を、１×１
０12〜５×１０12／ｃｍ2のドーズ量で、前記第２埋め
込み領域より浅い領域にイオン注入する。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１（Ａ）〜図１（Ｃ）は、本発
明によるツインウェル形成方法の一実施形態を示す工程
図である。
【００３５】まず、図１（Ａ）に示したように、Ｐ形又
はＮ形の半導体基板３１の所定部分に、ＳＴＩ（Shallo
w Trench Isolation）方法又はＬＯＣＯＳ（Local Oxid
ation of Silicon）方法によりフィールド酸化膜３３を
形成して、素子活性領域を形成する。
【００３６】次に、半導体基板３１上に、フォトレジス
トを２．３〜２．７μｍの厚さで塗布し、露光及び現像
して、所定の活性領域を露出させる第１マスク３４を形
成する。
【００３７】第１マスク３４をイオン注入マスクとして
用いて、半導体基板３１の露出された部分にリン（Ｐ）
又はヒ素（Ａｓ）等のＮ形不純物を、注入エネルギー及
びドーズ量を変化させて連続して多数回イオン注入し、
Ｎ形の第１ウェル３５を形成する。具体的には、リン
（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ＫｅＶの高
エネルギー及び１×１０13〜５×１０13／ｃｍ2程度の
ドーズ量で１次イオン注入し、２００〜３００ＫｅＶの
エネルギー及び１×１０12〜５×１０12／ｃｍ2程度の
ドーズ量で２次イオン注入し、連続して、５０〜１５０
ＫｅＶの低エネルギー及び１×１０12〜５×１０12／ｃ
ｍ2程度のドーズ量で３次イオン注入する。これによ
り、深さによって不純物濃度が変わる第１ウェル３５を
形成する。
【００３８】前記１次イオン注入では、第１ウェル３５
の深い部分の不純物濃度を高くするのでウェル抵抗を低
くすることができ、ＣＭＯＳトランジスタのラッチアッ
プ耐性を向上させる。２次イオン注入では、フィールド
酸化膜３３の下部のチャネルストップ効果を向上させ
る。３次イオン注入では、第１ウェル３５表面の不純物
濃度を調節できるので、パンチスルー(punch through)
を抑制する。
【００３９】次に、図１（Ｂ）に示すように、半導体基
板３１にホウ素（Ｂ）又はＢＦ2等のＰ形不純物を、
１．３〜１．７ＭｅＶのエネルギー及び１×１０12〜６
×１０ 12／ｃｍ2程度のドーズ量でイオン注入し、第１
及び第２埋め込み領域３６，３７を形成する。
【００４０】このとき、イオン注入エネルギーが大きい
ので、第１埋め込み領域３６は、第１ウェル３５の下部
に形成され、第２埋め込み領域３７は、第１マスク３４
を貫通してフィールド酸化膜３３の下部と接触し、か
つ、第１ウェル３５に対して自己整合されるように形成
される。従って、第１及び第２埋め込み領域３６，３７
は不連続に形成される。
【００４１】第２埋め込み領域３７がフィールド酸化膜
３３の下部と接触するように形成されるので、以後に形
成されるＮＭＯＳトランジスタのチャネルストップ効果
を向上させる。
【００４２】また、第１埋め込み領域３６は、注入され
る不純物の最大ドーズ量が６×１０ 12／ｃｍ2であるの
で、イオン注入による欠陥が発生しない。従って、第１
ウェル３５と半導体基板３１との接合面でディスロケー
ションが発生せず、漏洩電流の発生を防止できる。
【００４３】次に、図１（Ｃ）に示すように、第１マス
ク３４を除去する。そして、半導体基板３１上に、フォ
トレジストを２．３〜２．７μｍの厚さで塗布し、露光
及び現像して、半導体基板３１の第１ウェル３５が形成
されない部分を露出させる第２マスク３８を形成する。
【００４４】第２マスク３８をイオン注入マスクとして
用いて、半導体基板３１の露出された部分、即ち、第２
埋め込み領域３７が形成された部分に、ホウ素（Ｂ）又
はＢＦ2等のＰ形不純物を、注入エネルギー及びドーズ
量を変化させて連続して多数回イオン注入し、第２埋め
込み領域３７を包含するようにＰ形の第２ウェル３９を
形成する。
【００４５】具体的には、ホウ素（Ｂ）又はＢＦ2等を
４５０〜５５０ＫｅＶの高エネルギー及び１×１０13〜
５×１０13／ｃｍ2程度のドーズ量で第２埋め込み領域
３７より深く１次イオン注入して領域３９ａを形成し、
連続して、３０〜５０ＫｅＶの低エネルギー及び１×１
０12〜５×１０12／ｃｍ2程度のドーズ量で第２埋め込
み領域３７より低く２次イオン注入して領域３９ｂを形
成して、深さによって不純物濃度が変わる第２ウェル３
９を形成する。
【００４６】このとき、第２マスク３８が誤整列されて
も、第１ウェル３５と第２ウェル３７とはフィールド酸
化膜３３の下部で重畳又は離隔されないので、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのチャネルストッ
プ効果が低下されることを防止することができる。ま
た、半導体基板３１の露出された部分に、第２埋め込み
領域３７より浅く２次イオン注入するので、第２ウェル
３９表面の不純物濃度を容易に調節して、その再現性を
向上させ得る。
【００４７】図２（Ａ）及び図２（Ｂ）は、本実施形態
によって製造されたツインウェルの深さによる不純物濃
度を示すグラフである。図２（Ａ）は、第１ウェル３５
及び第１埋め込み領域３７の深さによる不純物濃度を示
し、図２（Ｂ）は、第２ウェル３９の深さによる不純物
濃度を示す。尚、図２（Ａ）の曲線ａは第１ウェル３５
の不純物濃度を示し、曲線ｂは第１埋め込み領域３７の
不純物濃度を示す。
【００４８】図２（Ａ）において、第１ウェル３５は、
半導体基板３１の表面から深くなるほどＮ形の不純物濃
度が増加されて、０．６〜０．８μｍ程度の深さで、１
×１０17〜５×１０17／ｃｍ2程度の高濃度のピークを
成した後、減少する。Ｐ形の不純物から成る第１埋め込
み領域３７は、第１ウェル３５のＮ形の不純物濃度が減
少する部分で増加されて、１．５〜２．０μｍ程度の深
さで、１×１０17／ｃｍ2程度の高濃度のピークを成
す。これにより、抵抗が減少されるので、ラッチアップ
が減少される。また、第１埋め込み領域３７の不純物濃
度のほうが浅いが、これは、第１埋め込み領域３７を形
成する時に注入する不純物のドーズ量が６×１０12／ｃ
ｍ2より少ないためである。これにより、第１ウェル３
５と半導体基板３１との接合面でディスロケーションが
発生せず、漏洩電流が抑制される。
【００４９】図２（Ｂ）において、第２ウェル３７は、
半導体基板３１の表面から深くなるほどＮ形の不純物濃
度が増加されて、０．８〜１．０μｍ程度の深さで、１
×１０17〜５×１０17／ｃｍ2程度の高濃度でピークを
成した後、減少する。これにより、抵抗が減少されるの
で、ラッチアップが減少される。
【００５０】上述のとおり、本実施形態によるツインウ
ェル形成方法は、第１マスク３４をイオン注入マスクと
して用いてＮ形不純物を注入して第１ウェル３５を形成
した後、該第１マスク３４を貫通するようにＰ形不純物
を注入して、フィールド酸化膜３３の下部と接触され、
第１ウェル３５と自己整合される第２埋め込み領域３７
を形成し、さらに、第２マスク３８をイオン注入マスク
として用いてＰ形不純物をイオン注入して、第２埋め込
み領域３７を包含する第２ウェル３９を形成する。
【００５１】
【発明の効果】以上説明したように、本発明の請求項１
の発明によるツインウェル形成方法によれば、第１ウェ
ルに対して第２ウェルを自己整合するように形成でき
る。従って、ウェルのデザインルールを縮小して、素子
の集積度を向上させ得る。
【００５２】請求項２の発明によるツインウェル形成方
法では、請求項１の発明の効果に加えて、第１埋め込み
領域を形成するとき、不純物のドーズ量が少ないので、
イオン注入による欠陥の発生を抑制できるため、第１ウ
ェルと半導体基板との接合面で漏洩電流が発生すること
を防止することができる。
【００５３】請求項３の発明によるツインウェル形成方
法では、請求項１の発明の効果に加えて、半導体基板の
露出された部分に不純物をイオン注入するので、第２ウ
ェルの表面の不純物濃度を容易に調節して、その再現性
を向上させ得る。
【図面の簡単な説明】
【図１】本発明によるツインウェル形成方法の一実施形
態を示す工程図である。
【図２】本実施形態によって製造されたツインウェルの
深さによる不純物濃度を示すグラフである。
【図３】従来のレトログレードツインウェル形成方法を
示す工程図である。
【図４】従来のレトログレートツインウェルの深さによ
る不純物濃度を示すグラフである。
【図５】従来のＢＩＬＬＩレトログレードツインウェル
形成方法を示す工程図である。
【図６】従来のＢＩＬＬＩレトログレードツインウェル
の深さによる不純物濃度を示すグラフである。
【符号の説明】
３１：半導体基板 ３３：フィールド絶縁膜 ３４：第１マスク ３５：第１ウェル ３６：第１埋め込み領域 ３７：第２埋め込み領域 ３８：第２マスク ３９：第２ウェル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体基板にフィールド絶縁膜を形成して
    素子活性領域を形成し、前記半導体基板の所定の素子活
    性領域を露出させるように第１マスクを形成する工程
    と、 前記第１マスクをイオン注入マスクとして用いて、前記
    半導体基板の露出された部分に、第１導電形の不純物
    を、注入エネルギー及びドーズ量を変化させながら連続
    して多数回イオン注入して第１ウェルを形成する工程
    と、 前記第１ウェル及び第１マスクを貫通するように、第２
    導電形の不純物をイオン注入して、前記第１ウェルの下
    部と離隔する第１埋め込み領域、及び前記フィールド酸
    化膜の下部と接し、前記第１ウェルと自己整合される第
    ２埋め込み領域を形成する工程と、 前記第１マスクを除去し、前記半導体基板上の前記第１
    ウェルが形成されない部分を露出させる第２マスクを形
    成する工程と、 前記第２マスクをイオン注入マスクとして用いて、前記
    半導体基板の露出された部分に、第２導電形の不純物
    を、注入エネルギー及びドーズ量を変化させながら前記
    第２埋め込み領域より深い領域と浅い領域とに連続して
    イオン注入して、前記第２埋め込み領域を包含する第２
    ウェルを形成する工程と、を順次行うことを特徴とする
    ツインウェル形成方法。
  2. 【請求項２】前記第１，第２埋め込み領域の形成の際に
    は、前記第２導電形の不純物を、１．３〜１．７ＭｅＶ
    のエネルギー及び１×１０12〜６×１０12／ｃｍ2のド
    ーズ量でイオン注入することを特徴とする請求項１記載
    のツインウェル形成方法。
  3. 【請求項３】前記第２ウェルの形成の際には、前記第２
    導電形の不純物を、１×１０12〜５×１０12／ｃｍ2の
    ドーズ量で、前記第２埋め込み領域より浅い領域にイオ
    ン注入することを特徴とする請求項１又は請求項２に記
    載のツインウェル形成方法。
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