KR100278910B1 - 반도체소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 3중 웰 구조를 갖는 반도체소자 및 그 제조방법에 관한 것으로서, P형 반도체기판의 일측상에 소정 부분이 오픈되어 있는 N형 웰영역을 형성하고, 상기 반도체기판의 타측 및 N형 웰영역내의 오픈된 부분에 상기 N형 웰영역 보다 얕은 깊이로 각각 제1 및 제2 P형 웰영역을 형성한 후, 상기 제2 P형 웰영역 하부에 매립 N형 웰영역을 형성하여 상기 오픈된 N형 웰영역 부분을 하측에서 연결하여 N형 웰영역에 의해 고립되어 있는 P형 웰영역을 형성하여 상기 고립되어 있는 P형 웰영역내의 N형 불순물 농도를 최소화하였으므로, 상기 고립된 P형 웰영역에 형성되는 N 모스 전계효과 트랜지스터의 이동도가 증가되는 등 특성이 개선되어 공정수율 및 소자동작의 신뢰성이 향상된다.

Description

반도체소자 및 그 제조방법

제1(a)도 내지 제1(c)도는 종래 3종 웰 구조를 갖는 반도체소자의 제조 공정도.

제2(a)도 내지 제2(d)도는 본 발명에 따른 3중 웰 구조를 갖는 반도체소자의 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2A : N형 웰영역

2B : 매립 웰영역 3A : 제1P형 웰영역

3B : 제2P형 웰영역 4 : 소자분리절연막

5 : 게이트산화막 6 : 게이트전극

7 : P형 소오스/드레인전극 8 : N형 소오스/드레인전극

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 3중 웰 구조를 갖는 반도체소자에서 P형 반도체기판의 일측에 소정의 오픈영역을 갖는 N형 웰영역을 형성하고, 상기 N형 웰영역내의 오픈된 반도체기판에 상기 N형 웰영역 보다 얇은 깊이로 P형 웰영역을 형성하고 상기 P형 웰영역의 하부에 고에너지 이온주입으로 N형 매립 웰영역을 형성하여 상기 P형 웰영역을 고립시켜 상기 P형 웰영역에 형성되는 모스 전계효과 트랜지스터의 공정수율 및 소작동작의 신뢰성을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.

일반적으로 반도체소자가 고집적화되어 감에 따라 하나의 반도체기판에 P 및 N형 웰영역을 형성하고, N형 웰영역내에 별도의 웰영역을 형성하여 3중 웰 구조를 갖도록 하여 소자를 고집적화한다.

그예로서, P 및 N 모스 전계효과 트랜지스터를 함께 가지는 씨모스(complementry MOS) 트랜지스터는 소비전력이 매우적고, 동작속도가 매우 빠른 이점이 있다.

종래 3중 웰 구조를 갖는 반도체소자의 제조 방법을 제1(a)도 내지 제1(c)도를 참조하여 살펴보면 다음과 같다.

먼저, P형 반도체기판(1)의 일측에 통상의 감광막 패턴을 마스크로 이온주입하여 N형 웰영역(2A)을 형성한 후, (제1(a)도 참조), 상기 반도체기판(1)에서 상기 N형 웰영역(2A)이 형성되지 않은 타측 및 상기 N형 웰영역(3)내의 소정 부분에 각각 제1 및 제2 P형 웰영역(3A),(3B)을 상기 N형 웰영역(2A) 보다 얕은 깊이로 형성한다.(제1(b)도 참조).

그다음 상기 N형 웰영역(2A)과 상기 제1 및 제2 P형 웰영역(3A),(3B)들간의 경계 부분상에 소자분리를 위한 소자분리절연막(4)을 형성하고, 상기 반도체기판(1)상에 게이트산화막(5)과 게이트전극(6)을 순차적으로 형성한 후, 상기 게이트전극(6) 양측의 N형 웰영역(2A)과 상기 제1 및 제2 P형 웰영역(3A),(3B)에 P 및 N형 불순물을 이온주입하여 P 및 N형 소오스/드레인전극(7),(8)을 형성하여 P 및 N 모스 전계효과 트랜지스터를 완성한다. (제1(c)도 참조).

상기와 같은 종래 방법에 따른 3중 웰 구조를 갖는 반도체소자는 P형 반도체기판상의 일측에 N형 웰영역을 형성하고, 상기 반도체기판의 타측 및 N형 웰영역의 소정부분에 각각 P형 웰영역을 형성한 후, 각각의 웰영역에 모스 전계효과 트랜지스터를 형성하므로, 상기 N형 웰영역의 내부에 형성되는 P형 웰영역에는 N형 불순물이 이미 이온주입되어 있어 N모스 전계효과 트랜지스터의 이동도등의 특성을 떨어뜨리는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체기판의 일측에 소정의 오픈영역을 갖는 N형 웰영역을 형성하고, 상기 N형 웰영역의 오픈 영역의 반도체기판에 상기 N형 웰영역 보다 얕은 깊이로 P형 웰영역을 형성하고 상기 P형 웰영역의 하부에 N형 매립 웰영역을 형성하여 상기 P형 웰영역을 고립시켜 상기 P형 웰영역상에 형성되는 N모스 전계효과 트랜지스터의 특성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.

본 발명의 다른 목적은 소정의 오픈영역을 갖는 N형 웰영역에 형성되어 있는 P형 웰영역의 하부에 고에너지 이온주입으로 N형 매립 웰영역을 형성하여 상기 P형 웰영역을 고립시켜 N모스 전계효과 트랜지스터의 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특성은, 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역과, 상기 제1웰영역의 오픈영역과 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역 보다 얕게 형성되어 있는 제1도전형의 제2 및 제3웰영역과, 상기 제1웰영역의 오픈영역에 형성되어 있는 제2웰영역의 하부에 형성되어 있는 제2도전형의 매립 웰영역을 구비함에 있다.

본 발명의 다른 특징은 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역과, 상기 제1웰영역의 오픈영역과 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역 보다 얕게 형성되어 있는 제1도전형의 제2 및 제3웰영역과, 상기 제1웰영역의 오픈영역에 형성되어 있는 제2웰영역의 하부에 형성되어 있는 제2도전형의 매립 웰영역과, 상기 제1, 제2 및 제3웰영역 경계 부분의 반도체기판상에 형성되어 있는 소자분리절연막과, 상기 반도체기판상에 형성되어 있는 게이트 산화막과, 상기 게이트산화막상에 형성되어 있는 게이트전극들과, 상기 게이트전극들 양측의 제1웰영역 및 제2, 제3웰영역에 각각 제1 및 제2도전형의 불순물 형성되어 있는 활성영역들을 구비함에 있다.

다른 목적을 달성하기 위한 본 발명의 다른 특징은, 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역을 형성하는 공정과, 상기 제1웰영역들의 오픈영역 및 반도체기판의 다른 부분에 깊이가 상기 제1웰영역 보다 얕게 제2 및 제3웰영역을 제1도전형의 불순물로 형성하는 공정과, 상기 제2웰영역의 하부에서 제2도전형의 매립 웰영역을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제2(a)도 및 제2(d)도는 본 발명에 따른 3중 웰 구조를 갖는 반도체소자의 제조 공정도로서, N형 웰영역에 의해 P형 웰영역이 고립되어 있는 경우의 예이며, 제2(d)도는 본 발명에 따른 3중 웰 구조를 갖는 반도체소자의 완성된 구조의 단면도이므로, 구조는 중복설명하지 않는다.

먼저, 제1도전형인 P형 반도체기판(1) 일측에 소정깊이로 제2도전형인 N형 웰영역(2A)을 통상의 마스크 및 이온주입 공정에 의해 형성한다. 이때 상기 N형 웰영역(2A) 내에서 P형 웰영역으로 예정되어 있는 부분은 N형 웰영역(2A)이 형성되어 있지 않은 오픈영역을 가지며, 상기 N형 웰영역(2A)은 10¹⁶-10¹⁸cm^-3정도의 도핑농도로서, 깊이는 약 1.5-5.0㎛ 정도로 형성한다. (제2(a)도 참조).

그다음 상기 N형 웰영역(2A)을 마스킹한 후, 제1도전형인 P형 불순물을 이온주입하여 상기 반도체기판(1)의 타측 및 상기 N형 웰영역(2A)의 오픈영역의 반도체기판(1)에 각각 제1 및 제2 P형 웰영역(3A),(3B)을 형성한다. 이때 상기 제1 및 제2 P형 웰영역(3A),(3B)의 깊이는 상기 N형 웰영역(2A) 보다 얕은 깊이, 예를 들어 1.0-4.5㎛ 정도의 깊이로 형성하고, 상기 제1 및 제2 P형 웰영역(3A),(3B)의 불순물 농도는 서로 다르거나 같을 수 있으며, 약 10¹⁶-10¹⁸cm^-3정도의 도핑농도로 형성한다.(제2(b)도 참조).

그후, 상기 제2 P형 웰영역(3B)의 하측에 N형 불순물을 이온주입한후, 활성화시켜 상기 제2 P형 웰영역(3B)의 하측에서 상기 분리되어 잇는 N형 웰영역(2A)을 연결하는 매립 N형 웰영역(2B)을 형성하여 3중 웰 구조를 완성한다. 따라서 상기 제2 P형 웰영역(3B)은 N형 불순물이 10¹⁶cm^-3정도의 저농도로 포함된다. (제2(c)도 참조).

그다음 상기 N형 웰영역(2A)과 제1 및 제2 P형 웰영역(3A),(3B) 사이의 반도체기판(1)에 소자 분리를 위한 소자분리절연막(4)을 형성하고, 상기 반도체기판(1) 상에 게이트산화막(5)을 형성한 후, 상기 게이트산화막(5) 상에 게이트전극(6)을 형성한다. 그다음 상기 게이트전극(6) 양측의 N형 웰영역(2A)과 제1 및 제2 P형 웰영역(3A),(3B)에 각각 P 및 N형 불순물을 이온주입하여 P 및 N형 소오스/드레인전극(7),(8)을 형성하여 P 및 N형 모스 전계효과 트랜지스터를 완성한다. 상기 제1 및 제2 P형 웰영역(3A),(3B) 상에 형성되는 N형 모스 전계효과 트랜지스터를 각각 -1 내지 -3정도의 백바이어스를 가하거나 한쪽을 접지시켜 소자 동작이 원활해지도록한다. (제2(d)도 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 3중 웰 구조를 갖는 반도체소자 및 그 제조방법은 P형 반도체기판의 일측상에 소정 부분이 오픈되어 있는 N형 웰영역을 형성하고, 상기 반도체기판의 타측 및 N형 웰영역내의 오픈된 부분에 상기 N형 웰영역 보다 얕은 깊이로 각각 제1 및 제2 P형 웰영역을 형성한 후, 상기 제2 P형 웰영역 하부에 매립 N형 웰영역을 형성하여 상기 오픈된 N형 웰영역 부분을 하측에서 연결하여, N형 웰영역에 의해 고립되어 있는 P형 웰영역을 형성하여, 상기 고립되어 있는 P형 웰영역내의 N형 불순물 농도를 최소화하였으므로, 상기 고립된 P형 웰영역에 형성되는 N 모스 전계효과 트랜지스터의 이동도가 증가되는 등 특성이 개선되어 공정수율 및 소자동작의 신뢰성이 향상되는 이점이 있다.

Claims (6)

1. 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역과, 상기 제1웰영역의 오픈영역과 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역 보다 얕게 형성되어 있는 제1도전형의 제2 및 제3웰영역과, 상기 제1웰영역의 오픈영역에 형성되어 있는 제2웰영역의 하부에 형성되어 있는 제2도전형의 매립 웰영역을 구비하는 반도체소자.
2. 제1항에 있어서, 상기 제1 및 제2도전형이 서로 반대 도전형이며, 각각 P 및 N형인 것을 특징으로 하는 반도체소자.
3. 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역과, 상기 제1웰영역의 오픈영역과 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역 보다 얕게 형성되어 있는 제1도전형의 제2 및 제3웰영역과, 상기 제1웰영역의 오픈영역에 형성되어 있는 제2웰영역의 하부에 형성되어 있는 제2도전형의 매립 웰영역과, 상기 제1, 제2 및 제3웰영역 경계 부분의 반도체기판상에 형성되어 있는 소자분리절연막과, 사기 반도체기판상에 형성되어 있는 게이트 산화막과, 상기 게이트산화막상에 형성되어 있는 게이트전극들과, 상기 게이트전극들 양측의 제1웰영역 및 제2, 제3웰영역에 각각 제1 및 제2도전형의 불순물 형성되어 있는 활성영역들을 구비하는 반도체소자.
4. 제1도전형의 반도체기판상의 일측에 소정의 오픈영역을 갖는 제2도전형의 제1웰영역을 형성하는 공정과, 상기 제1웰영역들의 오픈영역 및 반도체기판의 다른 부분에 깊이가 상기 제1웰영역 보다 얕게 제2 및 제3웰영역을 제1도전형의 불순물로 형성하는 공정과, 상기 제2웰영역의 하부에서 제2도전형의 매립 웰영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
5. 제4항에 있어서, 상기 제1웰영역을 10¹⁶-10¹⁸cm^-3정도의 도핑농도로서, 깊이는 약 1.5-5.0㎛ 정도로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제4항에 있어서, 상기 제2 및 제3웰영역을 10¹⁶-10¹⁸cm^-3정도의 도핑농도로서, 깊이는 약 1.0-4.5㎛ 정도로 형성하는 것을 특징으로하는 반도체소자의 제조방법.