KR0131723B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법

Info

Publication number
KR0131723B1
KR0131723B1 KR1019940012821A KR19940012821A KR0131723B1 KR 0131723 B1 KR0131723 B1 KR 0131723B1 KR 1019940012821 A KR1019940012821 A KR 1019940012821A KR 19940012821 A KR19940012821 A KR 19940012821A KR 0131723 B1 KR0131723 B1 KR 0131723B1
Authority
KR
South Korea
Prior art keywords
well region
semiconductor substrate
well
conductivity type
type
Prior art date
Application number
KR1019940012821A
Other languages
English (en)
Other versions
KR960002556A (ko
Inventor
김재갑
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940012821A priority Critical patent/KR0131723B1/ko
Priority to US08/468,552 priority patent/US5525532A/en
Priority to GB9511563A priority patent/GB2290165B/en
Priority to DE19520958A priority patent/DE19520958C2/de
Priority to CN95106329A priority patent/CN1037923C/zh
Publication of KR960002556A publication Critical patent/KR960002556A/ko
Priority to US08/598,551 priority patent/US5726476A/en
Application granted granted Critical
Publication of KR0131723B1 publication Critical patent/KR0131723B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Abstract

본 발명은 3중 웰 구조를 갖는 반도체소자 및 그 제조방법에 관한것으로서, P형 반도체기판의 일측에 두곳의 오픈영역을 고립시키는 트랜치를 형성하고, 상기 트랜치에 의해 분리되어 있는 반도체기판의 일측에 N형 웰영역을 하며, 상기 트랜치에 의해 분리되어 있는 반도체기판의 타측에 소정깊이로 N형 매립 웰영역을 형성한 후, 상기 N형 매립 웰영역의 상측에 P형 웰영역을 형성하고, 상기 반도체기판상에 각각 모스 전계효과 트랜지스터를 형성하였으므로, 상기 고립되어 있는 P형 웰영역내의 N형 불순물 농도가 최소화되어 상기 고립된 P형 웰영역에 형성되는 N모스 전계효과 트랜지스터의 이동도가 증가되는 등 특성이 개선되어 공정수율 및 소자동작의 신뢰성이 향상된다.

Description

반도체소자 및 그 제조방법
제1a도 내지 제1c도는 종래 3중 웰 구조를 갖는 반도체소자의 제조 공정도.
제2a도 내지 제2d도는 본 발명에 따른 3중 웰구조를 갖는 반도체소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : N형 웰영역
2A : N형 매립 웰영역 3A : 제1P형 웰영역
3B : 제 2P형 웰영역 4 : 소자분리절연막
5 : 게이트산화막 6 : 게이트전극
7 : N형 소오스/드레인전극 8 : P형 소오스/드레인전극
9 : 트랜치 10 : 절연막
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 서로 다른 도전형의 웰영역 내부에 고립되는 웰영역을 갖는 3중 웰 구조의 반도체소자에서 P형 반도체기판 일측의 서로 다른 도전형의 웰영역의 경계부분으로 예정되어 있는 부분에 소정 깊이의 트랜치를 형성하고 이를 절연막으로 메워 소자를 분리하고, 상기 트랜치에 의해 고립되어 있는 반도체기판의 일측에 소정 깊이의 N형 웰영역을 형성하고, 상기 트랜치에 의해 고립되어 있는 반도체기판의 타측에 N형 매립 웰영역을 형성하며, 그 상측에 P웰영역을 형성하여 상기 P형의 웰영역상에 형성되는 소자의 신뢰성을 향상시키고 소자를 고집적화할 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체소자가 고집적화되어 감에 따라 하나의 반도체기판에 P형 및 N형 웰영역을 형성하고, 서로 다른 도전형의 웰영역내에도 별도의 웰영역을 형성하여 3중 웰구조를 갖도록 하여 소자를 고집적화한다.
그 예로서, P 및 N모스 트랜지스터를 함께 가지는 씨모스(complementrymos) 트랜지스터는 소비전력이 매우 적고, 동작속도가 매우 빠른 이점이 있다.
종래 3중 웰 구조를 갖는 반도체소자의 제조방법을 제1a도 내지 제1c도를 참조하여 살펴보면 다음과 같다.
먼저, P형 반도체기판(1)의 일측에 통상의 감광막 패턴을 마스크로 이온주입하여 N형 웰영역(2)을 형성한후, 제(1a도 참조), 상기 반도체기판(1)에서 상기 N형 웰영역(2)이 형성되지 않은 타측 및 상기 N형 웰영역(2)내의 소정 부분에 각각 제1 및 제2P형 웰영역(3A),(3B)을 상기 N형 웰영역(2) 보다 얕은 깊이로 형성한다. (제1b도 참조).
그 다음 상기 N형 웰영역(2)과 상기 제1 및 제2P형 웰영역(3A), (3B)들간의 경계 부분상에 소자분리를 위한 소자분리절연막(4)을 형성하고, 상기 반도체기판(1)상에 게이트산화막(5)과 게이트전극(6)을 순차적으로 형성한 후, 상기 게이트전극(6) 양측의 N형 웰영역(2)과 상기 제1 및 제2P형 웰영역(3A),(3B)에 P 및 N형 불순물을 이온주입하여 P 및 N 형 소오스/드레인전극(7),(8)을 형성하여 P 및 N모스 전계효과 트랜지스터를 완성한다. (제1c도 참조).
상기와 같은 종래 방법에 따른 3중 웰 구조를 갖는 반도체소자는 P형 반도체기판상의 일측에 N형 웰영역을 형성하고, 상기 반도체기판의 타측 및 N형 웰영역의 소정부분에 각각 P형 웰영역을 형성한 후, 각각의 웰영역에 모스 전계효과 트랜지스터를 형성하므로, 상기 N형 웰영역 내부에 형성되는 P형 웰영역에는 N형 불순물이 이미 이온주입되어 있어 N모스 전계효과 트랜지스터의 이동도등의 특성을 떨어뜨리는 문제점이 있다.
또한 종래의 3중 웰 구조를 갖는 반도체소자는 소자분리영역을 필드산화막등으로 형성하여 소자의 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 3중 웰 구조를 갖는 반도체소자에서 반도체기판 일측에 오픈영역을 갖는 소정 깊이의 트랜치를 형성하고 이를 절연막으로 메워 소자를 분리하고, 상기 트랜치에 의해 고립되어 있는 반도체기판에 소정 깊이의 제1도전형의 매립 웰영역을 형성하고, 그 상측에 제2도전형의 웰영역을 형성하여 상기 제2도전형의 웰영역상에 형성되는 소자의 신뢰성을 향상시키고 소자의 고집적화에 유리한 반도체소자를 제공함에 있다.
본 발명의 다른 목적은 3중 웰영역을 갖는 반도체소자에서 트랜치에 의해 분리되어 있는 반도체기판상의 소정깊이에 고에너지 이온주입으로 N형매립 웰영역을 형성하고 그 상측에 P형 웰영역을 형성하여 상기 P형 웰영역을 고립시켜 N모스 전계효과 트랜지스터의 특성을 향상시킬수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 제1도전형의 반도체기판의 일측에 형성되어 있는 제2도전형의 제1웰영역과, 상기 제1웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역 보다 얕게 형성되어 있는 제1도전형의 제 2 웰영역과, 상기 제1 및 제 2 웰영역 이외의 반도체기판에 형성되어 있는 제 2 도전형의 매립 웰영역과, 상기 제1 및 제2 웰영역 이외의 반도체기판에 형성되어 있는 제1도전형의 제3웰영역과, 상기 제1, 제2 및 제3 웰영역의 경계 부분상의 반도체기판이 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치를 구비함에 있다.
본 발명에 따른 3중 웰구조를 갖는 반도체소자의 다른 특징은, 제1도전형의 반도체기판의 일측에 형성되어 있는 제2도전형의 제1웰영역과, 상기 제1웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제1웰영역보다 얕게 형성되어 있는 제1도전형의 제2웰영역과, 상기 제2웰영역의 하부에서 형성되어 있는 제2도전형의 매립 웰영역과, 상기 제1 및 제2웰영역 이외의 반도체기판에 형성되어 있는 제1도전형의 제3웰영과, 상기 제1, 제2 및 제3웰영역의 경계 부분상의 반도체기판이 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치와, 상기 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트 산화막상에 형성되어 있는 게이트전극과, 상기 게이트전극 양측의 제 1 웰영역 및 제 2 , 제 3 웰영역상에 각각 제 1 및 제 2 도전형의 불순물로 형성되어 있는 확산영역을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 제 1 도전형의 반도체기판의 일측에 반도체기판의 소정 부분을 두 개의 오픈영역을 갖도록 분리시키는 트랜치를 형성하는 공정과, 상기 트랜치를 절연층으로 메우는 공정과, 상기 트랜치에 의해 분리된 오픈영역의 일측에 제 2 도전형의 제 1 웰영역을 형성하는 공정과, 상기 타측 오픈영역의 반도체기판에 소정 깊이로 제 2 도전형의 매립 웰영역을 형성하는 공정과, 상기 매립 웰영역의 상측에 깊이가 상기 제 1 웰영역 보다 얕게 제 1 도전형의 제 2 웰영역을 형성하는 공정과, 상기 반도체기판의 다른 부분에 제 1 도전형의 제 3 웰영역을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2a 및 제2d도는 본 발명에 따른 3중 웰 구조를 갖는 반도체소자의 제조 공정도로서, P형 웰영역에 의해 N형 웰영역이 고립되어 있는 경우의 예이며, 제2d도는 본 발명에 따른 3중 웰 구조를 갖는 반도체소자의 완성된 구조의 단면도이므로, 구조는 중복설명하지 않는다.
먼저, 제 1 도전형인 P형 반도체기판(1)의 일측에 두부분의 오픈영역을 분리하는 소정깊이, 예를들어 2.0 - 6.0㎛ 깊이의 트랜치(9)를 형성한 후, 상기 트랜치(9)를 산화막이나 질화막등의 절연층(10)으로 메운다.(제2a도 참조).
그다음 상기 트랜치(9)에 의해 분리되어 있는 반도체기판(1)의 일측에 제 2 도전형인 N형 웰영역(2)을 소정깊이, 예를들어 1.5 - 5.0㎛ 정도의 깊이 및 소정 농도, 예를들어 1016- 1018㎝-3정도의 도핑농도로 형성한 후 상기 트랜치(9)에 의해 분리되어 있는 타측의 반도체기판(1)에 소정 깊이로 N형 불순물이 이온주입하고 활성화시켜 N형 매립 웰영역(2A)을 형성한다.(제2b도 참조).
그다음 상기 반도체기판(1)의 타측과 N형 매립 웰영역(2A)의 상측에 각각 제 1 및 제 2 P형 웰영역(3A), (3B)을 형성한다. 이때 상기 제 1 및 제 2 P형 웰영역(3A), (3B)의 깊이는 상기 N형 웰영역(2) 보다 얕은 깊이, 예를들어 1.0-4.5㎛ 정도의 깊이로 형성하며, 상기 제 1 및 제 2 P형 웰영역(3A), (3B)의 도핑농도는 서로 같거나 다른수 있고, 약 1016-1018㎝-3정도의 도핑농도로 형성하며 3중 웰 구조를 완성한다.
따라서 상기 제 2 P형 웰영역(3B)은 N형 불순물 1015㎝-3정도이하의 저농도로 포함된다.(제2c도 참조).
그후, 상기 제 1 P형 웰영역(3A)의 소정 부분에 소자분리를 위한 소자 분리절연막(4)을 형성하고 상기 반도체기판(1) 상에 게이트산화막(5)과 게이트전극(6)을 형성한 후, 상기 게이트전극(6) 양측의 N형 웰영역(2)과 제 1 및 제 2P형 웰영역(3A),(3B)에 각각 P 및 N형 불순물을 이온주입하여 P 및 N형 소오스/드레인전극(7),(8)을 형성하여 P 및 N형 모스 전계효과 트랜지스터를 완성한다.(제2d도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 3중 웰 구조를 갖는 반도체소자 및 그 제조방법은 P형 반도체기판의 일측에 두곳의 오픈영역을 고립시키는 트랜치를 형성하고, 상기 트랜치에 의해 분리되어 있는 반도체기판의 일측에 N형 웰영역을 하며, 상기 트랜치에 의해 분리되어 있는 반도체기판의 타측에 소정깊이로 N형 매립 웰영역을 형성한 후, 상기 N형 매립 웰영역의 상측에 P형 웰영역을 형성하고, 상기 반도체기판상에 각각 모스 전계효과 트랜지스터를 형성하였으므로, 상기 고립되어 있는 P형 웰영역내의 N형 불순물 농도가 최소화되어 상기 고립된 P형 웰영역상에 형성되는 N모스 전계효과 트랜지스터의 이동도가 증가되는 등 특성이 개선되어 공정수율 및 소자동작의 신뢰성이 향상되는 이점이 있다.

Claims (6)

  1. 제1도전형의 반도체기판의 일측에 형성되어 있는 제 2 도전형의 제 1 웰영역과, 상기 제 1 웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며 깊이가 상기 제 1 웰영역 보다 얕게 형성되어 있는 제 1 도전형의 제 2 웰영역과, 상기 제 2 웰영역의 하부에서 형성되어 있는 제 2 도전형의 매립 웰영역과, 상기 제 1 및 제 2 웰영역 이외의 반도체기판에 형성되어 있는 제 1 도전형의 제 3 웰영역과, 상기 제 1, 제 2 및 제 3 웰영역의 경계 부분상의 반도체기판의 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치를 구비하는 반도체소자.
  2. 제1항에 있어서. 상기 제 1 및 제 2 도전형이 서로 반대 도전형이며, 각각 P 및 N형인 것을 특징으로 하는 반도체소자.
  3. 제1도전형의 반도체기판의 일측에 형성되어 있는 제 2 도전형의 제 2 웰영역과, 상기 제 1 웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제 1 웰영역 보다 얕게 형성되어 있는 제 1 도전형의 제 2 웰영역과, 상기 제 2 웰영역의 하부에서 형성되어 있는 제 2 도전형의 매립 웰영역과, 상기 제 1 및 제 2 웰영역 이외의 반도체기판에 형성되어 있는 제 1 도전형의 제 3 웰영역과, 상기 제 1 제 2 및 제 3 웰영역의 경계 부분상의 반도체기판이 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치와, 상기 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트 산화막상에 형성되어 있는 게이트전극과, 상기 게이트전극 양측의 제 1 웰영역 및 제 2 제 3 웰영역상에 각각 제 1 및 제 2 도전형의 불순물로 형성되어 있는 확산영역을 구비하는 반도체소자.
  4. 제1도전형의 반도체기판의 일측에 반도체기판의 소정 부분을 두 개의 오픈영역을 갖도록 분리시키는 트랜치를 형성하는 공정과, 상기 트랜치를 절연층으로 메우는 공정과,상기 트랜치에 의해 분리된 오픈영역의 일측에 제 2 도전형의 제 1 웰영역을 형성하는공정과, 상기 타측의 오픈영역의 반도체기판에 소정 깊이로 제 2 도전형의 매립 웰영역을 형성하는 공정과, 상기 매립 웰영역의 상측에 깊이가 상기 제 1 웰영역 보다 얕게 제 1 도전형의 제 2 웰영역을 형성하는 공정과, 상기 반도체기판의 다른 부분에 제 1 도전형의 제 3 웰영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  5. 제4항에 있어서, 상기 제 1 웰영역을 1016- 1018㎝-3정도의 도핑농도로서, 깊이는 약 1.5-5.0 ㎛ 정도로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제4항에 있어서, 상기 제 2 및 제 3 웰영역을 1016-1018㎝-3정도의 도핑농도로서, 깊이는 약 1.0-4.5㎛ 정도로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019940012821A 1994-06-08 1994-06-08 반도체소자 및 그 제조방법 KR0131723B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019940012821A KR0131723B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법
US08/468,552 US5525532A (en) 1994-06-08 1995-06-06 Method for fabricating a semiconductor device
GB9511563A GB2290165B (en) 1994-06-08 1995-06-07 Semiconductor device and method of fabrication thereof
DE19520958A DE19520958C2 (de) 1994-06-08 1995-06-08 Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
CN95106329A CN1037923C (zh) 1994-06-08 1995-06-08 半导体器件及其制造方法
US08/598,551 US5726476A (en) 1994-06-08 1996-02-08 Semiconductor device having a particular CMOS structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940012821A KR0131723B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960002556A KR960002556A (ko) 1996-01-26
KR0131723B1 true KR0131723B1 (ko) 1998-04-14

Family

ID=19384852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012821A KR0131723B1 (ko) 1994-06-08 1994-06-08 반도체소자 및 그 제조방법

Country Status (5)

Country Link
US (2) US5525532A (ko)
KR (1) KR0131723B1 (ko)
CN (1) CN1037923C (ko)
DE (1) DE19520958C2 (ko)
GB (1) GB2290165B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5573962A (en) * 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process
US5753956A (en) * 1996-01-11 1998-05-19 Micron Technology, Inc. Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
US5612242A (en) * 1996-03-11 1997-03-18 United Microelectronics Corp. Trench isolation method for CMOS transistor
TW362275B (en) * 1996-09-05 1999-06-21 Matsushita Electronics Corp Semiconductor device and method for producing the same
KR100239402B1 (ko) * 1997-04-02 2000-02-01 김영환 반도체 소자의 웰과 그 형성방법
GB2327146A (en) * 1997-07-10 1999-01-13 Ericsson Telefon Ab L M Thermal insulation of integrated circuit components
JPH11274418A (ja) * 1998-03-25 1999-10-08 Nec Corp 半導体装置
JP2000091443A (ja) * 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
GB2344689A (en) 1998-12-07 2000-06-14 Ericsson Telefon Ab L M Analogue switch
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
US6642583B2 (en) * 2001-06-11 2003-11-04 Fuji Electric Co., Ltd. CMOS device with trench structure
US6885078B2 (en) * 2001-11-09 2005-04-26 Lsi Logic Corporation Circuit isolation utilizing MeV implantation
KR100797138B1 (ko) * 2002-06-26 2008-01-22 세미이큅, 인코포레이티드 상보형 금속 산화막 반도체 디바이스, 및 금속 산화막 반도체 디바이스와 상보형 금속 산화막 반도체 디바이스를 형성하는 방법
US6686595B2 (en) 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
JP4755405B2 (ja) * 2004-10-13 2011-08-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5375402B2 (ja) * 2009-07-22 2013-12-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
BR112015004192B1 (pt) * 2012-08-28 2021-02-09 Janssen Sciences Ireland Uc sulfamoíl-arilamidas, composição farmacêutica que os compreende e uso das mesmas no tratamento da hepatite b
CN104282734B (zh) * 2014-09-24 2018-02-06 上海华虹宏力半导体制造有限公司 与cmos工艺兼容的沟道隔离的原生器件及其制造方法
CN104362095B (zh) * 2014-11-05 2017-12-01 北京大学 一种隧穿场效应晶体管的制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置
DE3583575D1 (de) * 1984-10-17 1991-08-29 Hitachi Ltd Komplementaere halbleiteranordnung.
GB8426897D0 (en) * 1984-10-24 1984-11-28 Ferranti Plc Fabricating semiconductor devices
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
US4825275A (en) * 1987-05-28 1989-04-25 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
JP2666384B2 (ja) * 1988-06-30 1997-10-22 ソニー株式会社 半導体装置の製造方法
US5006476A (en) * 1988-09-07 1991-04-09 North American Philips Corp., Signetics Division Transistor manufacturing process using three-step base doping
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
US4960726A (en) * 1989-10-19 1990-10-02 International Business Machines Corporation BiCMOS process
US5250837A (en) * 1991-05-17 1993-10-05 Delco Electronics Corporation Method for dielectrically isolating integrated circuits using doped oxide sidewalls
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
DE19520958A1 (de) 1995-12-14
KR960002556A (ko) 1996-01-26
CN1037923C (zh) 1998-04-01
GB2290165B (en) 1998-07-29
GB9511563D0 (en) 1995-08-02
DE19520958C2 (de) 1997-09-11
CN1119347A (zh) 1996-03-27
US5525532A (en) 1996-06-11
GB2290165A (en) 1995-12-13
US5726476A (en) 1998-03-10

Similar Documents

Publication Publication Date Title
KR0131723B1 (ko) 반도체소자 및 그 제조방법
KR100363353B1 (ko) 반도체 장치 및 그 제조 방법
US5266515A (en) Fabricating dual gate thin film transistors
US4918510A (en) Compact CMOS device structure
KR870006676A (ko) 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정
KR870000763A (ko) 반도체 장치 및 그 제조방법
KR100213201B1 (ko) 씨모스 트랜지스터 및 그 제조방법
JP2000196090A (ja) ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
KR100232197B1 (ko) 반도체 소자의 제조 방법
KR950034667A (ko) 반도체 소자 및 그 제조방법
KR19990006727A (ko) 반도체장치의 제조방법
EP0386779B1 (en) MOS field-effect transistor having a high breakdown voltage
KR100278910B1 (ko) 반도체소자 및 그 제조방법
KR100317688B1 (ko) 반도체장치의 제조방법
KR100259586B1 (ko) 반도체장치 제조방법
KR0161893B1 (ko) 반도체 소자의 구조 및 제조방법
KR100321757B1 (ko) 이중채널을갖는트랜지스터및그제조방법
JP2808620B2 (ja) 半導体装置の製造方法
KR950006490B1 (ko) 반도체 장치의 트랜지스터 제조방법
KR100327438B1 (ko) 저전압 트랜지스터의 제조방법
KR100460802B1 (ko) 바디-에펙트가개선된씨모스소자및그제조방법
KR950006489B1 (ko) 씨모오스 트랜지스터의 제조방법
KR950021665A (ko) 반도체 장치 및 그의 제조방법
KR940009359B1 (ko) 바이씨모스(bicmos)의 구조 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee