KR100460802B1 - 바디-에펙트가개선된씨모스소자및그제조방법 - Google Patents
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Abstract
본 발명은 소스/드레인 영역이 불순물 농도가 높은 웰(Well) 영역내에 형성되고 채널 영역이 농도가 낮는 기판 상에 형성된 씨모스(CMOS) 소자에 관한 것으로, 그 제조방법은 제 1 도전형 반도체 기판의 PMOS 트랜지스터 영역에 고농도의 제 2 도전형 웰을 형성하는 1단계와, 상기 결과물의 PMOS 트랜지스터의 채널 영역과 채널 영역 이외의 NMOS 트랜지스터 영역에 해당하는 상기 웰 표면 근방에 제 1 도전형 불순물을 고농도로 주입하여 제 1 도전형 웰과 제 1,2 도전형 불순물이 카운트 도핑된 불순물층을 형성하는 2단계와, 상기 결과물 상부에 산화막과 폴리실리콘층을 형성한 후 선택적으로 식각하여 PMOS 및 NMOS 트랜지스터의 채널 영역 상부에 각각의 게이트산화막과 게이트를 형성하는 3단계와, 상기 각 웰들에 각각 웰에 주입된 불순물과 반대형인 불순물을 고농도로 주입하여 제 1,2 도전형 소스/드레인 영역들을 형성하는 4단계를 포함한다.
본 발명에 따른 CMOS 소자는 PMOS 트랜지스터의 채널 영역은 인과 붕소가 카운트 도핑(Count doping)되고 NMOS 트랜지스터의 재널 영역은 기판 그대로 사용하기 때문에 결국 채널 영역은 불순물 농도가 낮고, 웰들은 불순물 농도가 높다. 따라서, 펀치드로우 내압특성은 그대로 유지되면서 바디-에펙트에 의한 전압 소모가 낮아진다.
Description
본 발명은 씨모스(CMOS) 소자에 관한 것으로서, 특히 저전압 특성이 요구되는 IC 카드나 마이콤 제품 등에 적용할 수 있도록 바디-에펙트(Body-effect)가 개선된 CMOS 소자 및 그 제조방법에 관한 것이다.
종래에는 반도체 기판 상에 또는 웰(well) 위에 CMOS 소자를 형성하였다. 먼저 도 1에 도시된 바와 같이 웰 위에 CMOS 소자를 형성한 경우에 대해 구체적으로 설명한다.
CMOS 소자는 실리콘 기판(10)상의 PMOS와 NMOS 트랜지스터 영역에 각각 다른 도전형의 불순물을 주입하여 웰(30)(30a)을 형성한 다음 활성층과 비활성층 영역을 분리하기 위한 필드산화막(40)을 형성한다. 다음 그 결과물상에 산화막과 폴리실리콘 침적한 후 선택적으로 식각하여 게이트산화막(50)(50a)과 게이트(60)(60a)을 형성하고, 각 웰(30)(30a)의 표면 근방에 고농도의 불순물을 주입하여 소스/드레인 영역(70)(70a)(72)(72a)을 형성한다.
그러나, 이러한 CMOS 소자는 웰의 불순물 농도가 높아서 펀치드로우(Punchthrough) 내압 특성은 좋지만, 바디-에펙트(Body-effect)가 크게 작용한다. 따라서, 트랜지스터가 패스(Pass) 트랜지스터로 쓰이는 경우에는 바디-에펙트에 의한 전압 소모가 증가하므로, 저전압을 요구하는 소자에 적용하는 데에는 한계가 있다.
반면에 반도체 기판 상에 CMOS 소자를 형성하는 경우에는 기판의 불순물 농도가 낮아서 바디-에펙트에 의한 전압소모는 감소하나 펀치드로우 내압 특성이 불량하게 된다.
본 발명의 목적은 저전압을 요구하는 소자에 적용 가능하도록 펀치드로우 내압 특성은 유지되면서 바디-에펙트가 개선된 CMOS 소자를 제공하는 데에 있다.
또한 본 발명의 다른 목적은 바디-에펙트가 개선된 CMOS 소자의 제조방법을 제공하는 데에 있다.
본 발명의 목적을 달성하기 위한 바디-에펙트가 개선된 CMOS 소자는, 저농도의 제 2 도전형 불순물로 도핑된 반도체 기판과, 상기 반도체 기판 상에 형성되는 각 채널 영역을 제외한 PMOS 및 NMOS 트랜지스터 영역에 고농도의 제 1 및 제 2 도전형 불순물이 각각 도핑되어 형성된 제 1 및 제 2 웰과, 상기 제 1 및 제 2 웰사이의 상기 반도체 기판상에서 활성 영역과 비활성 영역을 분리 구분하도록 형성된 필드산화막과, 상기 PMOS 및 NMOS 트랜지스터 영역의 상기 채널 영역 상부에 형성되는 게이트산화막 및 게이트들과, 상기 게이트 양측의 상기 제 1 및 제 2 웰 표면 근방에서 상기 각 제 1 및 제 2 웰에 도핑된 도전형 불순물과 서로 반대되는 도전형 불순물이 고농도로 도핑된 제 1 및 제 2 소스/드레인 영역들과, 상기 PMOS 및 NMOS 트랜지스터의 채널 영역 중 적어도 어느 하나의 내부에서 제 1 도전형 불순물과 제 2 도전형 불순물이 카운트 도핑된 불순물층을 포함하는 데에 그 특징이 있다.
또한 바디-에펙트가 개선된 CMOS 소자의 제조방법은, 제 2 도전형 불순물이 도핑된 반도체 기판의 PMOS 트랜지스터 영역에 상기 제 2 도전형 불순물과 반대되는 제 1 도전형 불순물을 고농도로 이온주입하여 제 1 웰을 형성하는 1단계와, 상기 반도체 기판의 NMOS 트랜지스터 영역의 채널 영역 양측과, 상기 PMOS 트랜지스터 영역의 채널 영역에 고농도의 제 2 도전형 불순물을 선택적으로 이온주입하여 NMOS 트랜지스터 영역에 제 2 웰을 형성하고, 상기 PMOS 트랜지스터의 채널영역에 상기 제 1 및 제 2 도전형 불순물이 카운트 도핑된 불순물층을 형성하는 2단계와, 상기 결과물 상부에 산화막과 폴리실리콘층을 형성한 후 상기 PMOS 및 NMOS 트랜지스터 영역의 소스/드레인 영역에 형성되는 상기 산화막 폴리 실리콘층을 식각하여 PMOS 및 NMOS 트랜지스터 영역의 채널 영역 상부에 각각의 게이트산화막과 게이트를 형성하는 3단계와, 상기 제 1 및 제 2웰의 표면 근방에 상기 제 1 및 제 2 웰에 주입된 불순물과 반대되는 도전형 불순물을 고농도로 이온주입하여 제 1 및2 도전형 소스/드레인 영역들을 형성하는 4단계를 포함하는 데에 그 특징이 있다.
이하, 본 발명에 따른 바디-에펙트가 개선된 CMOS 소자의 제조공정을 첨부된 도면을 참조하여 상세하게 설명하고자 한다.
도 2 내지 도 5는 본 발명에 따른 CMOS 소자의 제조공정순 단면도이고, 도 6과 도 7은 도 2 및 도 3의 제조공정에서의 소자 평면도이다.
먼저 도 2에 도시된 바와 같이, P형(예를 들어 제 2 도전형이라 칭함)불순물로 도핑된 실리콘 기판(10)상에 약 1500Å 두께의 제 1 패드산화막(42)을 형성한 다음 그 위에 이온주입마스크로서 포토레지스트(100)를 침적한 후 사진 공정으로 PMOS 트랜지스터 영역이 오픈되는 포토레지스트 패턴을 형성한다. 이어서 포토레지스트(100) 오픈 영역의 제 1 패드산화막(42)을 식각하여 제거한 후, 그 결과물의 상부로부터 인(P)과 같은 N형(예를 들어 제 1 도전형이라 칭함) 도전형 불순물을 고농도로 주입하여 PMOS 트랜지스터 영역의 기판(10) 표면 근방에 N+웰(30a, 예를 들어 제 1 웰이라 칭함 )을 형성한다.
이 공정에서 포토레지스트(100) 패턴은 도 6에 도시된 바와 같이 PMOS 트랜지스터가 형성될 부분이 오픈된 상태이다. 여기서 점선으로 표시한 도면부호 20, 20a는 활성층 영역을, 60', 60a'는 게이트가 형성될 영역을 나타낸 것이다.
다음 상기 결과물에 대해 산화 공정을 진행한 후 포토레지스트(100)와 잔여 제 1 패드산화막(42)을 제거한다. 그러면 PMOS 트랜지스터 영역이 그외 나머지 부분 보다 단차가 낮게 되어 이후 공정에서 얼라인(Align)이 가능하게 된다.
다음 도 3에 도시된 바와 같이, 상기 결과물 상에 제 2 패드산화막(44)을 형성한 후 그 위에 포토레지스트(102)를 침적한다. 이어서 사진 공정으로 상기 포토레지스트(102)를 선택적으로 노광하여 NMOS 트랜지스터 영역의 채널 영역 이외의 부분과 PMOS 트랜지스터 영역의 채널 영역이 오픈되도록 패터닝하고, 그 결과물의 상부로부터 붕소(B)와 같은 P형 도전형 불순물을 고농도로 주입하여 P+웰(30', 30", 예를 들어 제 2 웰이라 칭함)을 형성한다. 이때 NMOS 트랜지스터의 채널 영역이 될 부분은 포토레지스트(102)가 덮혀 있어 붕소가 주입되지 못하며, PMOS 트랜지스터 영역의 채널 영역은 인이 주입된 영역에 붕소가 다시 주입되어 카운트 도핑(Count doping)된 불순물층(32)이 형성된다.
이 공정에서 포토레지스트(102) 패턴은 도 7에 도시된 평면도에 예시했듯이, PMOS 트랜지스터 영역의 채널 영역과 NMOS 트랜지스터 영역의 채널 영역 이외의 부분에 덮혀 있는 바, 상기 반도체 기판(10) 상부로부터 주입되는 불순물이 NMOS 트랜지스터의 채널 영역 이외의 부분과 PMOS의 채널 영역에 주입되는 것이다.
다음 도 4에 도시된 바와 같이, 상기 결과물 상의 포트레지스트(102) 및 제 2 패드산화막(44)을 제거한 후 소자 격리 구조인 필드산화막(40)을 형성하여 활성층과 비활성층 영역을 구분한다.
다음 도 5에 도시된 바와 같이, 상기 결과물 상에 산화막과 폴리실리콘층을 순차적으로 형성하고 포토 및 건식식각 공정을 실시하여 게이트산화막(50)(50a)과 게이트(60)(60a)를 형성한다. 이어서 포토 공정 및 불순물 이온주입 공정을 실시되게 되는데, 이때, 상기 NMOS 트랜지스터의 영역과 PMOS 트랜지스터 영역의 제 1 및 제 2 웰(30')(30")(30a) 표면근방 내에는 상기 각각의 웰에서 주입된 도전형 불순물과 서로 반대되는 도전형 불순물이 고농도로 주입되어 N+, P+ 소스/드레인 영역(70, 72, 70a, 72a 예를 들어 제 1 및 제 2 소스/드레인 영역이라 칭함)들이 형성되게 한다.
이후 통상의 방법에 따라 콘택과 배선 형성 공정을 실시하여 본 발명에 따른 CMOS 소자를 제조한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 CMOS 소자는 소스/드레인 영역이 고농도의 불순물이 주입된 웰 영역에 형성되고, 채널 영역이 저농도의 불순물이 주입된 반도체 기판상에 형성되므로, 펀치드로우 내압특성이 그대로 유지되면서 바이-에펙트에 의한 전압 소모는 줄어들게 되는 것이다.
도 1은 종래 씨모스(CMOS) 소자의 구조 단면도.
도 2 내지 도 5는 본 발명에 따른 CMOS 소자의 제조공정순 단면도.
도 6과 도 7은 도 2 및 도 3에 도시된 공정상에서의 소자 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 실리콘 기판 20,20a : 활성 영역
30,30a,30',30" : 웰 32 : 불순물층
40 : 필드산화막 42 : 제 1 패드산화막
44 : 제 2 패드산화막 50,50a : 게이트산화막
60,60a : 게이트 60',60a' : 게이트 형성 영역
70,70a : 소스 영역 72,72a : 드레인 영역
100,102 : 포토레지스트
Claims (3)
- 저농도의 제 2 도전형 불순물로 도핑된 반도체 기판과,상기 반도체 기판 상에 형성되는 각 채널 영역을 제외한 PMOS 및 NMOS 트랜지스터 영역에 고농도의 제 1 및 제 2 도전형 불순물이 각각 도핑되어 형성된 제 1 및 제 2 웰과,상기 제 1 및 제 2 웰사이의 상기 반도체 기판상에서 활성 영역과 비활성 영역을 분리 구분하도록 형성된 필드산화막과,상기 PMOS 및 NMOS 트랜지스터 영역의 상기 채널 영역 상부에 형성되는 게이트산화막 및 게이트들과,상기 게이트 양측의 상기 제 1 및 제 2 웰 표면 근방에서 상기 각 제 1 및 제 2 웰에 도핑된 도전형 불순물과 서로 반대되는 도전형 불순물이 고농도로 도핑된 제 1 및 제 2 소스/드레인 영역들과,상기 PMOS 및 NMOS 트랜지스터의 채널 영역 중 적어도 어느 하나의 내부에서 제 1 도전형 불순물과 제 2 도전형 불순물이 카운트 도핑된 불순물층을 포함하는 바이-에펙트가 개선된 씨모스 소자.
- 제 2 도전형 불순물이 도핑된 반도체 기판의 PMOS 트랜지스터 영역에 상기 제 2 도전형 불순물과 반대되는 제 1 도전형 불순물을 고농도로 이온주입하여 제 1 웰을 형성하는 1단계와,상기 반도체 기판의 NMOS 트랜지스터 영역의 채널 영역 양측과, 상기 PMOS 트랜지스터 영역의 채널 영역에 고농도의 제 2 도전형 불순물을 선택적으로 이온주입하여 NMOS 트랜지스터 영역에 제 2 웰을 형성하고, 상기 PMOS 트랜지스터의 채널 영역에 상기 제 1 및 제 2 도전형 불순물이 카운트 도핑된 불순물층을 형성하는 2 단계와,상기 결과물 상부에 산화막과 폴리실리콘층을 형성한 후 상기 PMOS 및 NMOS 트랜지스터 영역의 소스/드레인 영역에 형성되는 상기 산화막 폴리 실리콘층을 식각하여 PMOS 및 NMOS 트랜지스터 영역의 채널 영역 상부에 각각의 게이트산화막과 게이트를 형성하는 3단계와,상기 제 1 및 제 2웰의 표면 근방에 상기 제 1 및 제 2 웰에 주입된 불순물과 반대되는 도전형 불순물을 고농도로 이온주입하여 제 1 및2 도전형 소스/드레인 영역들을 형성하는 4단계를 포함하는 바이-에펙트가 개선된 씨모스 소자의 제조방법.
- 제 2 항에 있어서, 1단계 공정은,반도체 기판 상에 제 1 패드산화막을 형성한 후 그 위에 이온 주입을 위한 포토레지스트 패턴을 형성하는 단계,상기 결과물 상부로부터 기판의 표면 근방에 제 1 도전형의 불순물을 주입하는 단계,상기 제 1 패드 산화막을 제거하고, 산화 공정을 실시하여 상기 반도체 기판상에 제 2 패드 산화막을 성장시키는 단계,상기 반도체 기판의 NMOS 트랜지스터 영역의 채널 영역 양측과, 상기 PMOS 트랜지스터 영역의 채널 영역에 상기 제 2 도전형 불순물을 이온주입하기 위한 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 바이-에펙트가 개선된 씨모스 소자의 제조방법.
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