JP4755405B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
プロセッサなどの半導体装置の省電力化のためには、プロセッサなどにかかる処理負荷に応じて多段階に電圧を変更することが有効である。すなわち、半導体装置内のトランジスタが設けられている領域に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
また、プロセッサなどの半導体装置内には、それぞれ機能が異なる複数の領域が設けられている場合があり、これらの領域ごとにトランジスタのゲート電極の閾値を制御する要請がある。この場合にも、半導体装置内の特定の領域毎に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
従来のバックバイアス印加が可能な半導体装置として、例えば特許文献１に記載されたものがある。この文献には、一導電型半導体基板に逆導電型ウェル領域を設け、この逆導電型ウェル領域内に一導電型の電界効果トランジスタを、基板に逆導電型の電界効果トランジスタを形成する。また、逆導電型の電界効果トランジスタの形成されている基板表面領域の周囲を閉じるように逆導電型ウェル領域を設けた構成が記載されている。すなわち、Ｐ型基板中に海状のＮ型ウェルを形成し、この海状のＮ型ウェル中に島状のＰ型領域が形成されている。
特許文献１によれば、この構成により、ウェル−ウェル間の配線が省略可能となり、Ｃ−ＭＯＳ ＩＣの小型化、高密度化を図ることができる旨記載されている。
また、従来の半導体装置として、特許文献２に記載されたものもある。図８は、この半導体装置の構造を示す断面図である。半導体基板３には、Ｎ型不純物が深く拡散された２つのディープＮウェル５ａおよび５ｂが形成される。ディープＮウェル５ａには、さらにＰウェル６ａおよびＮウェル７ａが形成され、ＣＭＯＳによるデジタル回路（図示せず）が形成される。Ｎウェル７ａは、高濃度不純物層Ｎ+を介してデジタル電源ＶＤＤが接続されている。ディープＮウェル５ｂには、さらにＰウェル６ｂおよびＮウェル７ｂが形成され、ＣＭＯＳによるアナログ回路（図示せず）が形成される。Ｎウェル７ｂは、高濃度不純物層Ｎ+を介してアナログ電源ＶＤＤが接続されている。
デジタル回路領域またはアナログ回路領域に挟まれるＰ型基板３の表面に形成されたＰウェル４内に２つのＮ型高濃度不純物領域Ｎ+、１つのＰ型高濃度不純物領域Ｐ+が形成される。２つの不純物領域Ｎ+の内の一方は、デジタル電源ＶＤＤに接続され、他方はアナログ電源ＶＤＤに接続される。不純物領域Ｐ+は基板専用接地端子ＧＮＤを介して接地電源（不図示）に接続され、Ｐウェル４は接地領域となる。
特許文献２によれば、この構成によれば、デジタル回路およびアナログ回路が形成される領域はそれぞれディープＮウェルを有するトリプルウェル構造となっており、この構造によって両回路は電気的に分離されており、デジタル回路およびアナログ回路相互間の電気的な干渉が抑制される旨記載されている。
特開平２−２８３０６２号公報 特開平７−５８２８９号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献１に記載の半導体装置では、機能が異なる複数の領域（コア領域、ＳＲＡＭ領域、Ｉ／Ｏ領域など）が設けられている場合に、これらの領域ごとにトランジスタのゲート電極の閾値をまとめて制御することが困難である。仮に、機能が異なる領域ごとに、Ｐ型ウェルまたはＮ型ウェルのバックバイアスの電位をまとめて調整できるようにするには、複数の機能が異なる半導体チップ間に配線を引き回すことが必要となり、素子サイズの増大を招くことになる。
第二に、特許文献２に記載の半導体装置では、海状のＰ型基板中に複数の島状のＮ型ウェルが設けられているため、Ｎ型ウェル中のＰＭＯＳのゲート電極の閾値をまとめて調整することが困難となる。仮に、複数のＮ型ウェルの電位をまとめて調整できるようにするには、別途複数のＮ型ウェル間にメタル配線を引き回すことになるため、配線レイアウトが複雑になり、チップ面積の増大が避けられない。
本発明によれば、
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられており、前記素子形成面と略平行な面において環状の形状を有する、一導電型の第一の環状領域と、
前記半導体基板の素子形成面側のうち、前記第一の環状領域の内側に設けられており、前記素子形成面と略平行な面において環状の形状を有する、逆導電型の第二の環状領域と、
前記半導体基板の素子形成面側のうち、前記第二の環状領域の内側に設けられている、一導電型の第一の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記半導体基板の素子形成面側のうち、前記第二の環状領域の内側に設けられている、逆導電型の第二の領域と、
前記第二の領域上に設けられている、第二のトランジスタと、
前記半導体基板のうち、前記第一の領域および前記第二の領域よりも底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の下部領域と、
前記半導体基板の素子形成面側のうち、前記第二の環状領域の外側に複数設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、一導電型の第三の領域と、
前記第三の領域上に設けられている、第三のトランジスタと、
前記半導体基板の素子形成面側のうち、前記第二の環状領域の外側に設けられており、前記第二の環状領域および前記下部領域とは、前記第一の環状領域により隔離されており、前記第三の領域の各々の外部の側面を囲むように構成されている、逆導電型の第四の領域と、
前記第四の領域上に設けられている、第四のトランジスタと、
を備え、
前記第二の領域が、複数設けられており、
前記第一の領域が、前記第二の領域の各々の外部の側面を連続して囲み、
前記複数の第二の領域が、前記下部領域を介して互いに電気的に接続するように構成されていることを特徴とする半導体装置が提供される。
この構成によれば、一導電型の第一の領域と、半導体基板の一導電型の底面側とを隔離する逆導電型の第二の環状領域が設けられている。このため、一導電型の第一の領域と、半導体基板の一導電型の底面側を介して互いに電気的に接続する一導電型の第三の領域とは、逆導電型の第二の環状領域および逆導電型の下部領域により隔離されることになる。したがって、一導電型の第一の領域と、一導電型の第三の領域とに印加するバックバイアスをそれぞれ独立して制御することができる。
また、この構成によれば、逆導電型の第二の環状領域および逆導電型の下部領域と、逆導電型の第四の領域とを隔離する、一導電型の第一の環状領域が設けられている。このため、逆導電型の第二の環状領域または逆導電型の下部領域と逆導電型の第二の領域とが電気的に接続する場合にも、逆導電型の第二の領域と逆導電型の第四の領域とは、一導電型の第一の環状領域により隔離されることになる。したがって、逆導電型の第二の領域と、逆導電型の第四の領域とに印加するバックバイアスをそれぞれ独立して制御することができる。
また、この構成によれば、半導体基板の素子形成面側において、海状に設けられた逆導電型の第四の領域に囲まれた状態で島状に設けられた複数の一導電型の第三の領域の底部が、半導体基板の底面側を介して互いに接続する。このため、第三の領域の電位は、半導体基板の底面側を介して同電位に調節される。また、第四の領域は海状に設けられているため、第四の領域全体として同電位に調節される。その結果、複数の一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれまとめて制御することができる。
このため、この構成によれば、第一のトランジスタと、第二のトランジスタと、第三のトランジスタと、第四のトランジスタと、のゲート電極の閾値を、それぞれ独立して制御することができる。よって、この構成によれば、機能が異なる領域ごとに、トランジスタのゲート電極の閾値をまとめて調整できる半導体装置が得られる。
なお、本発明において、半導体基板の底面側とは、第一の領域および第二の領域に対して、相対的に半導体基板の底面側にあたる一導電型の領域を意味し、絶対的な位置の限定を意味するものではない。
また、本発明において、環状とは、平面視における内側および外側の領域を区画し、両者を絶縁する機能を有する形状であればよく、円環状である旨の限定を意味するものではない。
本発明によれば、特定の構成を備えるため、機能が異なる領域ごとに、トランジスタのゲート電極の閾値をまとめて調整できる半導体装置が提供される。
本発明に係る半導体装置において、上記下部領域は、第一の領域の底面を覆い、第二の領域および第二の環状領域の底面と接合する構成とすることができる。
この構成によれば、単純な構成により、一導電型の第一の領域および半導体基板の一導電型の底面側を安定して隔離することができる。このため、第一の領域から半導体基板の底面側への電位のリークを安定的に抑制することができる。また、下部領域は、第二の領域および第二の環状領域の底面と接合するため、第二の領域にバックバイアスを印加するための電位制御部を第二の環状領域上に引き出すことが可能となる。
本発明に係る半導体装置において、上記第四の領域は、第一の環状領域の側面を囲むように構成されており、上記第一の環状領域は、半導体基板の底面側と接合する構成とすることができる。
この構成によれば、第四の領域を海状に設け、第一の環状領域に囲まれる領域を島状に設けた場合にも、単純な構成により、第四の領域と第二の環状領域および下部領域とを安定して隔離することができる。このため、第四の領域から第二の環状領域および下部領域への電位のリークを安定的に抑制することができる。
本発明に係る半導体装置において、上記第二の領域は、複数設けられており、上記第一の領域は、第二の領域の各々の外部の側面を連続して囲み、複数の第二の領域は、下部領域を介して互いに電気的に接続するように構成することができる。
この構成によれば、複数の第二の領域は、下部領域を介して互いに電気的に接続するため、複数の第二の領域に印加するバックバイアスをまとめて制御することができる。また、第一の領域は、海状に設けられているため、第一の領域全体として同電位に調節される。その結果、複数の逆導電型の領域中に存在するトランジスタおよび一導電型の領域中に存在するトランジスタのゲート電極の閾値をそれぞれまとめて制御することができる。
本発明に係る半導体装置において、上記第一の領域と電気的に接続する第一の電位制御部と、上記第二の領域と電気的に接続する第二の電位制御部と、上記第三の領域と電気的に接続する第三の電位制御部と、上記第四の領域と電気的に接続する第四の電位制御部と、をさらに備え、第一の電位制御部と、第二の電位制御部と、第三の電位制御部と、第四の電位制御部とは、各々独立に制御される構成とすることができる。
この構成によれば、第一の電位制御部と、第二の電位制御部と、第三の電位制御部と、第四の電位制御部とは、各々独立に制御されるため、第一の領域と、第二の領域と、第三の領域と、第四の領域との電位をそれぞれ独立して制御できる。その結果、第一のトランジスタ、第二のトランジスタ、第三のトランジスタ、第四のトランジスタのゲート電極の閾値をそれぞれ独立して制御することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
<実施形態１>
図１は、本実施の形態に係る半導体装置の構成を模式的に示した平面図および断面図である。
図１（ａ）は、本実施の形態に係る半導体装置の構成を模式的に示した平面図である。図示した半導体装置は、Ｐ型Ｓｉ基板１０９（一導電型の半導体基板）と、Ｐ型Ｓｉ基板１０９の素子形成面側に設けられており、素子形成面と略平行な面において環状の形状を有する、Ｐ型環状ウェル１８１（一導電型の第一の環状領域）とを備える。また、この半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側のうち、Ｐ型環状ウェル１８１の内側に、Ｎ型環状ウェル１８３（逆導電型の第二の環状領域）を備える。Ｎ型環状ウェル１８３は、Ｐ型環状ウェル１８１と後述するＳＲＡＭ−Ｐ型ウェル１８５とを区画する環状の形状を有する。すなわち、環状とは、平面視における内側および外側の領域を区画し、両者を絶縁する機能を有する形状を意味する。なお、半導体装置の素子形成面には素子分離領域１１１（ＳＴＩ）が形成されている。
さらに、本実施形態の半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側のうち、Ｎ型環状ウェル１８３の内側に設けられている、ＳＲＡＭ−Ｐ型ウェル１８５（一導電型の第一の領域）を備える。ＳＲＡＭ−Ｐ型ウェル１８５上には、ＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂ（第一のトランジスタ）が設けられている。また、Ｎ型環状ウェル１８３の内側には、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂ（逆導電型の第二の領域）が設けられている。ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂ上には、それぞれＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂ（第二のトランジスタ）が設けられている。なお、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂは、複数設けられている。また、ＳＲＡＭ−Ｐ型ウェル１８５は、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂの各々の外部の側面を連続して囲む。
図１（ｂ）は、本実施形態の半導体装置をＡ−Ａ’線に沿って切断した縦断面図である。本実施形態の半導体装置は、Ｐ型Ｓｉ基板１０９のうち、ＳＲＡＭ−Ｐ型ウェル１８５およびＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂよりも底面側に設けられており、ＳＲＡＭ−Ｐ型ウェル１８５およびＰ型Ｓｉ基板１０９の底面側を隔離するように構成されているディープＮ型ウェル１３３（逆導電型の下部領域）を備える。なお、ディープＮ型ウェル１３３は、ＳＲＡＭ−Ｐ型ウェル１８５の底面を覆い、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂおよびＮ型環状ウェル１８３の底面と接合する。なお、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂは、ディープＮ型ウェル１３３を介して互いに電気的に接続する。
また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側のうち、Ｎ型環状ウェル１８３の外側に複数設けられており、Ｐ型Ｓｉ基板１０９の底面側を介して互いに電気的に接続するＰ型ウェル１０３ａ、１０３ｂ（一導電型の第三の領域）を備える。さらに、本実施形態の半導体装置は、Ｐ型ウェル１０３ａ、１０３ｂ上にそれぞれ設けられている、コアＮＭＯＳトランジスタ１０７ａ、１０７ｂ（第三のトランジスタ）を備える。
そして、本実施形態の半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側のうち、Ｐ型環状ウェル１８１の外側に設けられており、Ｐ型ウェル１０３ａ、１０３ｂの各々の外部の側面を囲むように構成されているＮ型ウェル１０１（逆導電型の第四の領域）を備える。なお、Ｎ型ウェル１０１と、Ｎ型環状ウェル１８３およびディープＮ型ウェル１３３とは、Ｐ型環状ウェル１８１により隔離されている。また、Ｎ型ウェル１０１は、Ｐ型環状ウェル１８１の側面を囲むように構成されている。さらに、Ｐ型環状ウェル１８１は、Ｐ型Ｓｉ基板１０９の底面側と接合する。さらに、本実施形態の半導体装置は、Ｎ型ウェル１０１上に設けられている、コアＰＭＯＳトランジスタ１０５ａ（第四のトランジスタ）を備える。
さらに、本実施形態の半導体装置は、ＳＲＡＭ−Ｐ型ウェル１８５と電気的に接続するＳＲＡＭ−Ｐ型ウェルコンタクト１３１（第一の電位制御部）を備える。また、本実施形態の半導体装置は、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂと電気的に接続するＳＲＡＭ−Ｎ型ウェルコンタクト１３６（第二の電位制御部）を備える。そして、本実施形態の半導体装置は、Ｐ型ウェル１０３ａ、１０３ｂと電気的に接続するＰ型ウェルコンタクト１３２（第三の電位制御部）を備える。また、本実施形態の半導体装置は、Ｎ型ウェル１０１と電気的に接続するＮ型ウェルコンタクト１３４（第四の電位制御部）を備える。そして、ＳＲＡＭ−Ｐ型ウェルコンタクト１３１と、ＳＲＡＭ−Ｎ型ウェルコンタクト１３６と、Ｐ型ウェルコンタクト１３２と、Ｎ型ウェルコンタクト１３４とに対して、それぞれ接続される電圧印加部（不図示）は、各々独立に制御される。
以下、本実施形態に係る半導体装置の動作について説明する。
本実施形態では、半導体装置の外部に電源（不図示）を設け、電源電圧を１．０Ｖとする。なお、この電源には、４つの独自に制御可能な電圧可変器（不図示）が接続されている。この電源を４つの独自に制御可能な電圧可変器を介して、それぞれＰ型ウェルコンタクト１３２、Ｎ型ウェルコンタクト１３４、ＳＲＡＭ−Ｐ型ウェルコンタクト１３１、ＳＲＡＭ−Ｎ型ウェルコンタクト１３６に接続する。
そして、Ｐ型ウェルコンタクト１３２、ＳＲＡＭ−Ｐ型ウェルコンタクト１３１に、それぞれ独自に０〜−２．０Ｖの間の所望の値の電圧（Ｖｐｗ、Ｖｐｓｗ）を印加する。一方、Ｎ型ウェルコンタクト１３４、ＳＲＡＭ−Ｎ型ウェルコンタクト１３６に、それぞれ独自に１．０Ｖ〜３．０Ｖの間の所望の値の電圧（Ｖｎｗ、Ｖｓｎｗ）を印加する。
このとき、Ｐ型ウェルコンタクト１３２に印加された電圧（Ｖｐｗ）は、Ｐ型ウェル１８１、Ｐ型Ｓｉ基板１０９を介して、Ｐ型ウェル１０３ａに同様に印加され、コアＮＭＯＳトランジスタ１０７ａ、１０７ｂのゲート電極１１３ａ（一部不図示）の閾値が調整される。また、Ｎ型ウェルコンタクト１３４に印加された電圧（Ｖｎｗ）は、Ｎ型ウェル１０１に同様に印加され、コアＰＭＯＳトランジスタ１０５ａのゲート電極１２３ａの閾値が調整される。
さらに、ＳＲＡＭ−Ｐ型ウェルコンタクト１３１に印加された電圧（Ｖｓｐｗ）は、ＳＲＡＭ−Ｐ型ウェル１８５に同様に印加され、ＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂのゲート電極２１３ａ、２１３ｂの閾値が調整される。また、ＳＲＡＭ−Ｎ型ウェルコンタクト１３６に印加された電圧（Ｖｓｎｗ）は、Ｎ型環状ウェル１８３、Ｎ型ディープウェル１３３を介して、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂに同様に印加され、ＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂのゲート電極２２３ａ（一部不図示）の閾値が調整される。
以下、本実施形態に係る半導体装置の製造工程について説明する。なお、以下の製造工程は一例に過ぎず、本実施形態に係る半導体装置の製造工程は以下の製造工程に限定されるものではない。
図２は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
まず、図２（ａ）に示すように、Ｐ型Ｓｉ基板１０９の素子形成面に周知の方法により所定の素子分離領域１１１を形成する。素子分離領域１１１は、Ｐ型Ｓｉ基板１０９の素子形成面の所定領域にマスク（不図示）を用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して浅溝素子分離１１１（ＳＴＩ）として形成する。
次いで、図２（ｂ）に示すように、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストを塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを１ＭｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、素子形成面から所定の深さの領域に海状のディープＮ型ウェル１３３を形成する。このディープＮ型ウェル１３３は、後述するＳＲＡＭ領域のＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂおよびＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂなどを形成する予定の領域の下部に形成する。
図３は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
続いて、図３（ｃ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを４５０ｋｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、Ｎ型ウェル１３３の上部に海状のＮ型ウェル１０１を形成する。このＮ型ウェル１０１は、後述するコア領域のコアＰＭＯＳトランジスタ１０５ａなどを形成する予定の領域の下部に形成するだけでなく、海状に広がるように形成する。なお、この時点で後述するＳＲＡＭ領域にはＮ型ウェル１０１を形成しない。
そして、図３（ｄ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、ボロンを１８０ｋｅＶ、３×１０13ｃｍ-2でイオン注入し、Ｐ型ウェル１０３ａ、１０３ｂ、Ｐ型環状ウェル１８１を形成する。なお、Ｐ型ウェル１０３ａ、１０３ｂは、後述するコア領域のＮＭＯＳトランジスタ１０７ａ、１０７ｂなどを形成する予定の領域の下部に形成する。また、Ｐ型環状ウェル１８１は、ディープＮ型ウェル１３３の直上の領域を囲むようにして形成する。
図４は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
続いて、図４（ｅ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを４５０ｋｅＶ、３×１０13ｃｍ-2の条件でイオン注入し、ディープＮ型ウェル１３３の上面に接合するようにＮ型環状ウェル１８３およびＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂを形成する。また、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂは、Ｎ型環状ウェル１８３の内側に形成する。なお、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂは、後述するＳＲＡＭ領域のうちＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂなどを形成する予定の領域の下部に形成する。
そして、図４（ｆ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１３５を用いて、ボロンを１８０ｋｅＶ、３×１０13ｃｍ-2でイオン注入し、ＳＲＡＭ−Ｐ型ウェル１８５を形成する。なお、ＳＲＡＭ−Ｐ型ウェル１８５は、Ｎ型環状ウェル１８３の内側に形成する。なお、ＳＲＡＭ−型ウェル１８５は、後述するＳＲＡＭ領域のＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂなどを形成する予定の領域の下部に形成する。
次いで、図５（ｇ）に示すように、フォトレジストマスク１３５を除去し、周知の方法により、後述するコアＮＭＯＳトランジスタ１０７ａ、１０７ｂ、コアＰＭＯＳトランジスタ１０５ａ、ＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂ、ＳＲＡＭ−ＰＭＯＳ形成トランジスタ１９１ａ、１９１ｂを形成する領域の素子形成面上に、シリコン酸化膜からなるゲート絶縁膜１１５ａ、１２５ａ、２１５ａ、２１５ｂ、２２５ａ（一部不図示）を形成する。
そして、ゲート絶縁膜１１５ａ、１２５ａ、２１５ａ、２１５ｂ、２２５ａ（一部不図示）上にポリシリコン膜からなるゲート電極１１３ａ、１２３ａ、２１３ａ、２１３ｂ、２２３ａ（一部不図示）を形成（サイドウォールは不図示）する。具体的には、Ｐ型Ｓｉ基板１０９の素子形成面上に、シリコン酸化膜とポリシリコン膜との積層膜を形成し、フォトレジストマスク（不図示）を用いて、選択エッチングしてパターニングすることにより、ゲート絶縁膜１１５ａ、１２５ａ、２１５ａ、２１５ｂ、２２５ａ（一部不図示）およびゲート電極１１３ａ、１２３ａ、２１３ａ、２１３ｂ、２２３ａ（一部不図示）を形成する。
続いて、図５（ｈ）に示すように、コアＰＭＯＳトランジスタ１０５ａおよびＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂの形成領域（Ｎ型ウェル１０１およびＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂの形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｐ型ウェル１０３ａ、１０３ｂ中に砒素（Ａｓ）を３０ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、コアＮＭＯＳトランジスタ１０７ａ、１０７ｂおよびＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂのソース電極およびドレイン電極として機能するｎ+拡散領域１１７ａ、１１９ａ、２１７ａ、２１９ａ、２１７ｂ、２１９ｂ（一部不図示）を形成する。なお、この際、Ｎ型ウェル１０１およびＮ型環状ウェル１８３上にそれぞれＮ型ウェルコンタクト１３４およびＳＲＡＭ−Ｎ型ウェルコンタクト１３６も形成する。
図６は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
そして、図６に示すように、コアＮＭＯＳトランジスタ１０７ａ、１０７ｂおよびＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂの形成領域（Ｐ型ウェル１０３ａ、１０３ｂおよびＳＲＡＭ−Ｐ型ウェルの形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｎ型ウェル１０１およびＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂ中にボロン（Ｂ）を２ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、コアＰＭＯＳトランジスタ１０５ａおよびＳＲＡＭ−ＰＭＯＳ形成トランジスタ１９１ａ、１９１ｂのソース電極およびドレイン電極として機能するｐ+拡散領域１２７ａ、１２９ａ、２２７ａ、２２９ａ（一部不図示）を形成する。なお、この際、ＳＲＡＭ−Ｐ型ウェル１８５およびＰ型環状ウェル１８１上にそれぞれＳＲＡＭ−Ｐ型ウェルコンタクト１３１およびＰ型ウェルコンタクト１３２も形成する。
以下、本実施形態に係る半導体装置の作用効果について説明する。
本実施形態の半導体装置によれば、機能が異なるコア領域およびＳＲＡＭ領域に含まれるＮ型ウェルおよびＰ型ウェルごとに、トランジスタのゲート電極の閾値をまとめて調整できる半導体装置が得られる。その理由を以下に詳しく述べる。
すなわち、この半導体装置によれば、ＳＲＡＭ−Ｐ型ウェル１８５と、Ｐ型Ｓｉ基板１０９の底面側とを隔離するＰ型環状ウェル１８３およびディープＮ型ウェル１３３が設けられている。このため、ＳＲＡＭ−Ｐ型ウェル１８５と、Ｐ型Ｓｉ基板１０９の底面側を介して互いに電気的に接続するＰ型ウェル１０３ａ、１０３ｂとは、Ｎ型環状ウェル１８３およびディープＮ型ウェル１３３により隔離されることになる。したがって、ＳＲＡＭ−Ｐ型ウェル１８５と、Ｐ型ウェル１０３ａ、１０３ｂの領域とに印加するバックバイアスをそれぞれ独立して制御することができる。
また、この半導体装置によれば、Ｎ型環状ウェル１８３およびディープＮ型ウェル１３３と、Ｎ型ウェル１０１とを隔離する、Ｐ型環状ウェル１８１が設けられている。このため、Ｎ型環状ウェル１８３またはディープＮ型ウェル１３３とＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂとが電気的に接続する場合にも、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂとＮ型ウェル１０１とは、Ｐ型環状ウェル１８１により隔離されることになる。したがって、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂと、Ｎ型ウェル１０１とに印加するバックバイアスをそれぞれ独立して制御することができる。
また、この構成によれば、半導体基板の素子形成面側のうちＰ型環状ウェル１８１の外側において、海状に設けられたＮ型ウェル１０１に囲まれた状態で島状に設けられたＰ型ウェル１０３ａ、１０３ｂの底部が、Ｐ型Ｓｉ基板１０９の底面側を介して互いに接続する。このため、Ｐ型ウェル１０３ａ、１０３ｂの電位は、Ｐ型Ｓｉ基板１０９の底面側を介して同電位に調節される。また、Ｎ型ウェル１０１は海状に設けられているため、Ｎ型ウェル１０１全体として同電位に調節される。その結果、Ｐ型ウェル１０３ａ、１０３ｂ中に存在するコアＮＭＯＳトランジスタ１０７ａ、１０７ｂおよびＮ型ウェル１０１中に存在するコアＰＭＯＳトランジスタ１０５ａのゲート電極の閾値を、それぞれまとめて制御することができる。
また、この構成によれば、半導体基板の素子形成面側のうちＮ型環状ウェル１８３の内側において、海状に設けられたＳＲＡＭ−Ｐ型ウェル１８５に囲まれた状態で島状に設けられたＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂの底部が、ディープＮ型ウェル１３３を介して互いに接続する。このため、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂの電位は、ディープＮ型ウェル１３３を介して同電位に調節される。また、ＳＲＡＭ−Ｐ型ウェル１８５は海状に設けられているため、ＳＲＡＭ−Ｐ型ウェル１８５全体として同電位に調節される。その結果、ＳＲＡＭ−Ｐ型ウェル１８５中に存在するＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂおよびＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂ中に存在するＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂのゲート電極の閾値を、それぞれまとめて制御することができる。
このため、ＳＲＡＭ−ＮＭＯＳトランジスタ１９３ａ、１９３ｂと、ＳＲＡＭ−ＰＭＯＳトランジスタ１９１ａ、１９１ｂと、コアＮＭＯＳトランジスタ１０７ａ、１０７ｂと、コアＰＭＯＳトランジスタ１０５ａと、のゲート電極の閾値を、それぞれ独立してまとめて制御することができる。よって、この半導体装置によれば、コア領域およびＳＲＡＭ領域に含まれるＮ型ウェルおよびＰ型ウェルごとに、トランジスタのゲート電極の閾値をまとめて調整できる。
また、本実施形態によれば、半導体装置の小型化を実現できる。すなわち、複数の島状のＰ型ウェル１０３ａ、１０３ｂの電位を、Ｐ型Ｓｉ基板１０９の底面側の領域を介して同電位に調節するため、Ｐ型ウェル１０３ａ、１０３ｂ間を接続する配線を省略できる。また、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂの電位を、ディープＮ型ウェル１３３を介して同電位に調節する。
また、Ｐ型ウェルコンタクト１３２に印加された電圧（Ｖｐｗ）は、Ｐ型ウェル１８１、Ｐ型Ｓｉ基板１０９を介して、Ｐ型ウェル１０３ａに同様に印加される。また、ＳＲＡＭ−Ｎ型ウェルコンタクト１３６に印加された電圧（Ｖｓｎｗ）は、Ｎ型環状ウェル１８３、Ｎ型ディープウェル１３３を介して、ＳＲＡＭ−Ｎ型ウェル１８９ａ、１８９ｂに同様に印加される。
このため、ＰウェルコンタクトおよびＮウェルコンタクトをトランジスタから離れた位置に引き出すことができる。よって、本実施形態によれば、Ｐ型Ｓｉ基板１０９外部の配線の引き回しを減らすことができ、半導体装置の小型化を実現できる。
<実施形態２>
図７は、本実施形態に係る半導体装置の構成を模式的に示した平面図である。
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１と同様の構成と異なり、コア領域およびＳＲＡＭ領域にくわえて、Ｉ／Ｏ領域が設けられている。なお、Ｉ／Ｏ領域の構成は、ＳＲＡＭ領域の構成と、基本的には同様である。
本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）と、Ｐ型Ｓｉ基板（図示なし）の素子形成面側に設けられており、素子形成面と略平行な面において環状の形状を有する、ＳＲＡＭ−Ｐ型環状ウェル７８１とを備える。また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、ＳＲＡＭ−Ｐ型環状ウェル７８１の内側に設けられており、素子形成面と略平行な面において環状の形状を有する、ＳＲＡＭ−Ｎ型環状ウェル７８３を備える。
また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、ＳＲＡＭ−Ｎ型環状ウェル７８３の内側に設けられている、ＳＲＡＭ−Ｐ型ウェル７８５を備える。ＳＲＡＭ−Ｐ型ウェル７８５上には、ＳＲＡＭ−ＮＭＯＳトランジスタ７９３ａ、７９３ｂが設けられている。また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、ＳＲＡＭ−Ｎ型環状ウェル７８３の内側に設けられている、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂを備える。ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂ上には、それぞれＳＲＡＭ−ＰＭＯＳトランジスタ７９１ａ、７９１ｂが設けられている。なお、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂは、複数設けられている。また、ＳＲＡＭ−Ｐ型ウェル７８５は、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂの各々の外部の側面を連続して囲む。
さらに、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側に設けられており、素子形成面と略平行な面において環状の形状を有する、Ｉ／Ｏ−Ｐ型環状ウェル７６１を備える。また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、Ｉ／Ｏ−Ｐ型環状ウェル７６１の内側に設けられており、素子形成面と略平行な面において環状の形状を有する、Ｉ／Ｏ−Ｎ型環状ウェル７６３を備える。
さらに、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、Ｉ／Ｏ−Ｎ型環状ウェル７６３の内側に設けられている、Ｉ／Ｏ−Ｐ型ウェル７６５を備える。Ｉ／Ｏ−Ｐ型ウェル７６５上には、Ｉ／Ｏ−ＮＭＯＳトランジスタ７７３ａ、７７３ｂが設けられている。また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、Ｉ／Ｏ−Ｎ型環状ウェル７６３の内側に設けられている、Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂを備える。Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂ上には、それぞれＩ／Ｏ−ＰＭＯＳトランジスタ７７１ａ、７７１ｂが設けられている。なお、Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂは、複数設けられている。また、Ｉ／Ｏ−Ｐ型ウェル７６５は、Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂの各々の外部の側面を連続して囲む。
また、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）のうち、ＳＲＡＭ−Ｐ型ウェル７８５およびＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂよりも底面側に設けられており、ＳＲＡＭ−Ｐ型ウェル７８５およびＰ型Ｓｉ基板（図示なし）の底面側を隔離するように構成されているＳＲＡＭ−ディープＮ型ウェル（不図示）を備える。なお、ＳＲＡＭ−ディープＮ型ウェル（不図示）は、ＳＲＡＭ−Ｐ型ウェル７８５の底面を覆い、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂおよびＮ型環状ウェル７８３の底面と接合する。また、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂは、ＳＲＡＭ−ディープＮ型ウェル（不図示）を介して互いに電気的に接続する。
さらに、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）のうち、ＳＲＡＭ−Ｐ型ウェル７６５およびＩ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂよりも底面側に設けられており、Ｉ／Ｏ−Ｐ型ウェル７６５およびＰ型Ｓｉ基板（図示なし）の底面側を隔離するように構成されているＩ／Ｏ−ディープＮ型ウェル（不図示）を備える。なお、Ｉ／Ｏ−ディープＮ型ウェル（不図示）は、Ｉ／Ｏ−Ｐ型ウェル７６５の底面を覆い、Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂおよびＩ／Ｏ−Ｎ型環状ウェル７６３の底面と接合する。Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂは、Ｉ／Ｏ−ディープＮ型ウェル（不図示）を介して互いに電気的に接続する。
本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、ＳＲＡＭ−Ｐ型環状ウェル７８１およびＩ／Ｏ−Ｐ型環状ウェル７６１の外側に複数設けられており、Ｐ型Ｓｉ基板（図示なし）の底面側を介して互いに電気的に接続するＰ型ウェル７０３ａ、７０３ｂ、７０３ｃ、７０３ｄを備える。また、本実施形態の半導体装置は、Ｐ型ウェル７０３ａ、７０３ｂ、７０３ｃ、７０３ｄ上にそれぞれ設けられている、コアＮＭＯＳトランジスタ７０７ａ、７０７ｂ、７０７ｃ、７０７ｄを備える。
そして、本実施形態の半導体装置は、Ｐ型Ｓｉ基板（図示なし）の素子形成面側のうち、Ｐ型環状ウェル７８１の外側に設けられており、Ｐ型ウェル７０３ａ、７０３ｂ、７０３ｃ、７０３ｄの各々の外部の側面を囲むように構成されているＮ型ウェル７０１を備える。なお、Ｎ型ウェル７０１と、ＳＲＡＭ−Ｎ型環状ウェル７８３およびＳＲＡＭ−ディープＮ型ウェル（不図示）と、Ｉ／Ｏ−Ｎ型環状ウェル７６３およびＩ／Ｏ−ディープＮ型ウェル（不図示）と、は、ＳＲＡＭ−Ｐ型環状ウェル７８１およびＩ／Ｏ−Ｐ型環状ウェル７６１により隔離されている。また、Ｎ型ウェル７０１は、ＳＲＡＭ−Ｐ型環状ウェル７８１およびＩ／Ｏ−Ｐ型環状ウェル７６１の側面を囲むように構成されている。さらに、ＳＲＡＭ−Ｐ型環状ウェル７８１およびＩ／Ｏ−Ｐ型環状ウェル７６１は、Ｐ型Ｓｉ基板（図示なし）の底面側と接合する。さらに、本実施形態の半導体装置は、Ｎ型ウェル７０１上に設けられている、コアＰＭＯＳトランジスタ７０５ａ、７０５ｂ、７０５ｃを備える。
さらに、本実施形態の半導体装置は、ＳＲＡＭ−Ｐ型ウェル７８５と電気的に接続するＳＲＡＭ−Ｐ型ウェルコンタクト７３１を備える。また、本実施形態の半導体装置は、ＳＲＡＭ−Ｎ型ウェル７８９ａ、７８９ｂと電気的に接続するＳＲＡＭ−Ｎ型ウェルコンタクト７３６を備える。
さらに、本実施形態の半導体装置は、Ｉ／Ｏ−Ｐ型ウェル７６５と電気的に接続するＩ／Ｏ−Ｐ型ウェルコンタクト７５１を備える。また、本実施形態の半導体装置は、Ｉ／Ｏ−Ｎ型ウェル７６９ａ、７６９ｂと電気的に接続するＩ／Ｏ−Ｎ型ウェルコンタクト７５６を備える。
そして、本実施形態の半導体装置は、Ｐ型ウェル７０３ａ、７０３ｂ、７０３ｃ、７０３ｄと電気的に接続するＰ型ウェルコンタクト７３２、７５２（どちらか一方だけでもよい）を備える。また、本実施形態の半導体装置は、Ｎ型ウェル７０１と電気的に接続するＮ型ウェルコンタクト７３４、７５４（どちらか一方だけでもよい）を備える。
そして、ＳＲＡＭ−Ｐ型ウェルコンタクト７３１と、ＳＲＡＭ−Ｎ型ウェルコンタクト７３６と、Ｐ型ウェルコンタクト７３２、７５２と、Ｎ型ウェルコンタクト７３４および７５４と、Ｉ／Ｏ−Ｐ型ウェルコンタクト７５１と、Ｉ／Ｏ−Ｎ型ウェルコンタクト７５６とに対して、それぞれ接続される電圧印加部（不図示）は、各々独立に制御される。
以下、本実施形態に係る半導体装置の作用効果について説明する。
本実施形態の半導体装置によっても、実施形態１の場合と同様に、機能が異なるコア領域、ＳＲＡＭ領域およびＩ／Ｏ領域に含まれるＮ型ウェルおよびＰ型ウェルごとに、トランジスタのゲート電極の閾値をまとめて調整できる半導体装置が得られる。
また、本実施形態の半導体装置によれば、上記の作用効果にくわえて、半導体装置をさらに小型化できる作用効果が奏される。すなわち、Ｐ型ウェルコンタクト７３２、７５２は、どちらか一方だけ設ければＰ型ウェル７０３ａ、７０３ｂ、７０３ｃ、７０３ｄの電位をまとめて制御できる。また、Ｎ型ウェルコンタクト７３４、７５４は、どちらか一方だけ設ければ、Ｎ型ウェル１０１の電位をまとめて制御できる。このため、Ｐ型Ｓｉ基板の外側に引き回す配線を低減でき、半導体装置を小型化できる。
本実施形態の半導体装置では、上記で例示した、コア領域、ＳＲＡＭ領域、Ｉ／Ｏ領域以外にも、さらに別の機能を有する領域を設けることもできる。この場合も、コア領域以外のいずれの領域についても、上記のような２重のＰ型環状ウェルおよびＮ型環状ウェルと、ディープＮ型ウェルとによりコア領域と隔離することにより、それぞれの領域のＰ型ウェルおよびＮ型ウェルの電位をそれぞれ独自にまとめて制御できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
実施形態１に係る半導体装置の構成を模式的に示した平面図および断面図である。 実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。 実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。 実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。 実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。 実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。 実施形態２に係る半導体装置の構成を模式的に示した平面図である。 従来公知の半導体装置の構成を説明するための縦断面図である。
符号の説明
３ 半導体基板
４ Ｐウェル
５ ディープＮウェル
６ Ｐウェル
７ Ｎウェル
１０１ Ｎ型ウェル
１０３ Ｐ型ウェル
１０５ ＰＭＯＳトランジスタ
１０７ ＮＭＯＳトランジスタ
１０９ Ｐ型Ｓｉ基板
１１１ 素子分離領域
１１３ ゲート電極
１１５ ゲート絶縁膜
１１７ Ｎ+拡散領域
１１９ Ｎ+拡散領域
１２３ ゲート電極
１２５ ゲート絶縁膜
１２７ Ｐ+拡散領域
１２９ Ｐ+拡散領域
１３１ ＳＲＡＭ−Ｐ型ウェルコンタクト
１３２ Ｐ型ウェルコンタクト
１３３ ディープＮ型ウェル
１３４ Ｎ型ウェルコンタクト
１３５ フォトレジストマスク
１３６ ＳＲＡＭ−Ｎ型ウェルコンタクト
１８１ Ｐ型環状ウェル
１８３ Ｎ型環状ウェル
１８５ ＳＲＡＭ−Ｐ型ウェル
１８９ ＳＲＡＭ−Ｎ型ウェル
１９１ ＳＲＡＭ−ＰＭＯＳトランジスタ
１９３ ＳＲＡＭ−ＮＭＯＳトランジスタ
２１３ ゲート電極
２１５ ゲート絶縁膜
２１７ Ｎ+拡散領域
２１９ Ｎ+拡散領域
２２３ ゲート電極
２２５ ゲート絶縁膜
２２７ Ｐ+拡散領域
２２９ Ｐ+拡散領域
７０１ Ｎ型ウェル
７０３ Ｐ型ウェル
７０５ コアＰＭＯＳトランジスタ
７０７ コアＮＭＯＳトランジスタ
７０９ Ｐ型Ｓｉ基板
７３１ ＳＲＡＭ−Ｐ型ウェルコンタクト
７３２ Ｐ型ウェルコンタクト
７３４ Ｎ型ウェルコンタクト
７３６ ＳＲＡＭ−Ｎ型ウェルコンタクト
７５１ Ｉ／Ｏ−Ｐ型ウェルコンタクト
７５２ Ｐ型ウェルコンタクト
７５４ Ｎ型ウェルコンタクト
７５６ Ｉ／Ｏ−Ｎ型ウェルコンタクト
７６１ Ｉ／Ｏ−Ｐ型環状ウェル
７６３ Ｉ／Ｏ−Ｎ型環状ウェル
７６５ Ｉ／Ｏ−Ｐ型ウェル
７６９ Ｉ／Ｏ−Ｎ型ウェル
７７１ Ｉ／Ｏ−ＰＭＯＳトランジスタ
７７３ Ｉ／Ｏ−ＮＭＯＳトランジスタ
７８１ ＳＲＡＭ−Ｐ型環状ウェル
７８３ ＳＲＡＭ−Ｎ型環状ウェル
７８５ ＳＲＡＭ−Ｐ型ウェル
７８９ ＳＲＡＭ−Ｎ型ウェル
７９１ ＳＲＡＭ−ＰＭＯＳトランジスタ
７９３ ＳＲＡＭ−ＮＭＯＳトランジスタ
ＶＤＤ 電源
ＧＮＤ 接地端子
Ｐ+ 不純物領域
Ｎ+ 不純物領域

Claims (4)

  1. 一導電型の半導体基板と、
    前記半導体基板の素子形成面側に設けられており、前記素子形成面と略平行な面において環状の形状を有する、一導電型の第一の環状領域と、
    前記半導体基板の素子形成面側のうち、前記第一の環状領域の内側に設けられており、前記素子形成面と略平行な面において環状の形状を有する、逆導電型の第二の環状領域と、
    前記半導体基板の素子形成面側のうち、前記第二の環状領域の内側に設けられている、一導電型の第一の領域と、
    前記第一の領域上に設けられている、第一のトランジスタと、
    前記半導体基板の素子形成面側のうち、前記第二の環状領域の内側に設けられている、逆導電型の第二の領域と、
    前記第二の領域上に設けられている、第二のトランジスタと、
    前記半導体基板のうち、前記第一の領域および前記第二の領域よりも底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の下部領域と、
    前記半導体基板の素子形成面側のうち、前記第二の環状領域の外側に複数設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、一導電型の第三の領域と、
    前記第三の領域上に設けられている、第三のトランジスタと、
    前記半導体基板の素子形成面側のうち、前記第二の環状領域の外側に設けられており、前記第二の環状領域および前記下部領域とは、前記第一の環状領域により隔離されており、前記第三の領域の各々の外部の側面を囲むように構成されている、逆導電型の第四の領域と、
    前記第四の領域上に設けられている、第四のトランジスタと、
    を備え、
    前記第二の領域が、複数設けられており、
    前記第一の領域が、前記第二の領域の各々の外部の側面を連続して囲み、
    前記複数の第二の領域が、前記下部領域を介して互いに電気的に接続するように構成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記下部領域が、前記第一の領域の底面を覆い、前記第二の領域および前記第二の環状領域の底面と接合することを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第四の領域が、前記第一の環状領域の側面を囲むように構成されており、
    前記第一の環状領域が、前記半導体基板の底面側と接合することを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第一の領域と電気的に接続する第一の電位制御部と、
    前記第二の領域と電気的に接続する第二の電位制御部と、
    前記第三の領域と電気的に接続する第三の電位制御部と、
    前記第四の領域と電気的に接続する第四の電位制御部と、
    をさらに備え、
    前記第一の電位制御部と、前記第二の電位制御部と、前記第三の電位制御部と、前記第四の電位制御部とは、各々独立に制御されることを特徴とする半導体装置。
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