JP2001339046A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 サ−ジ特性を向上させることができるｎ段の
組み合わせで構成されるＣＭＯＳ出力回路を提供するこ
と。 【解決手段】 図２のように、出力パッド２に接続され
る金属出力配線３が、ＰチャネルトランジスタＱ（２ｎ
−１）（Ｑ１、Ｑ３と同サイズのトランジスタが数段配
置されている。）のドレインｄ（２ｎ−１）ａと接続さ
れ、その後段にＮチャネルトランジスタＱ２ｎ（Ｑ２、
Ｑ４と同サイズのトランジスタが数段配置されてい
る。）のドレインｄ２ｎａを接続することで、Ｎチャネ
ルトランジスタに入力されるサージ電流を緩和し、耐サ
−ジ特性を向上させる。また、最終段のＣＭＯＳ出力回
路をオフ状態にしたトランジスタを用いて構成すること
により同様の効果を得ることができる。さらに、バック
ゲートｂｇ１、ｂｇ２とドレインのコンタクト６間の距
離を離すことにより、耐サージ特性を向上させることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ出力回路
に関するものである。

【０００２】

【従来の技術】図５は、従来におけるＣＭＯＳ出力回路
の回路図である。Ｑ１は、ＣＭＯＳ出力回路を構成する
Ｐチャネルトランジスタ、Ｑ２は、同じく、ＣＭＯＳ出
力回路を構成するＮチャネルトランジスタである。

【０００３】Ｑ１のソ−スｓ１ａは電源端子に接続さ
れ、Ｑ２のソ−スｓ２ａはグランドに接続される。そし
てＱ１とＱ２のドレインｄ１ａとｄ２ａは短絡された後
金属出力配線３により出力パッド２に接続される。

【０００４】Ｑ３とＱ４は、Ｑ１とＱ２と全く同じサイ
ズであり、その接続も上記と同じである。更に、Ｑ（２
ｎ−１）とＱ２ｎはＱ１とＱ２と同じサイズのトランジ
スタが同じ回路構成で複数段（ここではｎ段：ｎは正の
整数）Ｑ１とＱ２に対して並列に接続されていることを
意味する。その段数（ｎ段）は目標電流能力により決ま
る。

【０００５】また、Ｑ（２ｎ−１）のゲ−トｇ（２ｎ−
１）ａは短絡され、内部回路出力配線４ｐに接続され、
Ｑ２ｎのゲ−トｇ２ｎａは短絡され、内部回路出力配線
４ｎに接続される。

【０００６】図６は、図５に対する、パタ−ンレイアウ
ト図であり、Ｑ（２ｎ−１）のＰチャネルトランジスタ
が並べて配置され、それを囲むようにバックゲ−トｂｇ
１（電源端子）が配置される。また、Ｑ２ｎのＮチャネ
ルトランジスタが並べて配置され、それを囲むようにバ
ックゲ−トｂｇ２（グランド）が配置される。

【０００７】図６に示すドレイン（例ｄ１ａ）やソ−ス
（例ｓ１ａ）は拡散層とコンタクト５により導通された
金属電極で表されている。バックゲ−ト（ｂｇ１および
ｂｇ２）は拡散層とコンタクト５により導通した金属電
極で示している。

【０００８】そして、それぞれのトランジスタのゲ−ト
は短絡されｇ（２ｎ−１）ａおよびｇ２ｎａは図６では
示していないが図５のような内部回路に接続される。ド
レインｄ（２ｎ−１）ａおよびｄ２ｎａはバックゲ−ト
（ｂｇ１とｂｇ２）に接近してコンタクト６を配置し、
金属出力配線３と接続され、出力パッドに接続される。

【０００９】図７（ａ）は、図６のＺ−Ｚ間の断面構造
であり、Ｐ型基盤７の上にＱ２の拡散層であるＰ型拡散
層７ａを形成し、その上にＮ型のドレイン拡散層７ｂを
形成し、その７ｂからコンタクト５をへてドレイン電極
ｄ２ａを形成し、ｄ２ａと金属出力配線３とはコンタク
ト６を通じて接続される。また、Ｐ型拡散層７ａをコン
タクト５により，引き出した電極がバックゲ−トｂｇ２
である。

【００１０】さらに、Ｐ型基盤７の上にＱ１の拡散層で
あるＮ型拡散層７ｃを形成し、その上にＰ型のドレイン
拡散層７ｄを形成し、その７ｄからコンタクト５をへて
ドレイン電極ｄ１ａを形成し、ｄ１ａと金属出力配線３
とはコンタクト６にて接続する。また、Ｎ型拡散層７ｃ
をコンタクト５により、引き出した電極がバックゲ−ト
ｂｇ１である。一方、Ｐ型拡散層７ａとＮ型拡散層７ｃ
の間には分離層８がある。

【００１１】

【発明が解決しようとする課題】ところで上述のような
ＣＭＯＳ出力回路において、従来例図６のような、パタ
−ンレイアウトを行なった場合において、出力パッド２
から過大な正の印加電圧が加わった場合、金属出力配線
３からコンタクト６に入力した過大な電流が直接ｂｇ２
へ流れ、Ｑ２のドレインｄ２ａが破壊に至る。

【００１２】一方、Ｑ１では、その電流能力がＱ２と同
じになるように、トランジスタサイズを２倍にしている
ため、耐サージ特性はＱ２よりも優れている。すなわ
ち、同時に同様の電圧が印可された場合、Ｑ１が破壊さ
れる前にＱ２が破壊に至る。

【００１３】また、図７において、その電流の流れるル
−トを解析すると、出力パッドから金属出力配線３を通
った電流は、コンタクト６からｂｇ２へ直接電流が流
れ、破壊に至る。

【００１４】本発明は上記従来の課題を解決するもので
あり、耐サージ特性を向上することのできるＣＭＯＳ出
力回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の半導体装置は、ゲ−トが第
１の制御信号を受けソ−スが電源端子に接続される第１
のＰチャネルトランジスタと、ゲ−トが第２の制御信号
を受けソ−スがグランドに接続される第１のＮチャネル
トランジスタを備え、第１のＰチャネルトランジスタの
ドレインと第１のＮチャネルトランジスタのドレインが
接続されるＣＭＯＳ出力回路において、同じサイズのＰ
チャネルトランジスタと、同じサイズのＮチャネルトラ
ンジスタがそれぞれ１つまたは２つ以上並べて配置さ
れ、更に、ＰチャネルトランジスタとＮチャネルトラン
ジスタそれぞれの領域がバックゲ−トで囲まれているよ
うな配置のマスクレイアウトで、金属出力配線によっ
て、出力パッドから全てのＰチャネルトランジスタを経
て、全てのＮチャネルトランジスタに至るように配線さ
れることを特徴とする。このような構成のマスクレイア
ウトをすることにより、耐サージ特性の弱いＮチャネル
トランジスタに先立ち、耐サージ特性の強いＰチャネル
トランジスタにサージ電流が入力されるため、Ｐチャネ
ルトランジスタでサージ電流が弱められ、Ｎチャネルト
ランジスタがサージ電流により破壊されることを防ぐこ
とができる。

【００１６】また、本発明の請求項２記載の半導体装置
は、請求項１記載の半導体装置において、Ｐチャネルト
ランジスタ領域およびＮチャネルトランジスタ領域それ
ぞれのバックゲ−トと、金属出力配線と各トランジスタ
のドレインとのコンタクト間の距離を一定以上にするこ
とを特徴とする。以上のように、バックゲートと上記コ
ンタクトとの距離を離すことにより、各トランジスタの
耐サージ特性を強化することができる。

【００１７】さらに、本発明の請求項３に記載の半導体
装置は、請求項１、２記載の半導体装置において、Ｐチ
ャネルトランジスタとＮチャネルトランジスタの間にゲ
ートを電源端子に接続した第２のＰチャネルトランジス
タとゲートをグランドに接続した第２のＮチャネルトラ
ンジスタ（以下、このようなＰチャネルトランジスタ、
Ｎチャネルトランジスタの状態をオフ状態と称する）を
配置することを特徴とする。これにより、トランジスタ
特性を変えずに耐サージ特性を強化することができる。

【００１８】

【発明の実施の形態】以下に本発明の実施の形態につい
て、図面を参照しながら説明する。 （実施の形態１）図２は、請求項１記載の半導体装置を
説明するパタ−ンレイアウトであり、その回路構成は、
従来の技術で説明した図５と同様である。

【００１９】Ｑ１はＰチャネルトランジスタで、Ｑ２は
Ｎチャネルトランジスタであり、どちらも同じ電流能力
をもっているが、そのサイズがＱ１とＱ２で異なり、そ
れぞれ同じサイズの数個のトランジスタ（Ｑ（２ｎ−
１）：Ｐチャネルトランジスタ、Ｑ２ｎ：Ｎチャネルト
ランジスタ）が並べてある。更に、Ｐチャネルトランジ
スタとＮチャネルトランジスタのそれぞれの領域がバッ
クゲ−トｂｇ１（Ｐチャネルトランジスタ用）およびバ
ックゲ−トｂｇ２（Ｎチャネルトランジスタ用）で囲ま
れているような配置で、Ｑ（２ｎ−１）のソ−スｓ（２
ｎ−１）ａが電源端子（図２の場合、バックゲ−トｂｇ
１）に接続され、Ｑ２ｎのソ−スｓ２ｎａがグランド
（図２の場合、バックゲ−トｂｇ２）に接続され、Ｑ
（２ｎ−１）のドレインｄ（２ｎ−１）ａとＱ２ｎのド
レインｄ２ｎａが接続されて金属出力配線３を通して出
力パッド２に接続され、Ｑ（２ｎ−１）のゲ−トｇ（２
ｎ−１）ａが各々連続的に接続されて内部回路に接続さ
れ、Ｑ２ｎのゲ−トｇ２ｎａが各々連続的に接続されて
内部回路に接続される。

【００２０】いま、出力パッド２に過大な正の印可電圧
が印加された場合、そのサージ電流は金属出力配線３に
入力され、ＮチャネルトランジスタＱ２よりもサイズの
大きいＰチャネルトランジスタＱ１のドレインｄ１ａを
通り、ＰチャネルトランジスタＱ１と並んでいる同サイ
ズのＱ３、Ｑ（２ｎ−１）トランジスタのドレインｄ３
ａ、ｄ（２ｎ−１）ａを通った後に、Ｎチャネルトラン
ジスタのドレインに入力される。このため、従来技術で
も説明したように、Ｎチャネルトランジスタにより決定
するサージ特性は、数個のＰチャネルトランジスタのド
レインをサージ電流が通ったことによりＮチャネルトラ
ンジスタに入るサージ電流がＰチャネルトランジスタの
容量により緩和され、向上する。

【００２１】この特性はより多くのＰチャネルトランジ
スタのドレインを接続した方が効果は大きい。 （実施の形態２）図３は請求項２記載の半導体装置に関
するパタ−ンレイアウトである。回路構成は従来技術で
説明した図５と同様である。

【００２２】Ｑ１はＰチャネルトランジスタで、Ｑ２は
Ｎチャネルトランジスタであり、どちらも同じ電流能力
をもっているが、そのサイズがＱ１とＱ２で異なり、そ
れぞれの同じサイズの数個のトランジスタ（Ｑ（２ｎ−
１）：Ｐチャネルトランジスタ、Ｑ２ｎ：Ｎチャネルト
ランジスタ）が並べてある。更に、Ｎチャネルトランジ
スタとＰチャネルトランジスタのそれぞれの領域がバッ
クゲ−トｂｇ１（Ｐチャネルトランジスタ用）およびバ
ックゲ−トｂｇ２（Ｎチャネルトランジスタ用）で囲ま
れているような配置で、Ｑ（２ｎ−１）のソ−スｓ（２
ｎ−１）ａが電源端子（図３の場合、バックゲ−トｂｇ
１）に接続され、Ｑ２ｎのソ−スｓ２ｎａがグランド
（図３の場合、バックゲ−トｂｇ２）に接続され、Ｑ
（２ｎ−１）のドレインｄ（２ｎ−１）ａとＱ２ｎのド
レインｄ２ｎａが接続されて金属出力配線３を通して出
力パッド２に接続され、Ｑ（２ｎ−１）のゲ−トｇ（２
ｎ−１）ａが各々連続的に接続されて内部回路に接続さ
れ、Ｑ２ｎのゲ−トｇ２ｎａが各々連続的に接続されて
内部回路に接続される。

【００２３】Ｑ２ｎのｄ２ｎａを金属出力配線３に接続
するコンタクト６をドレインｄ２ｎａの両端（Ｘ、Ｘ
´）から１０μｍ以上離してドレイン上に配置すること
により、従来の技術（図６）の配置よりもバックゲート
ｂｇ２からの距離を大きくとるができ、コンタクト６か
らバックゲートｂｇ２に電流が流れることを抑制するこ
とができる。

【００２４】図７（ｂ）は図３のＹ−Ｙ拡大断面図であ
る。本発明の半導体装置によると、Ｑ２のコンタクト６
とバックゲートｂｇ２との距離が、図７（ａ）のコンタ
クト６とバックゲートｂｇ２との距離に比べて離れてい
るため、耐サージ特性を向上する。もちろん、Ｐチャネ
ルトランジスタのコンタクト６とバックゲートｂｇ１と
の距離を離すことにより、さらに耐サージ特性のマージ
ンを大きくすることができる。

【００２５】ここでは、ドレインからコンタクト６まで
の距離の制限を１０μｍ以上としたが、この値は、テク
ノロジーなどの諸条件によって定めることができる。 （実施の形態３）図４は請求項３記載の半導体装置に関
するパタ−ンレイアウトである。

【００２６】回路構成は従来技術で説明した図５からオ
フ状態にしたＰチャネルトランジスタＱ５とオフ状態に
したＮチャネルトランジスタＱ６が金属出力配線３に接
続された図１と同様である。

【００２７】Ｑ１はＰチャネルトランジスタで、Ｑ２は
Ｎチャネルトランジスタであり、どちらも同じ電流能力
をもっているが、そのサイズがＱ１とＱ２で異なり、そ
れぞれの同じサイズの数個のトランジスタ（Ｑ（２ｎ−
１）：Ｐチャネルトランジスタ、Ｑ２ｎ：Ｎチャネルト
ランジスタ）が並べてある。更に、Ｐチャネルトランジ
スタとＮチャネルトランジスタのそれぞれの領域がバッ
クゲ−トｂｇ１（Ｐチャネルトランジスタ用）およびバ
ックゲ−トｂｇ２（Ｎチャネルトランジスタ用）で囲ま
れているような配置で、Ｑ（２ｎ−１）のソ−スｓ（２
ｎ−１）ａが電源端子（図４の場合、バックゲ−トｂｇ
１）に接続され、Ｑ２ｎのソ−スｓ２ｎａがグランド
（図４の場合、バックゲ−トｂｇ２）に接続されＱ（２
ｎ−１）のドレインｄ（２ｎ−１）ａとＱ２ｎのドレイ
ンｄ２ｎａが接続されて金属出力配線３を通して出力パ
ッド２に接続され、Ｑ（２ｎ−１）のゲ−トｇ（２ｎ−
１）ａが各々連続的に接続されて内部回路に接続され、
Ｑ２ｎのゲ−トｇ２ｎａが各々連続的に接続されて内部
回路に接続され、Ｑ２ｎのｄ２ｎａを金属出力配線３に
接続するコンタクト６をドレインｄ２ｎａの両端から１
０μｍ以上離してドレイン上に配置する。

【００２８】いま、出力パッド２に過大な正の印可電圧
が加えられた場合、そのサージ電流は金属出力配線３に
入力され、Ｎチャネルトランジスタよりもサイズの大き
いＰチャネルトランジスタＱ１のドレインｄ１ａを通
り、ＰチャネルトランジスタＱ１と並んでいる同サイズ
のＱ３、Ｑ（２ｎ−１）のトランジスタのドレインｄ３
ａ、ｄ（２ｎ−１）ａを通った後に、Ｐチャネルトラン
ジスタＱ５のドレインｄ５ａを通り、Ｎチャネルトラン
ジスタＱ６のドレインｄ６ａに入り、Ｎチャネルトラン
ジスタＱ２ｎのドレインｄ２ｎａに入る。このため、従
来技術で説明したように、Ｎチャネルトランジスタによ
り決定されていた耐サージ特性は、サージ電流が数個の
ＰチャネルトランジスタのドレインおよびＰチャネルト
ランジスタＱ５のドレインを通り、Ｎチャネルトランジ
スタＱ６のドレインを通った後に、Ｎチャネルトランジ
スタに入るため、よりサージ電流が緩和され、耐サージ
特性が向上する。この時、トランジスタがオフ状態にな
っているため、トランジスタ特性を変えずに耐サージ特
性を向上させることができる。

【００２９】

【発明の効果】以上のように本発明の半導体装置にあっ
ては、金属出力配線を、耐サージ特性がＮチャネルトラ
ンジスタよりも優れたＰチャネルトランジスタをＮシャ
ネルトランジスタの前段に配線することにより、Ｎチャ
ネルトランジスタに入るサージ電流を緩和し、耐サージ
特性を向上することができる。

【００３０】また、Ｎチャネルトランジスタのドレイン
と金属出力配線を接続するコンタクト６の配置位置をバ
ックゲ−トから遠ざけることによって、耐サージ特性を
向上させる効果が得られる。

【００３１】さらに、オフ状態にしたトランジスタを接
続することにより、トランジスタ特性を変えずに耐サー
ジ特性を向上できる。

【図面の簡単な説明】

【図１】請求項３記載の半導体装置を表す回路図

【図２】請求項１記載の半導体装置を表すレイアウト図

【図３】請求項２記載の半導体装置を表すレイアウト図

【図４】請求項３記載の半導体装置を表すレイアウト図

【図５】従来の技術を表す回路図

【図６】従来の技術を表すレイアウト図

【図７】（ａ）従来の技術を表す断面図 （ｂ）請求項２記載の半導体装置を表す断面図

【符号の説明】

１ 内部回路 ２ 出力パッド ３ 金属出力配線 ４ｎ 内部回路出力配線 ４ｐ 内部回路出力配線 ５ コンタクト（拡散層と電極間） ６ コンタクト（出力配線とドレイン拡散層間） ７ Ｐ型基盤 ７ａ Ｐ型拡散層 ７ｂ Ｎ型のドレイン拡散層 ７ｃ Ｎ型拡散層 ７ｄ Ｐ型のドレイン拡散層 ８ 分離層 ｂｇ１ バックゲート ｂｇ２ バックゲート ｄ（１〜２ｎ）ａ ドレイン ｇ（１〜２ｎ）ａ ゲ−ト Ｑ（１〜２ｎ） トランジスタ ｓ（１〜２ｎ）ａ ソ−ス

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH03 BH07 BH13 CA02 CD02 DF06 EZ20 5F048 AA02 AB07 AC03 BC01 BE03 BE09 BF11 BF16 BH05 CC09 CC11 CC13 CC16 CC19 5F064 BB35 CC12 CC23 DD09 DD32 EE32 EE52 EE53

Claims (3)

【特許請求の範囲】
1. 【請求項１】ゲ−トが第１の制御信号を受けソ−スが電
   源端子に接続される第１のＰチャネルトランジスタと、
   ゲ−トが第２の制御信号を受けソ−スがグランドに接続
   される第１のＮチャネルトランジスタを備え、前記第１
   のＰチャネルトランジスタのドレインと前記第１のＮチ
   ャネルトランジスタのドレインが接続されるＣＭＯＳ出
   力回路において、同じサイズの前記Ｐチャネルトランジ
   スタと、同じサイズの前記Ｎチャネルトランジスタがそ
   れぞれ１つまたは２つ以上並べて配置され、更に、前記
   Ｐチャネルトランジスタと前記Ｎチャネルトランジスタ
   それぞれの領域がバックゲ−トで囲まれているような配
   置のマスクレイアウトで、金属出力配線によって、出力
   パッドから全ての前記Ｐチャネルトランジスタを経て全
   ての前記Ｎチャネルトランジスタに至るように配線され
   ることを特徴とする半導体装置。
2. 【請求項２】請求項１記載の半導体装置において、前記
   Ｐチャネルトランジスタ領域および前記Ｎチャネルトラ
   ンジスタ領域それぞれの前記バックゲ−トと、前記金属
   出力配線と各トランジスタのドレインとのコンタクト間
   の距離を一定距離以上にすることを特徴とする半導体装
   置。
3. 【請求項３】請求項１，２記載の半導体装置において、
   前記Ｐチャネルトランジスタと前記Ｎチャネルトランジ
   スタの間にそれぞれオフ状態にした第２のＰチャネルト
   ランジスタと第２のＮチャネルトランジスタを配置し
   て、配線することを特徴とした半導体装置。