JP2751891B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2751891B2 JP2751891B2 JP7252498A JP25249895A JP2751891B2 JP 2751891 B2 JP2751891 B2 JP 2751891B2 JP 7252498 A JP7252498 A JP 7252498A JP 25249895 A JP25249895 A JP 25249895A JP 2751891 B2 JP2751891 B2 JP 2751891B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- concentration impurity
- impurity diffusion
- low
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 104
- 239000012535 impurity Substances 0.000 description 73
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にラッチアップ耐性を向上させたＣＭＯＳ
型半導体集積回路に関する。
置に関し、特にラッチアップ耐性を向上させたＣＭＯＳ
型半導体集積回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体集積回路に発生
するラッチアップのうち、図２に示すように半導体集積
回路の外部環境に起因するラッチアップに対しては、半
導体集積回路と外部回路との間の信号の入出力を行う入
出力用トランジスタが存在する入出力用トランジスタ領
域２０と、内部トランジスタが存在する内部トランジス
タ領域２１との間に、内部トランジスタ領域２１を囲む
ように低濃度不純物拡散層及び高濃度不純物拡散層から
なるガードリング領域２２を設けていた。
するラッチアップのうち、図２に示すように半導体集積
回路の外部環境に起因するラッチアップに対しては、半
導体集積回路と外部回路との間の信号の入出力を行う入
出力用トランジスタが存在する入出力用トランジスタ領
域２０と、内部トランジスタが存在する内部トランジス
タ領域２１との間に、内部トランジスタ領域２１を囲む
ように低濃度不純物拡散層及び高濃度不純物拡散層から
なるガードリング領域２２を設けていた。
【０００３】また内部トランジスタ領域２１内の内部動
作に起因して生ずるラッチアップに対しては、図３に示
すように内部トランジスタ領域２１内の各内部トランジ
スタの独立した低濃度不純物拡散層に分散して高濃度不
純物拡散層を形成したサブコンタクト又はウェルコンタ
クト２３を設けていた。
作に起因して生ずるラッチアップに対しては、図３に示
すように内部トランジスタ領域２１内の各内部トランジ
スタの独立した低濃度不純物拡散層に分散して高濃度不
純物拡散層を形成したサブコンタクト又はウェルコンタ
クト２３を設けていた。
【０００４】これらガードリング領域２２，サブコンタ
クト又はウェルコンタクト２３をＮ型或いはＰ型の各々
のトランジスタの基準電位と同等の電位の電圧源ＶDD又
はＶSSに接続することにより、半導体集積回路の外部よ
り侵入あるいは内部で発生したラッチアップに起因する
電荷を吸収し、各々のトランジスタの基準電位を安定さ
せることにより、ラッチアップの引金となる寄生バイポ
ーラトランジスタを動作させないようにしてラッチアッ
プを防止していた。
クト又はウェルコンタクト２３をＮ型或いはＰ型の各々
のトランジスタの基準電位と同等の電位の電圧源ＶDD又
はＶSSに接続することにより、半導体集積回路の外部よ
り侵入あるいは内部で発生したラッチアップに起因する
電荷を吸収し、各々のトランジスタの基準電位を安定さ
せることにより、ラッチアップの引金となる寄生バイポ
ーラトランジスタを動作させないようにしてラッチアッ
プを防止していた。
【０００５】
【発明が解決しようとする課題】この従来のラッチアッ
プ防止策のうち、半導体集積回路の外部環境に起因する
ものに対する図２の防止策は、ガードリング領域２２に
吸収できなかった電荷が内部トランジスタ領域２１に注
入されてしまった場合には、その電荷によりラッチアッ
プが生じてしまうという問題があった。またガードリン
グ領域２２は入出力トランジスタ領域２０と内部トラン
ジスタ領域２１との間に一定の距離を置いて設置した場
合に、その効果を発揮するものであるから、前述した距
離を縮小するには限界があり、これらをＩＣ化した場合
に、そのサイズを小型化するのを妨げていた。
プ防止策のうち、半導体集積回路の外部環境に起因する
ものに対する図２の防止策は、ガードリング領域２２に
吸収できなかった電荷が内部トランジスタ領域２１に注
入されてしまった場合には、その電荷によりラッチアッ
プが生じてしまうという問題があった。またガードリン
グ領域２２は入出力トランジスタ領域２０と内部トラン
ジスタ領域２１との間に一定の距離を置いて設置した場
合に、その効果を発揮するものであるから、前述した距
離を縮小するには限界があり、これらをＩＣ化した場合
に、そのサイズを小型化するのを妨げていた。
【０００６】また図３に示す内部動作に起因するものに
関しては、トランジスタ毎に独立した低濃度不純物拡散
層にサブコンタクト又はウェルコンタクト２３を形成す
る必要があるが、サブコンタクト又はウェルコンタクト
２３の個数を増やすことはトランジスタの機能部の面積
を縮小して機能低下を招き、個数の増加には限界があ
り、各トランジスタ毎にラッチアップ用電荷を万遍なく
吸収することは不可能となり、ラッチアップの防止対策
としては不十分であった。
関しては、トランジスタ毎に独立した低濃度不純物拡散
層にサブコンタクト又はウェルコンタクト２３を形成す
る必要があるが、サブコンタクト又はウェルコンタクト
２３の個数を増やすことはトランジスタの機能部の面積
を縮小して機能低下を招き、個数の増加には限界があ
り、各トランジスタ毎にラッチアップ用電荷を万遍なく
吸収することは不可能となり、ラッチアップの防止対策
としては不十分であった。
【０００７】本発明の目的は、ラッチアップ発生の起因
となる電荷を吸収する低濃度不純物拡散層の見かけ上の
面積を大きくすることにより、ラッチアップ発生の起因
となる電荷を効率良く吸収するようにした半導体集積回
路を提供することにある。
となる電荷を吸収する低濃度不純物拡散層の見かけ上の
面積を大きくすることにより、ラッチアップ発生の起因
となる電荷を効率良く吸収するようにした半導体集積回
路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、組をなすトランジ
スタと、拡張部材とを有する半導体集積回路であって、
組をなすトランジスタは、導電型が異なり、隣接して設
けられたものであり、拡張部材は、前記組をなすトラン
ジスタの同一電位の低濃度拡散層を、これと同電位の電
源に接続することにより低濃度拡散層の見かけ上の面積
を拡大するものである。
め、本発明に係る半導体集積回路は、組をなすトランジ
スタと、拡張部材とを有する半導体集積回路であって、
組をなすトランジスタは、導電型が異なり、隣接して設
けられたものであり、拡張部材は、前記組をなすトラン
ジスタの同一電位の低濃度拡散層を、これと同電位の電
源に接続することにより低濃度拡散層の見かけ上の面積
を拡大するものである。
【０００９】また前記拡散部材と低濃度拡散層とは、コ
ンタクトにより結合するものである。
ンタクトにより結合するものである。
【００１０】また前記拡散部材を低濃度拡散層に接触さ
せて結合したものである。
せて結合したものである。
【００１１】また前記拡散部材は、低濃度拡散層とは濃
度が異なる高濃度拡散層からなるものである。
度が異なる高濃度拡散層からなるものである。
【００１２】また前記拡散部材は、低濃度拡散層と同一
濃度の低濃度拡散層からなるものである。
濃度の低濃度拡散層からなるものである。
【００１３】また前記拡散部材は、低抵抗値の配線から
なるものである。
なるものである。
【００１４】本発明では、同電位の低濃度不純物拡散層
を面積的、あるいは電気的に接続し、見かけ上大きな低
濃度不純物拡散層を形成し、ラッチアップに起因する電
荷を半導体集積回路全体で吸収しようとするものであ
る。
を面積的、あるいは電気的に接続し、見かけ上大きな低
濃度不純物拡散層を形成し、ラッチアップに起因する電
荷を半導体集積回路全体で吸収しようとするものであ
る。
【００１５】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００１６】図１は本発明の一実施形態を示す平面図で
ある。図１において、入出力トランジスタ領域９と内部
トランジスタ領域１０とは、隣接して形成されている。
入出力トランジスタ領域９は、内部トランジスタ領域１
０と外部回路との間に信号の入出力を行うものであり、
入出力トランジスタ領域９内には導電型が異なる入出力
Ｐ型トランジスタと入出力Ｎ型トランジスタとが混在し
ており、入出力Ｐ型トランジスタのＮ型低濃度不純物拡
散層１と、入出力Ｎ型トランジスタのＰ型低濃度不純物
拡散層２とは、内部トランジスタ領域１０に面する側に
隣接して設けられている。
ある。図１において、入出力トランジスタ領域９と内部
トランジスタ領域１０とは、隣接して形成されている。
入出力トランジスタ領域９は、内部トランジスタ領域１
０と外部回路との間に信号の入出力を行うものであり、
入出力トランジスタ領域９内には導電型が異なる入出力
Ｐ型トランジスタと入出力Ｎ型トランジスタとが混在し
ており、入出力Ｐ型トランジスタのＮ型低濃度不純物拡
散層１と、入出力Ｎ型トランジスタのＰ型低濃度不純物
拡散層２とは、内部トランジスタ領域１０に面する側に
隣接して設けられている。
【００１７】さらに入出力トランジスタ領域９のうちＮ
型低濃度不純物拡散層１の領域には、Ｎ型高濃度不純物
拡散層３ａが帯状に形成され、入出力Ｐ型トランジスタ
の基準電位が同等のＮ型低濃度不純物拡散層１は、コン
タクト３ａ1を通してＮ型高濃度不純物拡散層３ａに電
気的に接続され、Ｎ型高濃度不純物拡散層３ａは、拡散
層３ａとは同電位の電圧源ＶDDに接続されている。
型低濃度不純物拡散層１の領域には、Ｎ型高濃度不純物
拡散層３ａが帯状に形成され、入出力Ｐ型トランジスタ
の基準電位が同等のＮ型低濃度不純物拡散層１は、コン
タクト３ａ1を通してＮ型高濃度不純物拡散層３ａに電
気的に接続され、Ｎ型高濃度不純物拡散層３ａは、拡散
層３ａとは同電位の電圧源ＶDDに接続されている。
【００１８】さらに入出力トランジスタ領域９のうちＰ
型低濃度不純物拡散層２の領域には、Ｐ型高濃度不純物
拡散層３ｂがＮ型低濃度不純物拡散層１を避けて、帯状
に形成され、入出力Ｎ型トランジスタの基準電位が同等
のＰ型低濃度不純物拡散層２は、コンタクト３ｂ 1を通
してＰ型高濃度不純物拡散層３ｂに電気的に接続され、
Ｐ型高濃度不純物拡散層３ｂは、拡散層３ｂとは同電位
の電圧源ＶSSに接続されている。
型低濃度不純物拡散層２の領域には、Ｐ型高濃度不純物
拡散層３ｂがＮ型低濃度不純物拡散層１を避けて、帯状
に形成され、入出力Ｎ型トランジスタの基準電位が同等
のＰ型低濃度不純物拡散層２は、コンタクト３ｂ 1を通
してＰ型高濃度不純物拡散層３ｂに電気的に接続され、
Ｐ型高濃度不純物拡散層３ｂは、拡散層３ｂとは同電位
の電圧源ＶSSに接続されている。
【００１９】以上のように入出力トランジスタ領域９に
おいては、それぞれ導電型が異なる入出力Ｐ型トランジ
スタ，入出力Ｎ型トランジスタのＮ型低濃度不純物拡散
層１，Ｐ型低濃度不純物拡散層２は、それぞれ同電位の
ものがＮ型高濃度不純物拡散層３ａ，Ｐ型高濃度不純物
拡散層３ｂに電気的に接続されることとなり、低濃度不
純物拡散層の見かけ上の面積が大きくなり、このことに
より、入出力トランジスタ領域９で発生するラッチアッ
プの原因となる電荷を吸収する。
おいては、それぞれ導電型が異なる入出力Ｐ型トランジ
スタ，入出力Ｎ型トランジスタのＮ型低濃度不純物拡散
層１，Ｐ型低濃度不純物拡散層２は、それぞれ同電位の
ものがＮ型高濃度不純物拡散層３ａ，Ｐ型高濃度不純物
拡散層３ｂに電気的に接続されることとなり、低濃度不
純物拡散層の見かけ上の面積が大きくなり、このことに
より、入出力トランジスタ領域９で発生するラッチアッ
プの原因となる電荷を吸収する。
【００２０】次に内部トランジスタ領域１０におけるラ
ッチアップの防止策について説明する。内部トランジス
タ領域１０は、入出力トランジスタ領域９を通して外部
回路との間に信号の授受を行い信号処理を行うものであ
り、内部トランジスタ領域１０内には導電型が異なる内
部回路Ｐ型トランジスタと内部回路Ｎ型トランジスタと
が混在しており、内部回路Ｐ型トランジスタのＮ型低濃
度不純物拡散層４ａと、内部回路Ｎ型トランジスタのＰ
型低濃度不純物拡散層５ａとは、入出力トランジスタ領
域９に面する側に隣接して設けられ、また各拡散層４
ａ，５ａの後方（図の右側）には、内部回路Ｐ型トラン
ジスタのＮ型低濃度不純物拡散層４ｂと、内部回路Ｎ型
トランジスタのＰ型低濃度不純物拡散層５ｂとが隣接配
列して設けられている。
ッチアップの防止策について説明する。内部トランジス
タ領域１０は、入出力トランジスタ領域９を通して外部
回路との間に信号の授受を行い信号処理を行うものであ
り、内部トランジスタ領域１０内には導電型が異なる内
部回路Ｐ型トランジスタと内部回路Ｎ型トランジスタと
が混在しており、内部回路Ｐ型トランジスタのＮ型低濃
度不純物拡散層４ａと、内部回路Ｎ型トランジスタのＰ
型低濃度不純物拡散層５ａとは、入出力トランジスタ領
域９に面する側に隣接して設けられ、また各拡散層４
ａ，５ａの後方（図の右側）には、内部回路Ｐ型トラン
ジスタのＮ型低濃度不純物拡散層４ｂと、内部回路Ｎ型
トランジスタのＰ型低濃度不純物拡散層５ｂとが隣接配
列して設けられている。
【００２１】さらに入出力トランジスタ領域９に面する
内部トランジスタ領域１０のうち初段の内部トランジス
タ領域に設けられた内部回路Ｎ型トランジスタのＰ型低
濃度不純物拡散層５ａの領域には、Ｐ型高濃度不純物拡
散層８ａ，８ｃ，８ｄが帯状に形成され、内部回路Ｎ型
トランジスタの基準電位が同等のＰ型低濃度不純物拡散
層５ａは、コンタクト８ａ1を通してＰ型高濃度不純物
拡散層８ａに電気的に接続され、Ｐ型高濃度不純物拡散
層８ａは、拡散層８ａとは同電位の電圧源ＶSSに接続さ
れている。またＰ型低濃度不純物拡散層５ａは、Ｎ型高
濃度不純物拡散層８ｃにコンタクト８ｃ1を通して電気
的に接続され、Ｎ型高濃度不純物拡散層８ｃは、低抵抗
配線７によりＮ型高濃度不純物拡散層８ａに電気的に接
続されている。
内部トランジスタ領域１０のうち初段の内部トランジス
タ領域に設けられた内部回路Ｎ型トランジスタのＰ型低
濃度不純物拡散層５ａの領域には、Ｐ型高濃度不純物拡
散層８ａ，８ｃ，８ｄが帯状に形成され、内部回路Ｎ型
トランジスタの基準電位が同等のＰ型低濃度不純物拡散
層５ａは、コンタクト８ａ1を通してＰ型高濃度不純物
拡散層８ａに電気的に接続され、Ｐ型高濃度不純物拡散
層８ａは、拡散層８ａとは同電位の電圧源ＶSSに接続さ
れている。またＰ型低濃度不純物拡散層５ａは、Ｎ型高
濃度不純物拡散層８ｃにコンタクト８ｃ1を通して電気
的に接続され、Ｎ型高濃度不純物拡散層８ｃは、低抵抗
配線７によりＮ型高濃度不純物拡散層８ａに電気的に接
続されている。
【００２２】また入出力トランジスタ領域９に面する内
部トランジスタ領域１０のうち初段の内部トランジスタ
領域に設けられた内部回路Ｐ型トランジスタのＮ型低濃
度不純物拡散層４ａの領域には、Ｎ型高濃度不純物拡散
層８ｂが帯状に形成され、内部回路Ｐ型トランジスタの
基準電位が同等のＮ型低濃度不純物拡散層４ａは、コン
タクト８ｂ1を通してＮ型高濃度不純物拡散層８ｂに電
気的に接続され、Ｎ型高濃度不純物拡散層８ｂは、拡散
層８ｂとは同電位の電圧源ＶDDに接続されている。
部トランジスタ領域１０のうち初段の内部トランジスタ
領域に設けられた内部回路Ｐ型トランジスタのＮ型低濃
度不純物拡散層４ａの領域には、Ｎ型高濃度不純物拡散
層８ｂが帯状に形成され、内部回路Ｐ型トランジスタの
基準電位が同等のＮ型低濃度不純物拡散層４ａは、コン
タクト８ｂ1を通してＮ型高濃度不純物拡散層８ｂに電
気的に接続され、Ｎ型高濃度不純物拡散層８ｂは、拡散
層８ｂとは同電位の電圧源ＶDDに接続されている。
【００２３】さらに初段の内部トランジスタ領域の後方
に位置する後段の内部トランジスタ領域に設けられた内
部回路Ｎ型トランジスタの基準電位が同等のＰ型低濃度
不純物拡散層５ｂは、コンタクト８ｄ2及び低抵抗値の
配線７を介してＰ型高濃度不純物拡散層８ｄに電気的に
接続され、Ｐ型高濃度不純物拡散層８ｄは、拡散層８ｄ
とは同電位のＰ型高濃度不純物拡散層８ａに電気的に接
続されて電圧源ＶSSに接続されている。
に位置する後段の内部トランジスタ領域に設けられた内
部回路Ｎ型トランジスタの基準電位が同等のＰ型低濃度
不純物拡散層５ｂは、コンタクト８ｄ2及び低抵抗値の
配線７を介してＰ型高濃度不純物拡散層８ｄに電気的に
接続され、Ｐ型高濃度不純物拡散層８ｄは、拡散層８ｄ
とは同電位のＰ型高濃度不純物拡散層８ａに電気的に接
続されて電圧源ＶSSに接続されている。
【００２４】さらに後段の内部トランジスタ領域に設け
られた内部回路Ｐ型トランジスタのＮ型低濃度不純物拡
散層４ｂの領域には、Ｎ型高濃度不純物拡散層８ｅがＮ
型低濃度不純物拡散層４ｂと直接接触させて設けられて
おり、内部回路Ｐ型トランジスタのＮ型高濃度不純物拡
散層８ｅは、低抵抗値の低抵抗配線６を介してＮ型低濃
度不純物拡散層４ａに接続され、Ｎ型高濃度不純物拡散
層８ｂにより電圧源ＶDDに電気的に接続されている。
られた内部回路Ｐ型トランジスタのＮ型低濃度不純物拡
散層４ｂの領域には、Ｎ型高濃度不純物拡散層８ｅがＮ
型低濃度不純物拡散層４ｂと直接接触させて設けられて
おり、内部回路Ｐ型トランジスタのＮ型高濃度不純物拡
散層８ｅは、低抵抗値の低抵抗配線６を介してＮ型低濃
度不純物拡散層４ａに接続され、Ｎ型高濃度不純物拡散
層８ｂにより電圧源ＶDDに電気的に接続されている。
【００２５】内部トランジスタ領域１０では、Ｐ型，Ｎ
型高濃度不純物拡散層８ａ，８ｂにＮ型，Ｐ型低濃度不
純物拡散層４ａ，４ｂが接続され、これらがそれぞれ電
圧源ＶDD，ＶSSに接続されるため、初段の内部トランジ
スタ領域内に発生するラッチアップに起因する電荷を吸
収することができる。
型高濃度不純物拡散層８ａ，８ｂにＮ型，Ｐ型低濃度不
純物拡散層４ａ，４ｂが接続され、これらがそれぞれ電
圧源ＶDD，ＶSSに接続されるため、初段の内部トランジ
スタ領域内に発生するラッチアップに起因する電荷を吸
収することができる。
【００２６】また後段の内部トランジスタ領域内では、
Ｐ型高濃度不純物拡散層８ｄはＰ型低濃度不純物拡散層
５ｂに電気的に接続され、Ｎ型高濃度不純物拡散層８ｅ
はＮ型低濃度不純物拡散層４ｂに直接接触して形成さ
れ、これにより各低濃度拡散層の見かけ上の面積が拡大
し、これにより後段の内部回路トランジスタ領域内での
ラッチアップ発生用の電荷が吸収される。
Ｐ型高濃度不純物拡散層８ｄはＰ型低濃度不純物拡散層
５ｂに電気的に接続され、Ｎ型高濃度不純物拡散層８ｅ
はＮ型低濃度不純物拡散層４ｂに直接接触して形成さ
れ、これにより各低濃度拡散層の見かけ上の面積が拡大
し、これにより後段の内部回路トランジスタ領域内での
ラッチアップ発生用の電荷が吸収される。
【００２７】尚、実施形態における高濃度不純物拡散層
に代えて低濃度不純物拡散層を用いても同様の効果を得
ることができる。また実施形態において低抵抗値の配線
６，７により接続するトランジスタは、図の左右に沿っ
て複数段に配列したが、この配列に限られるものではな
い。
に代えて低濃度不純物拡散層を用いても同様の効果を得
ることができる。また実施形態において低抵抗値の配線
６，７により接続するトランジスタは、図の左右に沿っ
て複数段に配列したが、この配列に限られるものではな
い。
【００２８】また実施形態においては低濃度不純物拡散
層の濃度を１．０Ｅ１７ｃｍ-3以下に、高濃度不純物拡
散層の濃度を１．０Ｅ２０ｃｍ-3以上に設定している
が、この数値に限定されるものではない。
層の濃度を１．０Ｅ１７ｃｍ-3以下に、高濃度不純物拡
散層の濃度を１．０Ｅ２０ｃｍ-3以上に設定している
が、この数値に限定されるものではない。
【００２９】
【発明の効果】以上説明したように本発明は、半導体集
積回路の同電位の低濃度不純物拡散層を面積的、あるい
は電気的に接続し、大きな低濃度不純物拡散層を形成し
たことにより、ラッチアップの発生の原因となる電荷の
吸収がよくなり、低濃度不純物拡散層の電位を安定させ
ることができ、これによりラッチアップを防止すること
ができる。
積回路の同電位の低濃度不純物拡散層を面積的、あるい
は電気的に接続し、大きな低濃度不純物拡散層を形成し
たことにより、ラッチアップの発生の原因となる電荷の
吸収がよくなり、低濃度不純物拡散層の電位を安定させ
ることができ、これによりラッチアップを防止すること
ができる。
【００３０】また電荷の吸収が良くなったことにより、
ガードリングを削除することができるという効果を有す
る。
ガードリングを削除することができるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す平面図である。
【図２】従来例において入出力トランジスタ領域と内部
回路トランジスタ領域との間にガードリング領域を設け
た平面図である。
回路トランジスタ領域との間にガードリング領域を設け
た平面図である。
【図３】従来例において内部回路トランジスタ領域にお
ける電荷吸収の機構を示す平面図である。
ける電荷吸収の機構を示す平面図である。
１ 入出力Ｐ型トランジスタのＮ型低濃度不純物拡散層 ２ 入出力Ｎ型トランジスタのＰ型低濃度不純物拡散層 ３ａ Ｎ型高濃度不純物拡散層 ３ｂ Ｐ型高濃度不純物拡散層 ４ａ，４ｂ 内部回路Ｐ型トランジスタのＮ型低濃度不
純物拡散層 ５ａ，５ｂ 内部回路Ｎ型トランジスタのＰ型低濃度不
純物拡散層 ６，７ 低抵抗配線 ８ａ，８ｃ，８ｄ Ｐ型高濃度不純物拡散層 ８ｂ，８ｅ Ｎ型高濃度不純物拡散層
純物拡散層 ５ａ，５ｂ 内部回路Ｎ型トランジスタのＰ型低濃度不
純物拡散層 ６，７ 低抵抗配線 ８ａ，８ｃ，８ｄ Ｐ型高濃度不純物拡散層 ８ｂ，８ｅ Ｎ型高濃度不純物拡散層
Claims (6)
- 【請求項１】 組をなすトランジスタと、拡張部材とを
有する半導体集積回路であって、 組をなすトランジスタは、導電型が異なり、隣接して設
けられたものであり、 拡張部材は、前記組をなすトランジスタの同一電位の低
濃度拡散層を、これと同電位の電源に接続することによ
り低濃度拡散層の見かけ上の面積を拡大するものである
ことを特徴とする半導体集積回路。 - 【請求項２】 前記拡散部材と低濃度拡散層とは、コン
タクトにより結合するものであることを特徴とする請求
項１に記載の半導体集積回路。 - 【請求項３】 前記拡散部材を低濃度拡散層に接触させ
て結合したものであることを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項４】 前記拡散部材は、低濃度拡散層とは濃度
が異なる高濃度拡散層からなるものであることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項５】 前記拡散部材は、低濃度拡散層と同一濃
度の低濃度拡散層からなるものであることを特徴とする
請求項１に記載の半導体集積回路。 - 【請求項６】 前記拡張部材は、低抵抗値の配線からな
るものであることを特徴とする請求項１に記載の半導体
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252498A JP2751891B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
| US08/827,087 US5828109A (en) | 1995-09-29 | 1997-03-27 | Semi-conductor integrated circuit device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252498A JP2751891B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
| US08/827,087 US5828109A (en) | 1995-09-29 | 1997-03-27 | Semi-conductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997846A JPH0997846A (ja) | 1997-04-08 |
| JP2751891B2 true JP2751891B2 (ja) | 1998-05-18 |
Family
ID=26540739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252498A Expired - Fee Related JP2751891B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828109A (ja) |
| JP (1) | JP2751891B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4140071B2 (ja) * | 1997-11-04 | 2008-08-27 | 沖電気工業株式会社 | 半導体集積回路、半導体集積回路のレイアウト方法およびレイアウト装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5055903A (en) * | 1989-06-22 | 1991-10-08 | Siemens Aktiengesellschaft | Circuit for reducing the latch-up sensitivity of a cmos circuit |
| JP3093771B2 (ja) * | 1990-03-22 | 2000-10-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
-
1995
- 1995-09-29 JP JP7252498A patent/JP2751891B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-27 US US08/827,087 patent/US5828109A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5828109A (en) | 1998-10-27 |
| JPH0997846A (ja) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3210147B2 (ja) | 半導体装置 | |
| US5218222A (en) | Output ESD protection circuit | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| JPH09191080A (ja) | 半導体装置の静電荷放電構造体 | |
| JP5079974B2 (ja) | 半導体装置 | |
| JP2780661B2 (ja) | 半導体装置 | |
| JP3102391B2 (ja) | 半導体集積回路 | |
| JP2751891B2 (ja) | 半導体集積回路 | |
| JP3149999B2 (ja) | 半導体入出力保護装置 | |
| JP2602974B2 (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS60247959A (ja) | ラツチアツプ防止回路 | |
| US4175240A (en) | Integrated logic circuit with a current source made as a field-effect transistor | |
| JPS6362904B2 (ja) | ||
| JP3932896B2 (ja) | 半導体装置 | |
| JP3355651B2 (ja) | 静電気保護回路及び半導体装置 | |
| JP3060311B2 (ja) | 半導体集積回路 | |
| JP3010911B2 (ja) | 半導体装置 | |
| JP3036752B2 (ja) | 半導体装置 | |
| JPH0636596Y2 (ja) | Ｃｍｏｓ半導体装置 | |
| JP3779256B2 (ja) | 半導体装置 | |
| JP3435937B2 (ja) | 半導体装置 | |
| JP3038744B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPH0566737B2 (ja) | ||
| JPH056964A (ja) | 半導体集積回路装置 | |
| JP2002299467A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |