JP2002299467A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2002299467A JP2002299467A JP2001101228A JP2001101228A JP2002299467A JP 2002299467 A JP2002299467 A JP 2002299467A JP 2001101228 A JP2001101228 A JP 2001101228A JP 2001101228 A JP2001101228 A JP 2001101228A JP 2002299467 A JP2002299467 A JP 2002299467A
- Authority
- JP
- Japan
- Prior art keywords
- well
- output circuit
- semiconductor substrate
- conductivity type
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】動作時の電源ノイズの発生を低減して、同時動
作条件を緩和することができるようにする。 【解決手段】本発明の半導体装置の出力回路では、半導
体基板と同一の導電型の出力トランジスタは、半導体基
板の表面近傍に、半導体基板と反対の導電型の第１のウ
ェルを形成して、この第１のウェルの中に形成されてい
る。また、半導体基板と反対の導電型の出力トランジス
タは、第１のウェルとは独立して、半導体基板の表面近
傍に、半導体基板と反対の導電型の第２のウェルを形成
し、この第２のウェルの中に、第２のウェルと反対の導
電型の第３のウェルを形成して、この第３のウェルの中
に形成されている。
作条件を緩和することができるようにする。 【解決手段】本発明の半導体装置の出力回路では、半導
体基板と同一の導電型の出力トランジスタは、半導体基
板の表面近傍に、半導体基板と反対の導電型の第１のウ
ェルを形成して、この第１のウェルの中に形成されてい
る。また、半導体基板と反対の導電型の出力トランジス
タは、第１のウェルとは独立して、半導体基板の表面近
傍に、半導体基板と反対の導電型の第２のウェルを形成
し、この第２のウェルの中に、第２のウェルと反対の導
電型の第３のウェルを形成して、この第３のウェルの中
に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、出力信号が変化し
た時の電源ノイズの発生を極めて少なくすることができ
る半導体装置の出力回路に関するものである。
た時の電源ノイズの発生を極めて少なくすることができ
る半導体装置の出力回路に関するものである。
【０００２】
【従来の技術】半導体装置の出力回路は、その出力端子
に接続される外部負荷をドライブするもので、複数の出
力回路が同時動作した場合には電源ノイズが発生し、こ
の電源ノイズにより半導体装置が誤動作する場合があ
る。
に接続される外部負荷をドライブするもので、複数の出
力回路が同時動作した場合には電源ノイズが発生し、こ
の電源ノイズにより半導体装置が誤動作する場合があ
る。
【０００３】以下、一例を挙げて、従来の半導体装置の
出力回路の構造とその問題点について説明する。
出力回路の構造とその問題点について説明する。
【０００４】図５は、従来の半導体装置の出力回路の一
例の構成回路図である。同図に示す出力回路４０は、Ｐ
型半導体基板を用いて構成されたもので、プリドライバ
であるインバータ１２と、出力最終段のドライバである
インバータ１４とから構成されている。
例の構成回路図である。同図に示す出力回路４０は、Ｐ
型半導体基板を用いて構成されたもので、プリドライバ
であるインバータ１２と、出力最終段のドライバである
インバータ１４とから構成されている。
【０００５】ここで、プリドライバのインバータ１２
は、信号ＶＩＮを反転出力するもので、その入力には信
号ＶＩＮが入力されている。
は、信号ＶＩＮを反転出力するもので、その入力には信
号ＶＩＮが入力されている。
【０００６】出力最終段のドライバのインバータ１４
は、プリドライバのインバータ１２の出力を反転し、信
号ＶＯＵＴとして出力するもので、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ）Ｎ１とを備えている。ここで、ＰＭＯＳＰ１
は、電源ＶＤＤと信号ＶＯＵＴとの間に接続され、ＮＭ
ＯＳＮ１は、信号ＶＯＵＴとグランドＶＳＳとの間に接
続されている。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１
のゲートには、プリドライバのインバータ１２の出力が
入力されている。
は、プリドライバのインバータ１２の出力を反転し、信
号ＶＯＵＴとして出力するもので、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ）Ｎ１とを備えている。ここで、ＰＭＯＳＰ１
は、電源ＶＤＤと信号ＶＯＵＴとの間に接続され、ＮＭ
ＯＳＮ１は、信号ＶＯＵＴとグランドＶＳＳとの間に接
続されている。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１
のゲートには、プリドライバのインバータ１２の出力が
入力されている。
【０００７】また、同図には、ＰＭＯＳＰ１が形成され
るＮウェルの抵抗成分とＰ型半導体基板の抵抗成分をそ
れぞれ概念的に表した２つの抵抗素子Ｒ１，Ｒ２と、こ
れらのＰ型半導体基板とＮウェルのＰＮ接合によって構
成される寄生ダイオードＤ１を併せて示してある。ここ
で、抵抗素子Ｒ１は、寄生ダイオードＤ１のカソードと
電源ＶＤＤとの間に接続され、抵抗素子Ｒ２は、グラン
ドＶＳＳと寄生ダイオードＤ１のアノードとの間に接続
されている。
るＮウェルの抵抗成分とＰ型半導体基板の抵抗成分をそ
れぞれ概念的に表した２つの抵抗素子Ｒ１，Ｒ２と、こ
れらのＰ型半導体基板とＮウェルのＰＮ接合によって構
成される寄生ダイオードＤ１を併せて示してある。ここ
で、抵抗素子Ｒ１は、寄生ダイオードＤ１のカソードと
電源ＶＤＤとの間に接続され、抵抗素子Ｒ２は、グラン
ドＶＳＳと寄生ダイオードＤ１のアノードとの間に接続
されている。
【０００８】なお、これらの抵抗素子Ｒ１，Ｒ２および
寄生ダイオードＤ１の詳細については後述する。
寄生ダイオードＤ１の詳細については後述する。
【０００９】図示例の出力回路４０では、例えば内部回
路から供給される信号ＶＩＮは、プリドライバのインバ
ータ１２によって反転され、さらに出力最終段のドライ
バのインバータ１４によって反転される。その結果、信
号ＶＩＮは、信号ＶＩＮと同じ極性の信号ＶＯＵＴとし
て出力される。
路から供給される信号ＶＩＮは、プリドライバのインバ
ータ１２によって反転され、さらに出力最終段のドライ
バのインバータ１４によって反転される。その結果、信
号ＶＩＮは、信号ＶＩＮと同じ極性の信号ＶＯＵＴとし
て出力される。
【００１０】続いて、図５に示す出力回路４０のレイア
ウト構造について説明する。
ウト構造について説明する。
【００１１】図６は、従来の出力回路の一例のレイアウ
ト断面概念図である。同図は、図５に示す出力回路４０
の出力最終段のドライバのインバータ１４のレイアウト
断面を概念的に示したもので、図中右側にＰＭＯＳＰ
１、左側にＮＭＯＳＮ１が配置されている。
ト断面概念図である。同図は、図５に示す出力回路４０
の出力最終段のドライバのインバータ１４のレイアウト
断面を概念的に示したもので、図中右側にＰＭＯＳＰ
１、左側にＮＭＯＳＮ１が配置されている。
【００１２】ここで、ＰＭＯＳＰ１は、Ｐ型半導体基板
（Ｐ−Ｓｕｂ）１６の表面近傍にＮウェル（Ｎ−Ｗｅｌ
ｌ）１８を形成して、このＮウェル１８の中に形成され
ている。すなわち、Ｎウェル１８の中に２つのＰ＋拡散
領域２６，２８が形成され、Ｐ型半導体基板１６の上に
絶縁膜２４を介して、２つのＰ＋拡散領域２６，２８の
中央にゲート電極（ＧＡＴＥ）３０が形成されている。
（Ｐ−Ｓｕｂ）１６の表面近傍にＮウェル（Ｎ−Ｗｅｌ
ｌ）１８を形成して、このＮウェル１８の中に形成され
ている。すなわち、Ｎウェル１８の中に２つのＰ＋拡散
領域２６，２８が形成され、Ｐ型半導体基板１６の上に
絶縁膜２４を介して、２つのＰ＋拡散領域２６，２８の
中央にゲート電極（ＧＡＴＥ）３０が形成されている。
【００１３】また、ＮＭＯＳＮ１は、Ｐ型半導体基板１
６の表面近傍に形成されている。すなわち、Ｐ型半導体
基板１６の中に２つのＮ＋拡散領域３２，３４が形成さ
れ、Ｐ型半導体基板１６の上に絶縁膜２４を介して、２
つのＮ＋拡散領域３２，３４の中央にゲート電極３６が
形成されている。
６の表面近傍に形成されている。すなわち、Ｐ型半導体
基板１６の中に２つのＮ＋拡散領域３２，３４が形成さ
れ、Ｐ型半導体基板１６の上に絶縁膜２４を介して、２
つのＮ＋拡散領域３２，３４の中央にゲート電極３６が
形成されている。
【００１４】図６に示すように、前述の抵抗素子Ｒ１，
Ｒ２は、Ｎウェル１８およびＰ型半導体基板１６の抵抗
成分をそれぞれ概念的に表したものであり、寄生ダイオ
ードＤ１は、これらのＰ型半導体基板１６とＮウェル１
８のＰＮ接合によって構成されている。
Ｒ２は、Ｎウェル１８およびＰ型半導体基板１６の抵抗
成分をそれぞれ概念的に表したものであり、寄生ダイオ
ードＤ１は、これらのＰ型半導体基板１６とＮウェル１
８のＰＮ接合によって構成されている。
【００１５】ここで、抵抗素子Ｒ２は、Ｐ型半導体基板
１６の上下（垂直）方向の抵抗成分と左右（水平）方向
の抵抗成分により構成される。Ｐ型半導体基板１６は、
Ｎウェル１８と比較して、不純物濃度が低いため抵抗率
自体が高く、また、図中上下方向の厚みが非常に厚く、
かつ、左右方向の距離も長いため、図中上下方向および
左右方向の抵抗値がいずれも大きい。これに対し、抵抗
素子Ｒ１は、Ｎウェル１８の上下（垂直）方向の抵抗成
分が主であり、Ｎウェル１８は上下方向の厚みが非常に
薄いため、上下方向の抵抗値は低い。従って、抵抗素子
Ｒ１，Ｒ２には、抵抗素子Ｒ１＜＜抵抗素子Ｒ２の関係
があり、抵抗素子Ｒ１は、抵抗素子Ｒ２と比べて無視で
きるほど小さな抵抗値となる。
１６の上下（垂直）方向の抵抗成分と左右（水平）方向
の抵抗成分により構成される。Ｐ型半導体基板１６は、
Ｎウェル１８と比較して、不純物濃度が低いため抵抗率
自体が高く、また、図中上下方向の厚みが非常に厚く、
かつ、左右方向の距離も長いため、図中上下方向および
左右方向の抵抗値がいずれも大きい。これに対し、抵抗
素子Ｒ１は、Ｎウェル１８の上下（垂直）方向の抵抗成
分が主であり、Ｎウェル１８は上下方向の厚みが非常に
薄いため、上下方向の抵抗値は低い。従って、抵抗素子
Ｒ１，Ｒ２には、抵抗素子Ｒ１＜＜抵抗素子Ｒ２の関係
があり、抵抗素子Ｒ１は、抵抗素子Ｒ２と比べて無視で
きるほど小さな抵抗値となる。
【００１６】従って、寄生ダイオードＤ１のカソード
は、ほとんど抵抗が無い状態で電源ＶＤＤに接続される
ので、寄生ダイオードＤ１によって形成されるＰＮ接合
容量は、電源ＶＤＤに対して安定化容量（寄生容量）と
して働き、電源ＶＤＤで発生するノイズは比較的小さく
抑えられる。これに対し、寄生ダイオードＤ１のアノー
ドは、比較的大きな抵抗を介してグランドＶＳＳに接続
されるので、グランドＶＳＳに対する安定化容量という
点での寄与は小さく、グランドＶＳＳで発生するノイズ
は比較的大きくなる。
は、ほとんど抵抗が無い状態で電源ＶＤＤに接続される
ので、寄生ダイオードＤ１によって形成されるＰＮ接合
容量は、電源ＶＤＤに対して安定化容量（寄生容量）と
して働き、電源ＶＤＤで発生するノイズは比較的小さく
抑えられる。これに対し、寄生ダイオードＤ１のアノー
ドは、比較的大きな抵抗を介してグランドＶＳＳに接続
されるので、グランドＶＳＳに対する安定化容量という
点での寄与は小さく、グランドＶＳＳで発生するノイズ
は比較的大きくなる。
【００１７】図７，８は、従来の出力回路の動作を表す
一例のグラフである。まず、図７は、信号ＶＩＮがロウ
レベル（Ｌ）からハイレベル（Ｈ）へ変化した場合の信
号ＶＯＵＴと電源ＶＤＤの波形の変化を表したもので、
同図（ａ）〜（ｃ）は、それぞれ信号ＶＩＮ、信号ＶＯ
ＵＴ、電源ＶＤＤの波形を表す。同様に、図８は、信号
ＶＩＮがハイレベル（Ｈ）からロウレベル（Ｌ）へ変化
した場合の波形を表す。なお、図中縦軸は電圧（Ｖ）、
横軸は時間（ｔ）である。
一例のグラフである。まず、図７は、信号ＶＩＮがロウ
レベル（Ｌ）からハイレベル（Ｈ）へ変化した場合の信
号ＶＯＵＴと電源ＶＤＤの波形の変化を表したもので、
同図（ａ）〜（ｃ）は、それぞれ信号ＶＩＮ、信号ＶＯ
ＵＴ、電源ＶＤＤの波形を表す。同様に、図８は、信号
ＶＩＮがハイレベル（Ｈ）からロウレベル（Ｌ）へ変化
した場合の波形を表す。なお、図中縦軸は電圧（Ｖ）、
横軸は時間（ｔ）である。
【００１８】このグラフからも明らかなように、信号Ｖ
ＩＮがロウレベルからハイレベルへ変化した場合、電源
ＶＤＤで発生するノイズは比較的小さいのに比べて、グ
ランドＶＳＳで発生するノイズは比較的大きくなる。こ
のため、従来の半導体装置では、電源ノイズの発生を低
減するために、例えば出力回路の動作速度を低下させた
り、タイミングをずらして同時動作させる出力回路の数
を減らしたり、電源やグランドの供給端子を多く設ける
等の対策が取られている。
ＩＮがロウレベルからハイレベルへ変化した場合、電源
ＶＤＤで発生するノイズは比較的小さいのに比べて、グ
ランドＶＳＳで発生するノイズは比較的大きくなる。こ
のため、従来の半導体装置では、電源ノイズの発生を低
減するために、例えば出力回路の動作速度を低下させた
り、タイミングをずらして同時動作させる出力回路の数
を減らしたり、電源やグランドの供給端子を多く設ける
等の対策が取られている。
【００１９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、動作時の電源ノイズ
の発生を低減することができ、同時動作条件を緩和する
ことができる出力回路を提供することにある。
従来技術に基づく問題点を解消し、動作時の電源ノイズ
の発生を低減することができ、同時動作条件を緩和する
ことができる出力回路を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置の出力回路であって、半導体
基板の表面近傍に形成された、前記半導体基板と反対の
導電型の第１のウェルと、この第１のウェルとは独立し
て前記半導体基板の表面近傍に形成された、前記半導体
基板と反対の導電型の第２のウェルと、この第２のウェ
ルの中に形成された、前記第２のウェルと反対の導電型
の第３のウェルとを備え、前記半導体基板と同一の導電
型の出力トランジスタは前記第１のウェルの中に形成さ
れ、前記半導体基板と反対の導電型の出力トランジスタ
は前記第３のウェルの中に形成されていることを特徴と
する出力回路を提供するものである。
に、本発明は、半導体装置の出力回路であって、半導体
基板の表面近傍に形成された、前記半導体基板と反対の
導電型の第１のウェルと、この第１のウェルとは独立し
て前記半導体基板の表面近傍に形成された、前記半導体
基板と反対の導電型の第２のウェルと、この第２のウェ
ルの中に形成された、前記第２のウェルと反対の導電型
の第３のウェルとを備え、前記半導体基板と同一の導電
型の出力トランジスタは前記第１のウェルの中に形成さ
れ、前記半導体基板と反対の導電型の出力トランジスタ
は前記第３のウェルの中に形成されていることを特徴と
する出力回路を提供するものである。
【００２１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の出力回路を詳細に説明する。
施例に基づいて、本発明の出力回路を詳細に説明する。
【００２２】図１は、本発明の出力回路の一実施例の構
成回路図である。同図に示す出力回路１０は、図５に示
す従来の出力回路４０との比較が容易となるように、論
理的に同じ回路構成のものを同じくＰ型半導体基板を用
いて構成したものである。すなわち、図１に示す本発明
の出力回路１０は、プリドライバであるインバータ１２
と、出力最終段のドライバであるインバータ１４とから
構成されている。
成回路図である。同図に示す出力回路１０は、図５に示
す従来の出力回路４０との比較が容易となるように、論
理的に同じ回路構成のものを同じくＰ型半導体基板を用
いて構成したものである。すなわち、図１に示す本発明
の出力回路１０は、プリドライバであるインバータ１２
と、出力最終段のドライバであるインバータ１４とから
構成されている。
【００２３】なお、以下の説明は、図４に示す従来の出
力回路４０と同一の構成要件に同一の符号を付して行う
ものとする。
力回路４０と同一の構成要件に同一の符号を付して行う
ものとする。
【００２４】図示例の出力回路１０において、まず、プ
リドライバのインバータ１２は、信号ＶＩＮを反転出力
するもので、その入力には、例えば本発明の出力回路を
適用する半導体装置の内部回路から供給される信号ＶＩ
Ｎが入力されている。
リドライバのインバータ１２は、信号ＶＩＮを反転出力
するもので、その入力には、例えば本発明の出力回路を
適用する半導体装置の内部回路から供給される信号ＶＩ
Ｎが入力されている。
【００２５】出力最終段のドライバのインバータ１４
は、プリドライバのインバータ１２の出力を反転し、信
号ＶＯＵＴとして出力するもので、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ）Ｎ１とを備えている。ＰＭＯＳＰ１は、電源Ｖ
ＤＤと信号ＶＯＵＴとの間に接続され、ＮＭＯＳＮ１
は、信号ＶＯＵＴとグランドＶＳＳとの間に接続されて
いる。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１のゲート
には、プリドライバのインバータ１２の出力が入力され
ている。
は、プリドライバのインバータ１２の出力を反転し、信
号ＶＯＵＴとして出力するもので、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ）Ｎ１とを備えている。ＰＭＯＳＰ１は、電源Ｖ
ＤＤと信号ＶＯＵＴとの間に接続され、ＮＭＯＳＮ１
は、信号ＶＯＵＴとグランドＶＳＳとの間に接続されて
いる。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１のゲート
には、プリドライバのインバータ１２の出力が入力され
ている。
【００２６】なお、同図には、ＰＭＯＳＰ１が形成され
るＮウェルの抵抗成分とＰ型半導体基板の抵抗成分をそ
れぞれ概念的に表した２つの抵抗素子Ｒ１，Ｒ２と、こ
れらのＰ型半導体基板とＮウェルのＰＮ接合によって構
成される寄生ダイオードＤ１を併せて示してある。ここ
で、抵抗素子Ｒ１は、寄生ダイオードＤ１のカソードと
電源ＶＤＤとの間に接続され、抵抗素子Ｒ２は、グラン
ドＶＳＳと寄生ダイオードＤ１のアノードとの間に接続
されている。
るＮウェルの抵抗成分とＰ型半導体基板の抵抗成分をそ
れぞれ概念的に表した２つの抵抗素子Ｒ１，Ｒ２と、こ
れらのＰ型半導体基板とＮウェルのＰＮ接合によって構
成される寄生ダイオードＤ１を併せて示してある。ここ
で、抵抗素子Ｒ１は、寄生ダイオードＤ１のカソードと
電源ＶＤＤとの間に接続され、抵抗素子Ｒ２は、グラン
ドＶＳＳと寄生ダイオードＤ１のアノードとの間に接続
されている。
【００２７】また、同図には、さらに、ＮＭＯＳＮ１が
形成されるＰウェルとこれを取り囲むＮウェルからなる
２重構造のウェルの抵抗成分をそれぞれ概念的に表した
２つの抵抗素子Ｒ３，Ｒ４と、これらのＰウェルとＮウ
ェルのＰＮ接合によって構成される寄生ダイオードＤ２
を併せて示してある。ここで、抵抗素子Ｒ３は、グラン
ドＶＳＳと寄生ダイオードＤ２のアノードとの間に接続
され、抵抗素子Ｒ４は、寄生ダイオードＤ２のカソード
と電源ＶＤＤとの間に接続されている。
形成されるＰウェルとこれを取り囲むＮウェルからなる
２重構造のウェルの抵抗成分をそれぞれ概念的に表した
２つの抵抗素子Ｒ３，Ｒ４と、これらのＰウェルとＮウ
ェルのＰＮ接合によって構成される寄生ダイオードＤ２
を併せて示してある。ここで、抵抗素子Ｒ３は、グラン
ドＶＳＳと寄生ダイオードＤ２のアノードとの間に接続
され、抵抗素子Ｒ４は、寄生ダイオードＤ２のカソード
と電源ＶＤＤとの間に接続されている。
【００２８】なお、これらの抵抗素子Ｒ１〜４および寄
生ダイオードＤ１，Ｄ２の詳細については後述する。
生ダイオードＤ１，Ｄ２の詳細については後述する。
【００２９】図示例の出力回路１０では、例えば内部回
路から供給される信号ＶＩＮは、プリドライバのインバ
ータ１２によって反転され、さらに出力最終段のドライ
バのインバータ１４によって反転される。その結果、信
号ＶＩＮは、信号ＶＩＮと同じ極性の信号ＶＯＵＴとし
て出力される。
路から供給される信号ＶＩＮは、プリドライバのインバ
ータ１２によって反転され、さらに出力最終段のドライ
バのインバータ１４によって反転される。その結果、信
号ＶＩＮは、信号ＶＩＮと同じ極性の信号ＶＯＵＴとし
て出力される。
【００３０】次に、図１に示す出力回路１０のレイアウ
ト構造について説明する。
ト構造について説明する。
【００３１】図２は、本発明の出力回路の一実施例のレ
イアウト断面概念図である。同図は、図１に示す出力回
路１０の出力最終段のドライバのインバータ１４のレイ
アウト断面を概念的に示したもので、図中右側にＰＭＯ
ＳＰ１、左側にＮＭＯＳＮ１が配置されている。
イアウト断面概念図である。同図は、図１に示す出力回
路１０の出力最終段のドライバのインバータ１４のレイ
アウト断面を概念的に示したもので、図中右側にＰＭＯ
ＳＰ１、左側にＮＭＯＳＮ１が配置されている。
【００３２】ここで、Ｐ型半導体基板（Ｐ−Ｓｕｂ）１
６と同一の導電型のＰＭＯＳＰ１は、Ｐ型半導体基板１
６の表面近傍に、Ｐ型半導体基板１６と反対の導電型の
Ｎウェル（Ｎ−Ｗｅｌｌ）１８を形成して、このＮウェ
ル１８の中に形成されている。すなわち、Ｎウェル１８
の中に２つのＰ＋拡散領域２６，２８が形成され、Ｐ型
半導体基板１６の上に絶縁膜２４を介して、２つのＰ＋
拡散領域２６，２８の中央にゲート電極（ＧＡＴＥ）３
０が形成されている。
６と同一の導電型のＰＭＯＳＰ１は、Ｐ型半導体基板１
６の表面近傍に、Ｐ型半導体基板１６と反対の導電型の
Ｎウェル（Ｎ−Ｗｅｌｌ）１８を形成して、このＮウェ
ル１８の中に形成されている。すなわち、Ｎウェル１８
の中に２つのＰ＋拡散領域２６，２８が形成され、Ｐ型
半導体基板１６の上に絶縁膜２４を介して、２つのＰ＋
拡散領域２６，２８の中央にゲート電極（ＧＡＴＥ）３
０が形成されている。
【００３３】なお、ＰＭＯＳＰ１のレイアウト構造は、
図６に示す従来の出力回路のＰＭＯＳＰ１と同じであ
る。
図６に示す従来の出力回路のＰＭＯＳＰ１と同じであ
る。
【００３４】一方、Ｐ型半導体基板１６と反対の導電型
のＮＭＯＳＮ１は、Ｎウェル１８とは独立して、Ｐ型半
導体基板１６の表面近傍に、Ｐ型半導体基板１６と反対
の導電型のＮウェル２０を形成し、このＮウェル２０の
中にさらに、Ｎウェル２０と反対の導電型のＰウェル
（Ｐ−Ｗｅｌｌ）２２を形成して、このＰウェル２２の
中に形成されている。
のＮＭＯＳＮ１は、Ｎウェル１８とは独立して、Ｐ型半
導体基板１６の表面近傍に、Ｐ型半導体基板１６と反対
の導電型のＮウェル２０を形成し、このＮウェル２０の
中にさらに、Ｎウェル２０と反対の導電型のＰウェル
（Ｐ−Ｗｅｌｌ）２２を形成して、このＰウェル２２の
中に形成されている。
【００３５】すなわち、ＮＭＯＳＮ１が形成されるウェ
ルは、２重のウェル構造（Ｐ型半導体基板１６を含める
と、３重のウェル構造（トリプルウェル構造））となっ
ており、Ｎウェル２０の中にＰウェル２２が形成され、
このＰウェル２２の中に２つのＮ＋拡散領域３２，３４
が形成され、Ｐ型半導体基板１６の上に絶縁膜２４を介
して、２つのＮ＋拡散領域３２，３４の中央にゲート電
極３６が形成されている。
ルは、２重のウェル構造（Ｐ型半導体基板１６を含める
と、３重のウェル構造（トリプルウェル構造））となっ
ており、Ｎウェル２０の中にＰウェル２２が形成され、
このＰウェル２２の中に２つのＮ＋拡散領域３２，３４
が形成され、Ｐ型半導体基板１６の上に絶縁膜２４を介
して、２つのＮ＋拡散領域３２，３４の中央にゲート電
極３６が形成されている。
【００３６】図２に示すように、前述の抵抗素子Ｒ１，
Ｒ２は、Ｎウェル１８およびＰ型半導体基板１６の抵抗
成分を概念的に表したものであり、寄生ダイオードＤ１
は、これらのＰ型半導体基板１６とＮウェル１８のＰＮ
接合によって構成されている。また、抵抗素子Ｒ３，Ｒ
４は、Ｐウェル２２およびＮウェル２０の抵抗成分を概
念的に表したものであり、寄生ダイオードＤ２は、これ
らのＰウェル２２とＮウェル２０のＰＮ接合によって構
成されている。
Ｒ２は、Ｎウェル１８およびＰ型半導体基板１６の抵抗
成分を概念的に表したものであり、寄生ダイオードＤ１
は、これらのＰ型半導体基板１６とＮウェル１８のＰＮ
接合によって構成されている。また、抵抗素子Ｒ３，Ｒ
４は、Ｐウェル２２およびＮウェル２０の抵抗成分を概
念的に表したものであり、寄生ダイオードＤ２は、これ
らのＰウェル２２とＮウェル２０のＰＮ接合によって構
成されている。
【００３７】ここで、抵抗素子Ｒ１，Ｒ２は、既に述べ
たように、Ｎウェル１８が非常に薄く、図中上限方向の
抵抗値が低いので、抵抗素子Ｒ１＜＜抵抗素子Ｒ２の関
係があり、抵抗素子Ｒ１は、抵抗素子Ｒ２と比べて無視
できるほど小さな抵抗値となる。従って、寄生ダイオー
ドＤ１のカソードは、ほとんど抵抗が無い状態で電源Ｖ
ＤＤに接続されるので、電源ＶＤＤに対して安定化容量
（寄生容量）として働き、電源ＶＤＤで発生するノイズ
は比較的小さく抑えられる。
たように、Ｎウェル１８が非常に薄く、図中上限方向の
抵抗値が低いので、抵抗素子Ｒ１＜＜抵抗素子Ｒ２の関
係があり、抵抗素子Ｒ１は、抵抗素子Ｒ２と比べて無視
できるほど小さな抵抗値となる。従って、寄生ダイオー
ドＤ１のカソードは、ほとんど抵抗が無い状態で電源Ｖ
ＤＤに接続されるので、電源ＶＤＤに対して安定化容量
（寄生容量）として働き、電源ＶＤＤで発生するノイズ
は比較的小さく抑えられる。
【００３８】また、抵抗素子Ｒ３は、Ｐウェル２２の上
下（垂直）方向の抵抗成分を主とし、Ｐウェル２２は薄
いので抵抗素子Ｒ３の抵抗値は小さい。また、抵抗素子
Ｒ４は、Ｎウェル２０の上下（垂直）方向と左右（水
平）方向の抵抗成分により構成される。ここで、Ｎウェ
ル２０は薄く、左右方向の距離も長いので抵抗素子Ｒ４
の抵抗値は大きい。このため、抵抗素子Ｒ３＜＜抵抗素
子Ｒ４の関係があり、抵抗素子Ｒ３は、抵抗素子Ｒ４と
比べて無視できるほど小さな抵抗値となる。従って、寄
生ダイオードＤ２のアノードは、ほとんど抵抗が無い状
態でグランドＶＳＳに接続されるので、グランドＶＳＳ
に対して安定化容量として働き、グランドＶＳＳで発生
するノイズも比較的小さく抑えられる。
下（垂直）方向の抵抗成分を主とし、Ｐウェル２２は薄
いので抵抗素子Ｒ３の抵抗値は小さい。また、抵抗素子
Ｒ４は、Ｎウェル２０の上下（垂直）方向と左右（水
平）方向の抵抗成分により構成される。ここで、Ｎウェ
ル２０は薄く、左右方向の距離も長いので抵抗素子Ｒ４
の抵抗値は大きい。このため、抵抗素子Ｒ３＜＜抵抗素
子Ｒ４の関係があり、抵抗素子Ｒ３は、抵抗素子Ｒ４と
比べて無視できるほど小さな抵抗値となる。従って、寄
生ダイオードＤ２のアノードは、ほとんど抵抗が無い状
態でグランドＶＳＳに接続されるので、グランドＶＳＳ
に対して安定化容量として働き、グランドＶＳＳで発生
するノイズも比較的小さく抑えられる。
【００３９】図３，４は、出力回路の動作を表す一例の
グラフである。まず、図３は、信号ＶＩＮがロウレベル
（Ｌ）からハイレベル（Ｈ）へ変化した場合の信号ＶＯ
ＵＴと電源ＶＤＤの波形の変化を表したもので、同図
（ａ）〜（ｃ）は、それぞれ信号ＶＩＮ、信号ＶＯＵ
Ｔ、電源ＶＤＤの波形を表す。同様に、図４は、信号Ｖ
ＩＮがハイレベル（Ｈ）からロウレベル（Ｌ）へ変化し
た場合の波形を表す。なお、図中縦軸は電圧（Ｖ）、横
軸は時間（ｔ）である。
グラフである。まず、図３は、信号ＶＩＮがロウレベル
（Ｌ）からハイレベル（Ｈ）へ変化した場合の信号ＶＯ
ＵＴと電源ＶＤＤの波形の変化を表したもので、同図
（ａ）〜（ｃ）は、それぞれ信号ＶＩＮ、信号ＶＯＵ
Ｔ、電源ＶＤＤの波形を表す。同様に、図４は、信号Ｖ
ＩＮがハイレベル（Ｈ）からロウレベル（Ｌ）へ変化し
た場合の波形を表す。なお、図中縦軸は電圧（Ｖ）、横
軸は時間（ｔ）である。
【００４０】このグラフから明らかなように、本発明の
出力回路１０では、信号ＶＩＮがロウレベルからハイレ
ベルへ変化した場合の電源ＶＤＤでのノイズはもちろ
ん、信号ＶＩＮがハイレベルからロウレベルへ変化した
場合のグランドＶＳＳでのノイズも比較的小さなものと
なる。このため、本発明の出力回路１０を適用する半導
体装置では、電源ＶＤＤおよびグランドＶＳＳの両方の
ノイズの発生を低減することができ、同時動作が可能な
出力回路１０の個数を増加させることができる。
出力回路１０では、信号ＶＩＮがロウレベルからハイレ
ベルへ変化した場合の電源ＶＤＤでのノイズはもちろ
ん、信号ＶＩＮがハイレベルからロウレベルへ変化した
場合のグランドＶＳＳでのノイズも比較的小さなものと
なる。このため、本発明の出力回路１０を適用する半導
体装置では、電源ＶＤＤおよびグランドＶＳＳの両方の
ノイズの発生を低減することができ、同時動作が可能な
出力回路１０の個数を増加させることができる。
【００４１】なお、本発明の出力回路の一例として、図
１および図２に示す出力回路を例に挙げて説明したが、
本発明はこれに限定されず、従来公知のあらゆる構成の
出力回路に適用可能である。また、図示例では、Ｐ型半
導体基板を用いて出力回路を構成しているが、これも限
定されず、Ｎ型半導体基板を用いて出力回路を構成して
もよい。この場合も、半導体基板と反対の導電型のトラ
ンジスタが形成されるウェルを２重構造とすればよい。
１および図２に示す出力回路を例に挙げて説明したが、
本発明はこれに限定されず、従来公知のあらゆる構成の
出力回路に適用可能である。また、図示例では、Ｐ型半
導体基板を用いて出力回路を構成しているが、これも限
定されず、Ｎ型半導体基板を用いて出力回路を構成して
もよい。この場合も、半導体基板と反対の導電型のトラ
ンジスタが形成されるウェルを２重構造とすればよい。
【００４２】本発明の出力回路は、基本的に以上のよう
なものである。以上、本発明の出力回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
なものである。以上、本発明の出力回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００４３】
【発明の効果】以上詳細に説明した様に、本発明の出力
回路は、半導体基板の表面近傍に、半導体基板と反対の
導電型の第１のウェルを形成し、この第１のウェルの中
に、半導体基板と同一の導電型の出力トランジスタを形
成すると共に、半導体基板の表面近傍に、第１のウェル
とは独立して半導体基板と反対の導電型の第２のウェル
を形成し、この第２のウェルの中に、第２のウェルと反
対の導電型の第３のウェルを形成し、この第３のウェル
の中に半導体基板と反対の導電型の出力トランジスタを
形成するようにしたものである。これにより、本発明の
出力回路によれば、半導体基板と第１のウェルのＰＮ接
合によって構成される寄生ダイオードと、第２および第
３のウェルのＰＮ接合によって構成される寄生ダイオー
ドが、電源およびグランドに対して安定化容量として働
くので、電源およびグランドの両方のノイズの発生を低
減することができ、同時動作する出力回路の数を増やす
ことができ、同時動作条件を緩和することができる。
回路は、半導体基板の表面近傍に、半導体基板と反対の
導電型の第１のウェルを形成し、この第１のウェルの中
に、半導体基板と同一の導電型の出力トランジスタを形
成すると共に、半導体基板の表面近傍に、第１のウェル
とは独立して半導体基板と反対の導電型の第２のウェル
を形成し、この第２のウェルの中に、第２のウェルと反
対の導電型の第３のウェルを形成し、この第３のウェル
の中に半導体基板と反対の導電型の出力トランジスタを
形成するようにしたものである。これにより、本発明の
出力回路によれば、半導体基板と第１のウェルのＰＮ接
合によって構成される寄生ダイオードと、第２および第
３のウェルのＰＮ接合によって構成される寄生ダイオー
ドが、電源およびグランドに対して安定化容量として働
くので、電源およびグランドの両方のノイズの発生を低
減することができ、同時動作する出力回路の数を増やす
ことができ、同時動作条件を緩和することができる。
【図１】 本発明の出力回路の一実施例の構成回路図で
ある。
ある。
【図２】 本発明の出力回路の一実施例のレイアウト断
面概念図である。
面概念図である。
【図３】 （ａ）〜（ｃ）は、本発明の出力回路の動作
を表す一実施例のグラフである。
を表す一実施例のグラフである。
【図４】 （ａ）〜（ｃ）は、本発明の出力回路の動作
を表す別の実施例のグラフである。
を表す別の実施例のグラフである。
【図５】 従来の半導体装置の出力回路の一例の構成回
路図である。
路図である。
【図６】 従来の出力回路の一例のレイアウト断面概念
図である。
図である。
【図７】 （ａ）〜（ｃ）は、従来の出力回路の動作を
表す一例のグラフである。
表す一例のグラフである。
【図８】 （ａ）〜（ｃ）は、従来の出力回路の動作を
表す別の例のグラフである。
表す別の例のグラフである。
１０，４０ 出力回路 １２，１４ インバータ １６ Ｐ型半導体基板 １８，２０ Ｎウェル ２２ Ｐウェル ２４ 絶縁膜 ２６，２８ Ｐ＋拡散領域 ３０，３６ ゲート電極 ３２，３４ Ｎ＋拡散領域 Ｐ１ Ｐ型ＭＯＳトランジスタ Ｎ１ Ｎ型ＭＯＳトランジスタ Ｄ１，Ｄ２ 寄生ダイオード Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗素子 ＶＤＤ 電源 ＶＳＳ グランド ＶＩＮ，ＶＯＵＴ 信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH19 CA02 CD02 CD14 EZ04 EZ20 5F048 AB04 AB07 AC03 AC10 BB05 BE02 BE03 CC01 CC06 CC16
Claims (1)
- 【請求項１】半導体装置の出力回路であって、 半導体基板の表面近傍に形成された、前記半導体基板と
反対の導電型の第１のウェルと、この第１のウェルとは
独立して前記半導体基板の表面近傍に形成された、前記
半導体基板と反対の導電型の第２のウェルと、この第２
のウェルの中に形成された、前記第２のウェルと反対の
導電型の第３のウェルとを備え、 前記半導体基板と同一の導電型の出力トランジスタは前
記第１のウェルの中に形成され、前記半導体基板と反対
の導電型の出力トランジスタは前記第３のウェルの中に
形成されていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101228A JP2002299467A (ja) | 2001-03-30 | 2001-03-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101228A JP2002299467A (ja) | 2001-03-30 | 2001-03-30 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299467A true JP2002299467A (ja) | 2002-10-11 |
Family
ID=18954581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001101228A Withdrawn JP2002299467A (ja) | 2001-03-30 | 2001-03-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203470A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | Ｄｃ−ｄｃコンバータ用半導体集積回路 |
| JP2006237859A (ja) * | 2005-02-23 | 2006-09-07 | Rohm Co Ltd | Ｄ級アンプ、それを用いた信号増幅回路ならびに電子機器 |
| JP2018110142A (ja) * | 2016-12-28 | 2018-07-12 | ラピスセミコンダクタ株式会社 | スイッチデバイス及びスイッチ回路 |
-
2001
- 2001-03-30 JP JP2001101228A patent/JP2002299467A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203470A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | Ｄｃ−ｄｃコンバータ用半導体集積回路 |
| JP4610199B2 (ja) * | 2004-01-14 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | Ｄｃ−ｄｃコンバータ用半導体集積回路及びｄｃ−ｄｃコンバータ |
| JP2006237859A (ja) * | 2005-02-23 | 2006-09-07 | Rohm Co Ltd | Ｄ級アンプ、それを用いた信号増幅回路ならびに電子機器 |
| JP2018110142A (ja) * | 2016-12-28 | 2018-07-12 | ラピスセミコンダクタ株式会社 | スイッチデバイス及びスイッチ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100271844B1 (ko) | 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JP2005072566A (ja) | 半導体装置 | |
| JP2002299467A (ja) | 出力回路 | |
| JPH0595273A (ja) | 半導体装置及びこれを用いた集積回路 | |
| JPH0369183B2 (ja) | ||
| EP0771033A2 (en) | Semiconductor integrated circuit with differential circuit | |
| JPH08340246A (ja) | リーク電流補償回路 | |
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| JP2006005089A (ja) | 半導体装置 | |
| JP2001086641A (ja) | 入力保護回路および半導体集積回路 | |
| US5930191A (en) | Semiconductor memory device having a plurality of power voltages | |
| JPS58197870A (ja) | 半導体装置 | |
| JPH02154461A (ja) | 半導体集積回路の出力バッファ | |
| JPS63252464A (ja) | 半導体装置 | |
| JPS63176015A (ja) | 集積回路 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP6544093B2 (ja) | 電源回路及び電圧制御方法 | |
| JPS59181658A (ja) | 半導体装置 | |
| JPH02264519A (ja) | 半導体装置 | |
| JPH04239763A (ja) | 出力バッファ | |
| JP3805662B2 (ja) | 半導体集積回路 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |