JP2018110142A - スイッチデバイス及びスイッチ回路 - Google Patents

Abstract

【課題】損失特性が良好で且つ装置規模を抑えたスイッチデバイス及びスイッチ回路を提供する。【解決手段】スイッチ回路１０は、Ｐ型の基板からなる第１ウェルＰＳと、第１ウェル内に設けられたＮ型のの第２ウェルＮＷと、第２ウェル内に設けられたＰ型の第３ウェルＰＷと、第３ウェル内に設けられ、ゲートＧに印加される制御信号Ｖｃｏｎｔに応じてオン又はオフとなり、ソース及びドレイン間の信号の伝送又は遮断を行うスイッチングトランジスタＮＭ１、ＮＭ２と、電源電圧ＶＤＤの印加を受ける電源端子と、電源端子及び第２ウェルの間に接続された抵抗部Ｒ１と、からなり、抵抗部と第２ウェル及び第３ウェルの接触領域に形成される寄生ダイオードＤ１とを介して、電源電圧をスイッチングトランジスタのバックゲートに印加する電圧印加手段と、を備える。【選択図】図３

Description

本発明は、スイッチデバイス及びスイッチ回路に関する。

無線通信において、信号の送受信に冗長性を持たせて確度の高い通信を実現するため、アンテナダイバシティと呼ばれる技術が用いられている。アンテナダイバシティでは、フェージング効果のない信号を受信するため、複数のアンテナを設置して受信を行う。その際、複数のアンテナの中から通信に適したアンテナを選ぶためのスイッチ回路が用いられる。このようなスイッチ回路としては、例えば複数のスイッチ素子（例えばＭＯＳトランジスタ）から構成される２入力２出力のＤＰＤＴ（Dual Port Dual Throw）タイプのスイッチ回路が用いられている。

複数のＭＯＳトランジスタをスイッチ素子として用いたスイッチ回路において、ＮＭＯＳトランジスタの基板電位を制御するため、トリプルウェル構造を採用したスイッチ回路が知られている。例えば、このようなトリプルウェル構造を用いたスイッチ回路として、オフリーク電流の発生を抑えるため、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを直列にした回路２つを並列に接続し、ＮＭＯＳトランジスタのゲートにクロック信号を供給し、ＰＭＯＳトランジスタのゲートにクロック信号を反転した信号を供給するスイッチ回路が提案されている（例えば、特許文献１）。

特開２００５−１９１６５７号公報

バルク（基板）型ＣＭＯＳデバイスでは、一般的に基板電位が必要とされており、Ｐ型基板の場合には基板電位がＧＮＤ（接地）電位に固定される。従って、入出力信号電圧の範囲は電源電圧ＶＤＤレベルからＧＮＤレベルの間に制限される。これは無線用の高周波スイッチについても同様であり、ＮＭＯＳトランジスタを用いたスイッチは直流的なバイアスをかけて使用するため、例えば直流バイアス電圧をＶＤＤ／２にとることにより、入出力信号電圧のダイナミックレンジを確保することが必要となる。この際、通常ＮＭＯＳトランジスタの基板電圧はＧＮＤであるため、バックバイアス効果で閾値電圧Ｖｔｈが上昇しスイッチの損失特性が悪化してしまうという問題があった。スイッチの損失特性を改善するため、昇圧回路を用いてゲート電圧を引き上げる方法が考えられるが、その場合、クロックによるノイズの影響や、消費電流及び回路規模が増大するといった問題があった。

また、高周波用のアンテナダイバシティに用いられるＤＰＤＴタイプのスイッチ回路では、回路を構成する複数のスイッチの各々は、送受信パワーによらず損失特性が広帯域に亘って小さいことが特に要求される。従って、かかる高周波用のスイッチ回路は、上記従来技術のようなバルク型ＣＭＯＳデバイスに内蔵するスイッチ回路として構成することが困難であり、高性能な専用ＩＣを別途用いたシステムとして実現することが多い。そのため、外部部品が必要となり、システム全体の規模及びコストが増大してしまうという問題があった。

本発明に係るスイッチデバイスは、第１導電型の基板からなる第１ウェルと、前記第１ウェル内に設けられた前記第１導電型とは反対導電型の第２導電型の第２ウェルと、前記第２ウェル内に設けられた前記第１導電型の第３ウェルと、前記第３ウェル内に設けられ、ゲートに印加される制御信号に応じてオン又はオフとなり、ソース及びドレイン間の信号の伝送又は遮断を行うスイッチングトランジスタと、電源電圧の印加を受ける電源端子と、前記電源端子及び前記第２ウェルの間に接続された抵抗部と、からなり、前記抵抗部と前記第２ウェル及び前記第３ウェルの接触領域とを介して前記電源電圧を前記スイッチングトランジスタのバックゲートに印加する電圧印加手段と、を備えることを特徴とする。

また、本発明に係るスイッチ回路は、第１導電型の基板からなる第１ウェルと、前記第１ウェル内に設けられた前記第１導電型とは反対導電型の第２導電型の第２ウェルと、前記第２ウェル内に設けられた前記第１導電型の第３ウェルと、を有するトリプルウェル構造の領域の前記第２ウェルの表面に形成され、ゲートに印加される制御信号に応じてオン又はオフとなり、ソース及びドレイン間の信号の伝送又は遮断を行うスイッチングトランジスタと、電源電圧の印加を受ける電源端子と、前記第２ウェルと前記第３ウェルとの接触領域に形成され、前記スイッチングトランジスタのバックゲートにアノードが接続された寄生ダイオードと、前記電源端子と前記寄生ダイオードのカソードとの間に接続された抵抗部と、を備えることを特徴とする。

本発明によれば、損失特性が良好で且つ装置規模を抑えたスイッチデバイス及びスイッチ回路を提供することが可能となる。

高周波スイッチ１００の構成を示すブロック図である。 実施例１のスイッチ回路１０の構成を示す図である。 スイッチ回路１０のデバイス構造を示す図である。 スイッチ回路１０のノード部１１の構成を示す図である。 Ｇａｉｎの周波数特性を電源と疑似ダイオードとの間に抵抗が挿入されている場合と挿入されていない場合とを比較して示す図である。 電源と疑似ダイオードとの間に抵抗が挿入されている場合のＧａｉｎの周波数特性を示す図である。 実施例２のスイッチ回路２０の構成を示す図である。 スイッチ回路２０のデバイス構造を示す図である。 スイッチ回路２０のノード部２１の構成を示す図である。 電源と疑似ダイオードとの間にトランジスタが挿入されている場合のＧａｉｎの周波数特性を示す図である。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本発明のスイッチ回路を含む高周波用スイッチ１００の構成を示すブロック図である。高周波用スイッチ１００では、スイッチＳＷ１〜ＳＷ４がオン又はオフすることにより、ポートＰＴ１〜ＰＴ４から高周波信号の入出力が行われる。本発明のスイッチ回路は、例えばスイッチＳＷ１に相当するものである。

図２は、本発明の実施例１のスイッチ回路１０の構成を示す回路図である。スイッチ回路１０は、バルク（基板）型のＣＭＯＳデバイスに内蔵されており、スイッチデバイスとしての性質を有する。スイッチ回路１０は、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であるトランジスタＮＭ１、ＮＭ２及びＮＭ３を有する。

トランジスタＮＭ１は、ＲＦ（Radio Frequency）信号の入出力をオン又はオフ（伝送又は遮断）するためのメインスイッチとして機能するスイッチングトランジスタである。トランジスタＮＭ１のソースは、ＲＦ信号の入力ポートであるポートＰＴ１に接続されている。同様に、トランジスタＮＭ１のドレインは、ＲＦ信号の入力ポートであるポートＰＴ２に接続されている。トランジスタＮＭ１のゲートは、トランジスタＮＭ２のゲートに接続されるとともに、第１制御電圧Ｖｃｏｎｔの印加を受けるノードｎ２に接続されている。第１制御電圧ＶｃｏｎｔはトランジスタＮＭ１及びＮＭ２のオン又はオフを制御する制御電圧であり、ハイレベル（以下、Ｈレベル）又はローレベル（以下、Ｌレベル）の電圧レベルを有する。例えばＨレベルはＶＤＤ電源の電圧レベル（電源電圧ＶＤＤ）に対応し、Ｌレベルは接地電位ＧＮＤの電圧レベルに対応している。

トランジスタＮＭ２は、トランジスタＮＭ１のバックゲートの電圧をコントロールするバックバイアスコントロール用スイッチとしての機能を有するトランジスタである。トランジスタＮＭ２のソース及びバックゲートは、トランジスタＮＭ１のバックゲート及びトランジスタＮＭ３のドレインに接続されている。トランジスタＮＭ２のドレインはポートＰＴ１に接続され、ゲートはノードｎ２に接続されている。

トランジスタＮＭ３は、トランジスタＮＭ１及びＮＭ２のバックゲートをＧＮＤ（接地電位）に固定するためのスイッチとしての機能を有するトランジスタである。トランジスタＮＭ３のソースはＧＮＤに接続され、ゲートは第２制御電圧Ｖｃｏｎｔ＿ｂの印加を受けるノードｎ３に接続されている。第２制御電圧Ｖｃｏｎｔ＿ｂは、第１制御電圧Ｖｃｏｎｔを反転した電圧であり、トランジスタＮＭ３のオン又はオフを制御する制御電圧である。

図３は、各トランジスタを含むスイッチ回路１０のデバイス構造（すなわち、スイッチデバイス）の断面を示した概略図である。スイッチ回路１０は、Ｐ型（第１導電型）の第１ウェルであるＰ型基板ＰＳ、第１ウェル内に設けられたＮ型（第１導電型とは反対導電型の第２導電型）の第２ウェルであるＮ型ウェルＮＷ、及び第２ウェル内に設けられたＰ型（第１導電型）の第３ウェルであるＰ型ウェルＰＷからなるトリプルウェル構造を有する。

トランジスタＮＭ１及びＮＭ２は、トリプルウェル構造の第３ウェルであるＰ型ウェルＰＷに形成されている。トランジスタＮＭ３は、トリプルウェル構造の外側のＰ型基板ＰＳに形成されている。

第２ウェルであるＮ型ウェルＮＷと第３ウェルであるＰ型ウェルＰＷとの接触領域には、寄生ダイオードが形成される。以下、Ｎ型ウェルＮＷとＰ型ウェルＰＷとの接触領域に形成される寄生ダイオードを疑似ダイオードＤ１と称する。この疑似ダイオードＤ１にＮ型ウェルＮＷからＰ型ウェルＰＷに向かう方向（すなわち逆方向）に電圧が印加されると、接触領域に空乏層が形成され、ジャンクション容量を有する状態（疑似的なキャパシタの状態）となる。

再び図２を参照すると、第１バイアス電圧源ＶＢ１は、トランジスタＮＭ１にバイアス電圧を供給するバイアス供給源であり、抵抗Ｒ３を介してトランジスタＮＭ１のソース及びポートＰＴ１に接続されている。また、第１バイアス電圧源ＶＢ１は、抵抗Ｒ２を介してトランジスタＮＭ１のドレイン及びポートＰＴ２に接続されている。

疑似ダイオードＤ１のアノードは、トランジスタＮＭ１のバックゲート、トランジスタＮＭ２のソース及びバックゲート、及びトランジスタＮＭ３のドレインに接続されている。

抵抗Ｒ１は、一端が疑似ダイオードＤ１のカソードに接続され、他端がＶＤＤ電源（電源電圧ＶＤＤ）に接続された抵抗素子である。すなわち、本実施例のスイッチ回路１０では、ＶＤＤ電源と疑似ダイオードＤ１との間に、抵抗Ｒ１が挿入されている。

次に、本実施例のスイッチ回路１０の動作について説明する。

まず、ノードｎ２にＬレベルの第１制御電圧Ｖｃｏｎｔが印加され、ノードｎ３にＨレベルの第２制御電圧Ｖｃｏｎｔ＿ｂが印加されると、トランジスタＮＭ１及びＮＭ２がオフ状態となり、トランジスタＮＭ３がオン状態となる。このとき、ノードｎ１は、トランジスタＮＭ３によってＧＮＤに固定されるため、スイッチ回路１０は全体としてオフ状態となり、ポートＰＴ１及びＰＴ２はアイソレーション状態となる。

次に、ノードｎ２にＨレベルの第１制御電圧Ｖｃｏｎｔが印加され、ノードｎ３にＬレベルの第２制御電圧Ｖｃｏｎｔ＿ｂが印加されると、トランジスタＮＭ１及びＮＭ２がオン状態となり、トランジスタＮＭ３がオフ状態となる。このとき、ノードｎ１は、トランジスタＮＭ２によってトランジスタＮＭ１のソース電位に固定される。従って、トランジスタＮＭ１はバックバイアス効果の影響を受けないため、トランジスタＮＭ１の閾値電圧Ｖｔｈは上昇せず、ポートＰＴ１及びＰＴ２の間の損失は、低周波領域においては悪化しない。

一方、疑似ダイオードＤ１に逆方向電圧が印加されることにより、ノードｎ１には疑似的なキャパシタが付加された状態となる。この疑似的なキャパシタは、損失特性を悪化させる要因となり得る。すなわち、仮に本実施例のスイッチ回路１０とは異なり、ＶＤＤ電源と疑似ダイオードＤ１との間に抵抗Ｒ１が設けられていなかった場合、ノードｎ１の周波数特性が悪化し、トランジスタＮＭ１のソースノード又はドレインノードの高周波信号にトランジスタＮＭ１及びＮＭ２のバックゲートが追従できない状態となる。

しかしながら、本実施例のスイッチ回路１０では、ＶＤＤ電源と疑似ダイオードＤ１との間に抵抗Ｒ１が挿入されているため、以下の理由により、高周波領域においても損失特性の悪化を抑えることが可能である。

図４は、図１の破線で囲まれた部分（ノードｎ１に沿った部分、以下ノード部１１）を簡略化して示す図である。抵抗Ｒ＿ｍ２ｏｎは、トランジスタＮＭ２がオン状態である場合のオン抵抗を示している。また、疑似キャパシタＣ１は、ＶＤＤ電圧印加時における疑似ダイオードＤ１の寄生容量を示している。

図４のノード部１１において、仮に抵抗Ｒ１が挿入されておらず、疑似キャパシタＣ１がＶＤＤ電源に直接接続されている場合、ノードｎ１の周波数特性は、次式（１）のように示される。ここで、ｆｃはカットオフ周波数である。
fc = 1/(2*π*R_m2on*C1) ・・・ (1)

図５は、抵抗Ｒ１が挿入されている場合と挿入されていない場合とにおける、利得（Ｇａｉｎ）の周波数特性の比較を模式的に示すグラフである。抵抗Ｒ１が挿入されていない場合、カットオフ周波数ｆｃよりも高域側では、−２０ｄＢ／ｄｅｃの傾きでＧａｉｎは減少していく。

一方、図４に示すように、疑似キャパシタＣ１とＶＤＤ電源との間に抵抗Ｒ１が挿入されている場合、ノードｎ１の周波数特性は、次式（２）〜（４）のように示される。
f1 = 1/(2*π*(R1+R_m2on)*C1) ・・・（2）
f2 = 1/(2*π*R1*C1) ・・・ (3)
G2 = R_m2on/(R1+R_m2on) ・・・ (4)

図６は、抵抗Ｒ１が挿入されている場合における、Ｇａｉｎの周波数特性を模式的に示すグラフである。ここで、ｆ１は高域カットオフ周波数である。高周波領域において、Ｇａｉｎは減少していくが、所定の周波数ｆ２で減衰量が制限される。Ｇ２は、減衰量が制限された後のＧａｉｎを示している。

図５に示すように、抵抗Ｒ１が挿入されていない場合には、カットオフ周波数ｆｃ以降Ｇａｉｎは−２０ｄＢ／ｄｅｃの傾きで減衰を続けるが、抵抗Ｒ１が挿入されている場合には、所定の周波数ｆ２を境にＧａｉｎは式（４）のＧ２（すなわち、Ｒ＿ｍ２ｏｎ／（Ｒ１＋Ｒ＿ｍ２ｏｎ））にとどまる。これにより、高周波領域で本実施例のスイッチ回路１０を使用する場合、使用帯域ＢＷにおけるＧａｉｎの低下が抑制される。

すなわち、本実施例のスイッチ回路１０では、ＶＤＤ電源と疑似ダイオードＤ１との間に挿入された抵抗Ｒ１により、疑似ダイオードＤ１のキャパシタとしての働きが阻害され、ノードｎ１の電位が入出力信号のレベルに応じて変動可能（応答可能）な状態となる。これにより、ノードｎ１の高域周波数特性が悪化せず、ノードｎ１の電位はトランジスタＮＭ１のソースノード又はドレインノードの高周波信号に追従可能となる。従って、バックバイアス効果によるトランジスタＮＭ１の閾値電圧Ｖｔｈの上昇を抑え、高周波領域でのポートＰＴ１及びＰＴ２の間の損失特性の悪化を改善し、良好な損失特性を得ることが可能となるのである。

以上のように、本実施例のスイッチ回路１０では、トランジスタＮＭ１のバックバイアスコントロールを行うことに加え、トランジスタＮＭ１及びＮＭ２のバックゲートへの電源電圧ＶＤＤの供給、すなわちトリプルウェル構造におけるＮ型ウェルＮＷへの電源電圧の供給を抵抗Ｒ１を介して行う。これにより、ノードｎ１の高周波領域での特性を改善し、トランジスタＮＭ１のソースノード又はドレインノードの動作に追従させることが可能となる。この結果、バックバイアス効果によるトランジスタＮＭ１の閾値電圧Ｖｔｈの上昇を抑え、高周波領域でのポートＰＴ１及びＰＴ２の間の損失特性の悪化を改善して良好な損失特性を得ることができる。

また、本実施例のスイッチ回路１０は、バルク型ＣＭＯＳデバイスに内蔵されているため、専用ＩＣを別途用いたシステムとして構成する場合や昇圧回路を用いた場合と比べて、装置規模を抑えることが可能となる。

図７は、本発明の実施例２のスイッチ回路２０の構成を示す回路図である。スイッチ回路２０は、疑似ダイオードＤ１とＶＤＤ電源との間に抵抗Ｒ１の代わりにトランジスタＰＭ４を挿入し、トランジスタＰＭ４のゲートにバイアス電圧を印加する第２バイアス電圧源ＶＢ２が接続されている点で、実施例１のスイッチ回路１０と異なる。

トランジスタＰＭ４は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であり、ソースがＶＤＤ電源に接続されている。トランジスタＰＭ４のゲートは、電圧値が可変な電圧源である第２バイアス電圧源ＶＢ２の正極端子に接続されている。第２バイアス電圧源ＶＢ２の負極端子は、ＧＮＤに接続されている。トランジスタＰＭ４は、ゲートにバイアス電圧の印加を受けてオン状態となり、そのオン抵抗によりＶＤＤ電源と疑似ダイオードＤ１との間に接続された抵抗部として機能する。

図８は、各トランジスタを含むスイッチ回路２０のデバイス構造（すなわち、スイッチデバイス）の断面を示した概略図である。スイッチ回路２０は、実施例１のスイッチ回路１０と同様、第１ウェルであるＰ型基板ＰＳ、第１ウェル内に設けられた第２ウェルであるＮ型ウェルＮＷ、及び第２ウェル内に設けられた第３ウェルであるＰ型ウェルＰＷからなるトリプルウェル構造を有する。

トランジスタＮＭ１及びＮＭ２は、トリプルウェル構造の第３ウェルであるＰ型ウェルＰＷに形成されている。トランジスタＮＭ３は、トリプルウェル構造の外側のＰ型基板ＰＳに形成されている。

トランジスタＰＭ４は、第１ウェル内の第２ウェル及び第３ウェルから離間した位置に設けられた第４ウェルであるＮ型ウェルＮＷ２に形成されている。

実施例１と同様、第２ウェルであるＮ型ウェルＮＷと第３ウェルであるＰ型ウェルＰＷとの接触領域には寄生ダイオードが形成され、当該接触領域は疑似ダイオードＤ１として機能する。すなわち、Ｎ型ウェルＮＷからＰ型ウェルＰＷに向かう方向（逆方向）に電圧が印加されると、空乏層が形成され、ジャンクション容量を有する疑似的なキャパシタの状態となる。

再び図７を参照すると、トランジスタＰＭ４のドレインは、疑似ダイオードＤ１のカソードに接続されている。

次に、本実施例のスイッチ回路２０の動作について説明する。

まず、ノードｎ２にＬレベルの第１制御電圧Ｖｃｏｎｔが印加され、ノードｎ３にＨレベルの第２制御電圧Ｖｃｏｎｔ＿ｂが印加されると、トランジスタＮＭ１及びＮＭ２がオフ状態となり、トランジスタＮＭ３がオン状態となる。このとき、ノードｎ１は、トランジスタＮＭ３によってＧＮＤに固定されるため、スイッチ回路２０は全体としてオフ状態となり、ポートＰＴ１及びＰＴ２はアイソレーション状態となる。

次に、ノードｎ２にＨレベルの第１制御電圧Ｖｃｏｎｔが印加され、ノードｎ３にＬレベルの第２制御電圧Ｖｃｏｎｔ＿ｂが印加されると、トランジスタＮＭ１及びＮＭ２がオン状態となり、トランジスタＮＭ３がオフ状態となる。このとき、ノードｎ１は、トランジスタＮＭ２によってトランジスタＮＭ１のソース電位に固定される。従って、トランジスタＮＭ１はバックバイアス効果の影響を受けないため、トランジスタＮＭ１の閾値電圧Ｖｔｈは上昇せず、ポートＰＴ１及びＰＴ２の間に損失は、低周波領域においては悪化しない。

一方、疑似ダイオードＤ１に逆方向電圧が印加されることにより、ノードｎ１には疑似的なキャパシタが付加された状態となる。この疑似的なキャパシタは、損失特性を悪化させる要因となり得る。すなわち、仮に本実施例のスイッチ回路２０とは異なり、ＶＤＤ電源と疑似ダイオードＤ１との間にトランジスタＰＭ４が設けられていなかった場合、ノードｎ１の周波数特性が悪化し、トランジスタＮＭ１のソースノード又はドレインノードの高周波信号にトランジスタＮＭ１及びＮＭ２のバックゲートが追従できない状態となる。

しかしながら、本実施例のスイッチ回路２０では、ＶＤＤ電源と疑似ダイオードＤ１との間にトランジスタＰＭ４が挿入されているため、以下の理由により、高周波領域においても損失特性の悪化を抑えることが可能である。

図９は、図７の破線で囲まれた部分（ノードｎ１に沿った部分、以下ノード部２１）を簡略化して示す図である。抵抗Ｒ＿ｍ２ｏｎは、トランジスタＮＭ２がオン状態である場合のオン抵抗を示している。また、疑似キャパシタＣ１は、ＶＤＤ電圧印加時における疑似ダイオードＤ１の寄生容量を示している。

図９のノード部２１において、仮にトランジスタＰＭ４が挿入されておらず、疑似キャパシタＣ１がＶＤＤ電源に直接接続されている場合、ノードｎ１の周波数特性は、次式（５）のように示される。ここで、ｆｃはカットオフ周波数である。
fc = 1/(2*π*R_m2on*C1) ・・・ (5)

トランジスタＰＭ４が挿入されていない場合、カットオフ周波数ｆｃよりも高域側では、−２０ｄＢ／ｄｅｃの傾きでＧａｉｎは減少していく。

一方、図９に示すように、疑似キャパシタＣ１とＶＤＤ電源との間にトランジスタＰＭ４が挿入されている場合、トランジスタＰＭ４のオン状態時のオン抵抗を抵抗Ｒ＿ｍ４ｏｎとすると、ノードｎ１の周波数特性は、次式（６）〜（８）のように示される。
f1 = 1/(2*π*(R_m4on+R_m2on)*C1) ・・・（6）
f2 = 1/(2*π*R_m4on*C1) ・・・ (7)
G2 = R_m2on/(R_m4on+R_m2on) ・・・ (8)

図１０は、トランジスタＰＭ４が挿入されている場合における、Ｇａｉｎの周波数特性を模式的に示すグラフである。ここで、ｆ１は高域カットオフ周波数である。高周波領域において、Ｇａｉｎは減少していくが、所定の周波数ｆ２で減衰量が制限される。Ｇ２は、減衰量が制限された後のＧａｉｎを示している。

トランジスタＰＭ４が挿入されていない場合には、カットオフ周波数ｆｃ以降Ｇａｉｎは−２０ｄＢ／ｄｅｃの傾きで減衰を続けるが、トランジスタＰＭ４が挿入されている場合には、トランジスタＰＭ４のオン抵抗により、所定の周波数ｆ２を境にＧａｉｎは式（８）のＧ２（すなわち、Ｒ＿ｍ２ｏｎ／（Ｒ＿ｍ４ｏｎ＋Ｒ＿ｍ２ｏｎ））にとどまる。

すなわち、本実施例のスイッチ回路２０では、ＶＤＤ電源と疑似ダイオードＤ１との間に挿入されたトランジスタＰＭ４のオン抵抗により、疑似ダイオードＤ１のキャパシタとしての働きが阻害され、ノードｎ１の電位が入出力信号のレベルに応じて変動可能（応答可能）な状態となる。これにより、ノードｎ１の高域周波数特性が悪化せず、ノードｎ１の電位はトランジスタＮＭ１のソースノード又はドレインノードの高周波信号に追従可能となる。従って、バックバイアス効果によるトランジスタＮＭ１の閾値電圧Ｖｔｈの上昇を抑え、高周波領域でのポートＰＴ１及びＰＴ２の間の損失特性の悪化を改善し、良好な損失特性を得ることが可能となるのである。

また、第２バイアス電圧源ＶＢ２は電圧値が可変な電圧源であるため、トランジスタＰＭ４のゲート電圧を変化させることにより、トランジスタＰＭ４のオン抵抗を変化させることが可能である。従って、式（６）における高域カットオフ周波数を適切な値に調整することが可能となる。

以上のように、本実施例のスイッチ回路２０では、トランジスタＮＭ１のバックバイアスコントロールを行うことに加え、トランジスタＮＭ１及びＮＭ２のバックゲートへの電源電圧ＶＤＤの供給、すなわちトリプルウェル構造におけるＮ型ウェルＮＷへの電源電圧の供給をトランジスタＰＭ４を介して行う。これにより、ノードｎ１の高周波領域での特性を改善し、トランジスタＮＭ１のソースノード又はドレインノードの動作に追従させることが可能となる。

また、本実施例のスイッチ回路２０では、トランジスタＰＭ４のゲート電圧を変化させることにより、トランジスタＰＭ４のオン抵抗を変化させ、高域カットオフ周波数を適切な値に調整することが可能である。従って、各々の入力信号の周波数に対応したカットオフ周波数に調整することにより、バックバイアス効果によるトランジスタＮＭ１の閾値電圧Ｖｔｈの上昇を抑え、高周波領域でのポートＰＴ１及びＰＴ２の間の損失特性の悪化を改善して良好な損失特性を得ることができる。

また、本実施例のスイッチ回路２０は、バルク型ＣＭＯＳデバイスに内蔵されているため、専用ＩＣを別途用いたシステムとして構成する場合や昇圧回路を用いた場合と比べて、装置規模を抑えることが可能となる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、メインスイッチのトランジスタとしてＮＭＯＳトランジスタを用いる例について説明したが、ＰＭＯＳトランジスタをメインスイッチのトランジスタとして用いても良い。また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのトランスファーゲートを用いることも可能である。

また、上記実施例では、第１バイアス電圧源ＶＢ１が、抵抗Ｒ２及びＲ３を介してトランジスタＮＭ１のソース及びドレインとポートＰＴ１及びポートＰＴ２とに接続されている構成について説明したが、抵抗の代わりにインダクタを用いても良い。

また、上記実施例１では、Ｎ型ウェルＮＷとＶＤＤ電源との間に抵抗Ｒ１を挿入した構成について説明したが、これとは異なり、例えば入出力信号の使用周波数帯のみをターゲットとしてフィルタや共振回路を挿入することも可能である。

また、上記実施例では、トランジスタＮＭ１のソースがポートＰＴ１に接続され、ドレインがポートＰＴ２に接続されている例について説明した。しかしこれとは逆に、トランジスタＮＭ１のドレインがポートＰＴ１に接続され、ソースがポートＰＴ２に接続されている構成としても良い。

１０，２０ スイッチ回路
１１，２１ ノード部
Ｄ１ 疑似ダイオード
ＮＭ１〜３、ＰＭ４ トランジスタ
Ｒ１〜Ｒ３ 抵抗
ＶＢ１，ＶＢ２ バイアス電圧源
ＰＴ１〜４ ポート
ＳＷ１〜４ スイッチ

Claims (12)

1. 第１導電型の基板からなる第１ウェルと、
   前記第１ウェル内に設けられた前記第１導電型とは反対導電型の第２導電型の第２ウェルと、
   前記第２ウェル内に設けられた前記第１導電型の第３ウェルと、
   前記第３ウェル内に設けられ、ゲートに印加される制御信号に応じてオン又はオフとなり、ソース及びドレイン間の信号の伝送又は遮断を行うスイッチングトランジスタと、
   電源電圧の印加を受ける電源端子と、前記電源端子及び前記第２ウェルの間に接続された抵抗部と、からなり、前記抵抗部と前記第２ウェル及び前記第３ウェルの接触領域とを介して前記電源電圧を前記スイッチングトランジスタのバックゲートに印加する電圧印加手段と、
   を備えることを特徴とするスイッチデバイス。
2. 前記第３ウェル内に設けられ、前記制御信号に応じてオン又はオフとなり、前記スイッチングトランジスタの前記バックゲートと前記スイッチングトランジスタの前記ソース又はドレインとの接続又は遮断を行う第１の基板電位制御トランジスタを備えることを特徴とする請求項１に記載のスイッチデバイス。
3. 前記第１ウェル内に設けられ、ゲートに前記制御信号を反転した反転信号の印加を受けてオン又はオフとなり、前記スイッチングトランジスタのバックゲートと接地電位との間の接続又は遮断を行う第２の基板電位制御トランジスタを備えることを特徴とする請求項２に記載のスイッチデバイス。
4. 前記抵抗部は、一端が前記電源端子に接続され且つ他端が前記第２ウェルに接続された抵抗素子からなることを特徴とする請求項１乃至３のいずれか１に記載のスイッチデバイス。
5. 前記第１ウェル内の前記第２ウェル及び前記第３ウェルから離間した位置に設けられた前記第２導電型の第４ウェルを備え、
   前記抵抗部は、前記第４ウェル内に設けられ、ゲートに印加されるバイアス電圧に応じてオン又はオフとなり、前記電源端子と前記第２ウェル及び前記第３ウェルの接触領域との間の接続又は遮断を行う抵抗トランジスタからなることを特徴とする請求項１乃至３のいずれか１に記載のスイッチデバイス。
6. 前記抵抗トランジスタのゲートに前記バイアス電圧を印加するバイアス電圧供給部を備え、
   前記バイアス電圧供給部は、前記バイアス電圧の電圧値を変更可能に構成されていることを特徴とする請求項５に記載のスイッチデバイス。
7. 第１導電型の基板からなる第１ウェルと、前記第１ウェル内に設けられた前記第１導電型とは反対導電型の第２導電型の第２ウェルと、前記第２ウェル内に設けられた前記第１導電型の第３ウェルと、を有するトリプルウェル構造の領域の前記第２ウェルの表面に形成され、ゲートに印加される制御信号に応じてオン又はオフとなり、ソース及びドレイン間の信号の伝送又は遮断を行うスイッチングトランジスタと、
   電源電圧の印加を受ける電源端子と、
   前記第２ウェルと前記第３ウェルとの接触領域に形成され、前記スイッチングトランジスタのバックゲートにアノードが接続された寄生ダイオードと、
   前記電源端子と前記寄生ダイオードのカソードとの間に接続された抵抗部と、
   を備えることを特徴とするスイッチ回路。
8. ソース及びドレインが前記スイッチングトランジスタのバックゲートとソース又はドレインとの間に接続され、ゲートに前記制御信号の印加を受ける第１の基板電位制御トランジスタを備えることを特徴とする請求項７に記載のスイッチ回路。
9. ソース及びドレインが前記スイッチングトランジスタのバックゲートと接地電位との間に接続され、ゲートに前記制御信号を反転した反転信号の印加を受ける第２の基板電位制御トランジスタを備えることを特徴とする請求項８に記載のスイッチ回路。
10. 前記抵抗部は、一端が前記電源端子に接続され且つ他端が前記寄生ダイオードのカソードに接続された抵抗素子からなることを特徴とする請求項７乃至９のいずれか１に記載のスイッチ回路。
11. 前記抵抗部は、ソース及びドレインが前記電源端子と前記寄生ダイオードのカソードとの間に接続され、ゲートにバイアス電圧の印加を受ける抵抗トランジスタからなることを特徴とする請求項７乃至９のいずれか１に記載のスイッチ回路。
12. 前記抵抗トランジスタのゲートに前記バイアス電圧を印加するバイアス電圧供給部を備え、
    前記バイアス電圧供給部は、前記バイアス電圧の電圧値を変更可能に構成されていることを特徴とする請求項１１に記載のスイッチ回路。

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