JP2010278407A - 半導体装置 - Google Patents

Abstract

【課題】歪特性の改善が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１のＦＥＴ１０３および第２のＦＥＴ１１３のそれぞれに対応して設けられた基板電位制御用半導体層９０２および９０３と、半導体基板内に設けられ、基板電位制御用半導体層９０２および９０３のそれぞれを電気的に分離する素子間分離領域９０１と、基板電位制御用半導体層９０２および９０３のそれぞれに対応して設けられた第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８と、第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８のそれぞれに対応して設けられ、対応する基板電位制御用電極に高電圧又は低電圧を印加する複数の第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９とを備える。
【選択図】図２

Description

本発明は、半導体装置に関し、特に移動体通信機器等に用いられる高周波スイッチに関する。

近年、移動体通信システムの発展にともない、移動体通信機器には周波数帯域や変調方式の異なる複数の移動体通信システムに対応するマルチバンド・マルチモード化が進んでいる。このようなマルチバンド・マルチモード化された移動体通信機器においては、それぞれのバンドやモードに応じて高周波信号経路を切り替える必要があり、高周波スイッチ（高周波スイッチ回路）の多ポート化が加速している。しかし、一般に高周波スイッチはポート数が増加するほど歪特性が劣化する傾向にあり、高周波スイッチの歪特性改善が強く望まれている。そこで、半導体基板に電圧を印加することで高周波スイッチの低歪化を実現する技術が提案されている（特許文献１）。

まず、一般的な高周波スイッチの動作を説明する。図１５は多ポートの高周波スイッチの構成を例示する図である。

この高周波スイッチは、入力ポート２００、第１の出力ポート２０２、第２の出力ポート２１２、第３の出力ポート２２２、第４の出力ポート２３２、複数の第１のＦＥＴ（Field-Effect Transistor）２０３から構成される第１のＦＥＴ群２０４、複数の第２のＦＥＴ２１３から構成される第２のＦＥＴ群２１４、複数の第３のＦＥＴ２２３から構成される第３のＦＥＴ群２２４、複数の第４のＦＥＴ２３３から構成される第４のＦＥＴ群２３４、複数の第１のソース・ドレインバイアス印加用抵抗２０６、複数の第２のソース・ドレインバイアス印加用抵抗２１６、複数の第３のソース・ドレインバイアス印加用抵抗２２６、複数の第４のソース・ドレインバイアス印加用抵抗２３６、第１のゲートバイアス印加用抵抗２０７、第２のゲートバイアス印加用抵抗２１７、第３のゲートバイアス印加用抵抗２２７、および第４のゲートバイアス印加用抵抗２３７を備える。

この高周波スイッチでは、通信中のバンドやモードに応じて高周波信号経路が適宜選択される。図１５の高周波スイッチは第１〜４の高周波信号経路を有し、それぞれの高周波信号経路は入力ポート２００と第１の出力ポート２０２、第２の出力ポート２１２、第３の出力ポート２２２および第４の出力ポート２３２との間の経路で定義され、また、第１のＦＥＴ群２０４、第２のＦＥＴ群２１４、第３のＦＥＴ群２２４および第４のＦＥＴ群２３４で構成される。

図１５は第１の高周波信号経路が選択されている状態について例示している。すなわち、第１のＦＥＴ２０３はＯＮ状態であり、第２のＦＥＴ２１３、第３のＦＥＴ２２３および第４のＦＥＴ２３３はＯＦＦ状態である場合を示している。高周波信号は入力ポート２００から入力され、第１の高周波信号経路を介し、第１の出力ポート２０２から出力される。このとき、高周波信号の歪発生要因は、ＯＮ状態である第１のＦＥＴ２０３の電流電圧特性の非線形性と、ＯＦＦ状態である第２のＦＥＴ２１３、第３のＦＥＴ２２３および第４のＦＥＴ２３３の容量電圧特性の非線形性とに大別される。高周波スイッチでは多ポート化が進むに連れ、選択した高周波信号経路に対して並列に付随するＯＦＦ状態の信号経路（ＯＦＦ経路）数が増加する。したがって、ポート数が増加するに伴いＯＦＦ状態のＦＥＴの容量電圧特性の非線形性に起因する高周波歪が顕著になる傾向にある。

図１６は従来技術で提案された高周波スイッチに用いられるＦＥＴの断面図である。
このＦＥＴは、ソース電極５００、ドレイン電極５０１、ゲート電極５０２、基板電位制御用電極５０３、導電性半導体基板５０４、絶縁層５０５、および半導体層５０６を備える。一般に、半導体基板に電圧を印加することで、ＦＥＴの諸特性が変動することが知られている。したがって、半導体基板への印加電圧を最適化することで、電流電圧特性や容量電圧特性を改善し、歪特性や挿入損失特性を向上させることが出来る。従来技術では、ＦＥＴの容量電圧特性の線形性向上に適した電圧を半導体基板全面に印加することで、多ポート化により顕著化するＯＦＦ経路起因の高周波歪発生を低減し、高周波スイッチの低歪化に効果が得られている。

米国特許出願公開第２００８／０２０３４７８号明細書

しかしながら、通常、ＯＮ状態のＦＥＴの電流電圧特性を改善させる場合と、ＯＦＦ状態のＦＥＴの容量電圧特性を改善させる場合とで、半導体基板に印加する最適な電圧値が異なる。したがって、ＦＥＴがＯＮ状態であるかＯＦＦ状態であるかに関わらず半導体基板全面に一様に同じ電圧を印加すると、ＯＮ状態またはＯＦＦ状態のＦＥＴのいずれか一方に起因する高周波歪しか改善することが出来ない。すなわち、従来技術では、多ポート化により顕著化するＯＦＦ状態のＦＥＴに起因する高周波歪の発生は抑制できるが、ＯＮ状態のＦＥＴに起因する高周波歪発生を改善できないという課題を有している。

上述の課題に鑑み、本発明はＯＦＦ状態のＦＥＴの容量電圧特性の改善に加え、ＯＮ状態のＦＥＴの電流電圧特性も改善し、歪特性の改善が可能な半導体装置を提供することを目的とする。

上述の課題を解決するために、本発明の半導体装置は、半導体基板上に形成された複数のＦＥＴを備える半導体装置であって、前記複数のＦＥＴのそれぞれに対応して前記半導体基板内における対応するＦＥＴと接する領域に設けられた基板電位制御用半導体領域と、前記半導体基板内に設けられ、複数の前記基板電位制御用半導体領域を電気的に分離する素子間分離領域と、複数の前記基板電位制御用半導体領域のそれぞれに対応して設けられ、対応する基板電位制御用半導体領域と電気的に接続された基板電位制御用電極と、複数の前記基板電位制御用電極のそれぞれに対応して設けられ、対応する基板電位制御用電極に高電圧又は低電圧を印加する複数の電圧源とを備えることを特徴とする。

これにより、基板電位制御用半導体領域のそれぞれに対して異なる電圧源が接続されているため、各ＦＥＴの基板電位を個別に制御することができる。その結果、ＯＮ状態のＦＥＴの基板電位を高電圧とし、かつＯＦＦ状態のＦＥＴの基板電位を低電圧とすることで、ＯＦＦ状態のＦＥＴの容量電圧特性およびＯＮ状態のＦＥＴの電流電圧特性の両方を同時に改善できるので、歪特性の改善が可能となる。

また、ＯＮ状態のＦＥＴの基板電位を高電圧とすることでＦＥＴの閾値電圧を小さくできるので、ＦＥＴの電流駆動能力を向上させ、挿入損失特性の改善が可能となる。

本発明によれば、歪特性に優れ、かつ挿入損失が小さい高周波スイッチを提供することができる。

本発明の第１の実施形態における高周波スイッチの構成を表す図である。 本発明の高周波スイッチにおける第１のＦＥＴおよび第２のＦＥＴのデバイス構造を示すＦＥＴの断面図である。 半導体基板に電圧を印加した際のＦＥＴの電流電圧特性を表す図である。 半導体基板に印加した電圧とＦＥＴの閾値電圧の相関を表す図である。 図１の高周波スイッチの一状態として、ＯＮ状態の第１のＦＥＴおよび出力ポートで構成される高周波スイッチを模式的に表す図である。 図１の高周波スイッチの一状態として、入力ポート、ＯＦＦ状態の第２のＦＥＴ、高周波線路および出力ポートで構成される高周波スイッチを模式的に表す図である。 半導体基板に印加した電圧と挿入損失との相関を表す図である。 半導体基板に印加した電圧と２次高調波歪との相関を表す図である。 半導体基板に印加した電圧と３次高調波歪との相関を表す図である。 半導体基板に印加した電圧と２次高調波歪との相関を表す図である。 半導体基板に印加した電圧と３次高調波歪との相関を表す図である。 本発明の第２の実施形態における高周波スイッチの構成を表す図である。 本発明の第３の実施形態における高周波スイッチの構成を表す図である。 本発明の第４の実施形態における高周波スイッチの構成を表す図である。 従来技術の高周波スイッチの構成例を表す図である。 従来技術の高周波スイッチに用いられるＦＥＴの構造の一例を表す断面図である。

以下、本発明を実施するための最良の形態に関するいくつかの例について、図面を参照しながら説明する。なお、図面において、実質的に同一の構成、動作、および効果を表す構成要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、特に限定されるものではないが、本発明の半導体装置はＳＯＩ（Ｓｉｌｉｃｏｃｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体基板や砒化ガリウム基板を始めとする化合物半導体基板を備える高周波スイッチにおいて、とりわけ好適である。さらにまた、本発明の半導体装置はＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、およびＭＥＳ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型など任意のＦＥＴで具体化でき、その種類は特に限定されない。

（第１の実施形態）
図１は第１の実施形態における高周波スイッチの構成を示す図である。

この高周波スイッチは、入力ポート１００、第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２、第４の出力ポート１３２、複数の第１のＦＥＴ１０３から構成される第１のＦＥＴ群１０４、複数の第２のＦＥＴ１１３から構成される第２のＦＥＴ群１１４、複数の第３のＦＥＴ１２３から構成される第３のＦＥＴ群１２４、複数の第４のＦＥＴ１３３から構成される第４のＦＥＴ群１３４、複数の第１の基板電位制御用電極１０８、複数の第２の基板電位制御用電極１１８、複数の第３の基板電位制御用電極１２８、複数の第４の基板電位制御用電極１３８、第１の基板電位制御信号源１０９、第２の基板電位制御信号源１１９、第３の基板電位制御信号源１２９、第４の基板電位制御信号源１３９、複数の第１のソース・ドレインバイアス印加用抵抗１０６、複数の第２のソース・ドレインバイアス印加用抵抗１１６、複数の第３のソース・ドレインバイアス印加用抵抗１２６、複数の第４のソース・ドレインバイアス印加用抵抗１３６、複数の第１のゲートバイアス印加用抵抗１０７、複数の第２のゲートバイアス印加用抵抗１１７、複数の第３のゲートバイアス印加用抵抗１２７、複数の第４のゲートバイアス印加用抵抗１３７および半導体基板（図外）を備える。

また、この高周波スイッチは、第１〜４の高周波信号経路を有し、それぞれの高周波信号経路は入力ポート１００と第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２および第４の出力ポート１３２との間の経路で定義される。

また、第１の基板電位制御用電極１０８、第２の基板電位制御用電極１１８、第３の基板電位制御用電極１２８、および第４の基板電位制御用電極１３８は、それぞれ第１の基板電位制御信号源１０９、第２の基板電位制御信号源１１９、第３の基板電位制御信号源１２９、および第４の基板電位制御信号源１３９と電気的に接続される。

なお、図１では第１のＦＥＴ群１０４、第２のＦＥＴ群１１４、第３のＦＥＴ群１２４、および第４のＦＥＴ群１３４は、ＦＥＴをそれぞれ直列に４段接続して構成されているが、一例として示したものであり、本発明のＦＥＴの接続段数を限定するものではない。

また、図１における第１のソース・ドレインバイアス印加用抵抗１０６および第１のゲートバイアス印加用抵抗１０７の結線方法、第２のソース・ドレインバイアス印加用抵抗１１６および第２のゲートバイアス印加用抵抗１１７の結線方法、第３のソース・ドレインバイアス印加用抵抗１２６および第３のゲートバイアス印加用抵抗１２７の結線方法、ならびに第４のソース・ドレインバイアス印加用抵抗１３６および第４のゲートバイアス印加用抵抗１３７の接続方法は、一般的な結線方法を例示したものであり、本発明の接続方法は図１に限定されない。

さらに、図１では入力ポートの数は１であり、出力ポートの数は４である高周波スイッチが例示されているが、本発明のポート数を限定するものではない。

また、高周波信号の漏洩を防ぐため、基板電位制御用電極と基板電位制御信号源との間に、直列に数ｋ〜数百ｋｏｈｍの抵抗が挿入されてもよい。

次に、第１のＦＥＴ１０３、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３のデバイス構造について説明する。なお、第１のＦＥＴ１０３、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３は同一の半導体基板上に形成された同様の構造を有するＦＥＴであるため、以下では第１のＦＥＴ１０３および第２のＦＥＴ１１３の構造を一例として説明する。

図２は、第１のＦＥＴ１０３および第２のＦＥＴ１１３のデバイス構造を示す断面図である。

第１のＦＥＴ１０３および第２のＦＥＴ１１３は、基板電位を個別に制御することができる。第１のＦＥＴ１０３および第２のＦＥＴ１１３は、互いに空間的に分離されて素子間分離されている。

第１のＦＥＴ１０３は、絶縁性の半導体基板９０４上に形成され、ドレイン電極３００、ゲート電極３０２、ソース電極３０１およびチャネル層３０３を備える。同様に、第２のＦＥＴ１１３は、半導体基板９０４上に形成され、ドレイン電極４００、ゲート電極４０２、ソース電極４０１およびチャネル層４０３を備える。

半導体基板９０４内には、第１のＦＥＴ１０３および第２のＦＥＴ１１３のそれぞれに対応して、半導体基板９０４内における対応するＦＥＴと接する領域に、基板電位制御用半導体層（基板電位制御用半導体領域）９０２および９０３が設けられている。基板電位制御用半導体層９０２および９０３は、それぞれ対応するチャネル層３０３および４０３の下方に形成されたチャネル層３０３および４０３と逆導電型の半導体層である。

半導体基板９０４内の基板電位制御用半導体層９０２および９０３の間には、基板電位制御用半導体層９０２および９０３を電気的に分離する素子間分離領域９０１が設けられている。

半導体基板９０４上には、基板電位制御用半導体層９０２および９０３のそれぞれに対応して第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８が設けられている。第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８は、対応する基板電位制御用半導体層９０２および９０３と電気的に接続されている。

第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８のそれぞれに対応して第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９が設けられており、第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９はそれぞれ対応する第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８に高電圧又は低電圧（基板電位制御用信号）を印加する。第１の基板電位制御信号源１０９および第２の基板電位制御信号源１１９は、それぞれ対応する第１のＦＥＴ１０３および第２のＦＥＴ１１３のゲート電圧が閾値電圧以上の電圧であるとき（ＯＮ状態であるとき）対応する第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８に高電圧を印加し、対応する第１のＦＥＴ１０３および第２のＦＥＴ１１３のゲート電圧が閾値電圧未満の電圧であるとき（ＯＦＦ状態であるとき）対応する第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８に低電圧を印加する。

第１のＦＥＴ１０３の基板電位は、第１の基板電位制御信号源１０９による第１の基板電位制御用電極１０８への印加電圧により制御され、第２のＦＥＴ１１３の基板電位は、第２の基板電位制御信号源１１９による第２の基板電位制御用電極１１８への印加電圧により制御される。したがって、第１のＦＥＴ１０３および第２のＦＥＴ１１３の基板電位は個別に制御可能である。

次に、ＦＥＴの特性とそのＦＥＴが設けられた半導体基板の電位との関係を説明する。
ＦＥＴの諸特性は半導体基板に電圧を印加することで変動する。図３にＦＥＴが設けられた半導体基板に０Ｖおよび−７Ｖの２種類の電圧を印加した際のＦＥＴの電流電圧特性の一例を示す。なお、ソース電位は０Ｖ、ドレイン電位は３．５Ｖである。また、図４にＦＥＴが設けられた半導体基板に印加した電圧とＦＥＴの閾値電圧との相関の実測例を示す。なお、閾値電圧はソース電位が０Ｖ、ドレイン電位が３．５Ｖの時に、ドレイン電流が０．１ｍＡ／ｍｍとなるゲート電圧と定義している。

図３に例示するように、半導体基板に電圧を印加することによりＦＥＴの閾値電圧が変動する。そして、図４に示すように、基板電位が高いほど閾値電圧が小さくなる傾向にあることが分かる。これは、基板電位が高いほど半導体基板側からチャネル方向に延伸する空乏層幅が縮小し、空乏層によるチャネルの狭窄が緩和されるためである。一般に、ＦＥＴの閾値電圧が低いほどＯＮ状態の電流電圧特性の線形性が改善し、閾値電圧が高いほどＯＦＦ状態の容量電圧特性の線形性が改善する。すなわち、ＯＮ状態の場合の基板電位がＯＦＦ状態の場合の基板電位よりも高い方が、歪特性改善に好適であると言える。さらに、閾値電圧が小さいほどＦＥＴの電流駆動能力が向上することから、挿入損失特性改善の観点からも、ＯＮ状態の場合の基板電位はＯＦＦ状態の場合の基板電位よりも高い方が望ましい。

また、図４から半導体基板電位が−３〜０Ｖ近傍では閾値電圧の半導体基板電位依存性が顕著であるため、ＦＥＴがＯＮ状態の場合の基板電位とＯＦＦ状態の場合の基板電位との電位差が２Ｖ程度あれば閾値電圧を一定程度変動させることができ、歪特性の改善が期待できる。したがって、基板電位制御信号源が対応する基板電位制御用電極に印加する高電圧は低電圧よりも２Ｖ以上大きく設定される。

以下に、半導体基板に印加した電圧と歪特性および挿入損失特性との関係を例示する。
図５は、図１の高周波スイッチの一状態として、入力ポート１００、ＯＮ状態の第１のＦＥＴ１０３および第１の出力ポート１０２で構成される高周波スイッチを模式的に示しており、この状態においてＯＮ状態のＦＥＴに起因する高周波歪発生と挿入損失を測定できる。

また図６は、図１の高周波スイッチの他の一状態として、入力ポート１００、ＯＦＦ状態の第２のＦＥＴ１１３、高周波線路６０１および第１の出力ポート１０２で構成される高周波スイッチを模式的に示しており、この状態においてＯＦＦ状態のＦＥＴに起因する高周波歪発生を測定できる。

したがって、上述の図５および図６の２回路の歪を測定することで、ＯＮ状態のＦＥＴに起因する高周波歪と、ＯＦＦ状態のＦＥＴに起因する高周波歪とを分離して測定することが可能となる。

図７、図８および図９はそれぞれ図６の状態の高周波スイッチの高周波歪測定結果の一例を示す図である。また、図１０および図１１は図７の状態の高周波スイッチの高周波歪測定結果の一例を示す図である。

図７〜図９から、ＯＮ状態のＦＥＴに関しては基板電位を高くすることで、挿入損失特性および歪特性が改善していることが分かる。また、図１０および図１１から、ＯＦＦ状態のＦＥＴに関しては基板電位を低くすることで、高周波歪の発生が抑制されることが分かる。すなわち、前述の通り、閾値電圧を基板電位により制御することで、歪特性および挿入損失特性を改善可能である。したがって、図４に示した閾値電圧の半導体基板電位依存性から分かるように、ＦＥＴがＯＮ状態の場合の基板電位をＯＦＦ状態の場合の基板電位よりも高くすることで、歪特性および挿入損失特性を改善することが出来る。

次に、本実施形態における高周波スイッチの動作について、図１を基に説明する。例として、第１の高周波信号経路が選択経路である場合、すなわち、第１のＦＥＴ１０３がＯＮ状態であり、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３がＯＦＦ状態である場合について論じる。

入力ポート１００から入力された高周波信号は、選択経路である第１の高周波信号経路を介し、第１の出力ポート１０２より出力される。この時、第１のＦＥＴ１０３の電流電圧特性の非線形性と、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３の容量電圧特性の非線形性とに起因し、出力信号に歪が発生する。前述の通り、ＦＥＴがＯＮ状態の場合の基板電位をＯＦＦ状態の場合の基板電位よりも高くすることで、歪特性および挿入損失特性が改善する。したがって、第１の基板電位制御信号源１０９の出力電圧を第２の基板電位制御信号源１１９、第３の基板電位制御信号源１２９、および第４の基板電位制御信号源１３９の出力電圧よりも高くすることで、歪特性および挿入損失特性を改善することができる。他の高周波信号経路が選択されている場合も、上述の説明の通り、各ＦＥＴの基板電位を適切に設定することで、同様の改善効果が得られる。すなわち、選択経路を形成するＦＥＴの基板電位が、選択経路を形成しない他のＦＥＴの基板電位よりも高くなるように、それぞれの基板電位制御信号源の出力を設定すればよい。

このように、第１の実施形態の高周波スイッチによれば、高周波スイッチを構成するＦＥＴの基板電位を個別に制御する機能を有するので、ＦＥＴのＯＮ状態とＯＦＦ状態に応じて基板に適当な電圧を印加することができ、歪特性および挿入損失特性の両方の改善が可能となる。また、通常、ＦＥＴのゲート幅は、挿入損失とＯＮ状態のＦＥＴに起因する高周波歪とを抑制可能な最小幅に設計される。したがって、歪特性および挿入損失特性の改善は、ゲート幅の短縮を可能とし、チップの小型化ならびに小型化によるコスト削減の付帯的効果も有する。さらにまた、バンプを用いた実装形態など、ダイパッドがないために半導体基板の電位が定まらない実装形態の高周波スイッチにおいては、ＦＥＴの基板電位が制御されるため、動作安定性の向上も期待できる。

（第２の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。その他の構成、動作、および効果は、第１の実施形態と同等であるので、説明を省略する。

図１２は本実施形態における高周波スイッチの構成を示す図である。
この高周波スイッチは、入力ポート１００、第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２、第４の出力ポート１３２、複数の第１のＦＥＴ１０３から構成される第１のＦＥＴ群１０４、複数の第２のＦＥＴ１１３から構成される第２のＦＥＴ群１１４、複数の第３のＦＥＴ１２３から構成される第３のＦＥＴ群１２４、複数の第４のＦＥＴ１３３から構成される第４のＦＥＴ群１３４、複数の第１の基板電位制御用電極１０８、複数の第２の基板電位制御用電極１１８、複数の第３の基板電位制御用電極１２８、複数の第４の基板電位制御用電極１３８、複数の第１のソース・ドレインバイアス印加用抵抗１０６、複数の第２のソース・ドレインバイアス印加用抵抗１１６、複数の第３のソース・ドレインバイアス印加用抵抗１２６、複数の第４のソース・ドレインバイアス印加用抵抗１３６、複数の第１のゲートバイアス印加用抵抗１０７、複数の第２のゲートバイアス印加用抵抗１１７、複数の第３のゲートバイアス印加用抵抗１２７、複数の第４のゲートバイアス印加用抵抗１３７および半導体基板（図外）を備える。

この高周波スイッチは、第１〜４の高周波信号経路を有し、それぞれの高周波信号経路は入力ポート１００と第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２および第４の出力ポート１３２との間の経路で定義される。図１２では第１の高周波信号経路が選択されている状態について例示されている。すなわち、第１のＦＥＴ１０３がＯＮ状態であり、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３がＯＦＦ状態である状態について例示されている。

第１の基板電位制御用電極１０８は、第１のＦＥＴ１０３のゲート電極と電気的に接続され、第１のＦＥＴ１０３にゲート電圧（ゲート制御信号）を供給するゲート電圧源と電気的に接続されており、第１の基板電位制御用電極１０８の電位は第１のＦＥＴ１０３のゲート電極と概ね同電位となっている。同様に、第２の基板電位制御用電極１１８は第２のＦＥＴ１１３にゲート電圧を供給するゲート電圧源と電気的に接続され、第３の基板電位制御用電極１２８は第３のＦＥＴ１２３にゲート電圧を供給するゲート電圧源と電気的に接続され、第４の基板電位制御用電極１３８は第４のＦＥＴ１３３にゲート電圧を供給するゲート電圧源と電気的に接続されている。

ゲート電圧源は、接続された第１の基板電位制御用電極１０８、第２の基板電位制御用電極１１８、第３の基板電位制御用電極１２８又は第４の基板電位制御用電極１３８への基板電位制御のための電圧印加に同期して、接続された第１のＦＥＴ１０３、第２のＦＥＴ１１３、第３のＦＥＴ１２３又は第４のＦＥＴ１３３のゲート電極に高電圧又は低電圧をゲート電圧として印加する。基板電位制御用電極には、対応するＦＥＴのゲート電圧の８０％以上１２０％以下の電圧が印加される。よって、基板電位制御用電極に印加される高電圧は閾値電圧以上のゲート電圧（ＯＮ電圧）の８０％以上１２０％以下であり、低電圧は閾値電圧未満のゲート電圧（ＯＦＦ電圧）の８０％以上１２０％以下となる。

なお、高周波信号の漏洩を防ぐため、基板電位制御用電極とゲートバイアス印加用抵抗との間に、直列に数ｋ〜数百ｋｏｈｍの抵抗が挿入されてもよい。

図１２において、各ＦＥＴがＭＥＳＦＥＴやｎチャネル型ＭＩＳＦＥＴなどで構成される場合、ＯＦＦ状態のＦＥＴのゲート電位はＯＮ状態のＦＥＴのゲート電位よりも大きくなる。一方、前述の通り、ＦＥＴがＯＮ状態の場合の基板電位をＯＦＦ状態の場合の基板電位よりも高くすることで、歪特性および挿入損失特性が改善される。したがって、図１２に示すように、基板電位制御用電極をＦＥＴのゲート電極と電気的に接続し、基板電位制御用電極の電位をＦＥＴのゲート電極と概ね同電位、例えばゲート電位の８０％〜１２０％程度にすることで、歪特性および挿入損失特性の改善が期待できる。

この時、ＦＥＴの基板電位は、第１の実施形態で示した基板電位制御信号源を用いて制御する場合と異なり、必ずしも最適値に制御することはできない。しかしながら、ＯＮ状態のＦＥＴの基板電位とＯＦＦ状態のＦＥＴの基板電位の大小関係は保たれるため、一定程度の改善効果が得られる。さらに、基板電位制御信号源を別途具備する必要がないため、回路簡素化による小型化および低コスト化の利点を有する。またさらに、第１の実施形態と同様、挿入損失特性の改善によりＦＥＴのゲート幅を短縮でき、更なるチップ面積の縮小によるコスト削減の付帯的効果も期待できる。

（第３の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。その他の構成、動作、および効果は、第１の実施形態と同等であるので、説明を省略する。

図１３は本実施形態における高周波スイッチの構成を示す図である。
この高周波スイッチは、入力ポート１００、第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２、第４の出力ポート１３２、複数の第１のＦＥＴ１０３から構成される第１のＦＥＴ群１０４、複数の第２のＦＥＴ１１３から構成される第２のＦＥＴ群１１４、複数の第３のＦＥＴ１２３から構成される第３のＦＥＴ群１２４、複数の第４のＦＥＴ１３３から構成される第４のＦＥＴ群１３４、複数の第１の基板電位制御用電極１０８、複数の第３の基板電位制御用電極１２８、複数の第４の基板電位制御用電極１３８、第１の基板電位制御信号源１０９、第３の基板電位制御信号源１２９、第４の基板電位制御信号源１３９、複数の第１のソース・ドレインバイアス印加用抵抗１０６、複数の第２のソース・ドレインバイアス印加用抵抗１１６、複数の第３のソース・ドレインバイアス印加用抵抗１２６、複数の第４のソース・ドレインバイアス印加用抵抗１３６、複数の第１のゲートバイアス印加用抵抗１０７、複数の第２のゲートバイアス印加用抵抗１１７、複数の第３のゲートバイアス印加用抵抗１２７、複数の第４のゲートバイアス印加用抵抗１３７および半導体基板（図外）を備える。

この高周波スイッチは、第１〜４の高周波信号経路を有し、それぞれの高周波信号経路は入力ポート１００と第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２および第４の出力ポート１３２との間の経路で定義される。

図１３の高周波スイッチは、一部の高周波信号経路つまり第１、第３および第４の高周波信号経路にのみ第１の実施形態が適用された構成、つまり基板電位制御用電極および基板電位制御信号源が設けられ、各経路内のＦＥＴの基板電位が高電位および低電位に変更される構成を持つ。第１のＦＥＴ１０３、第３のＦＥＴ１２３および第４のＦＥＴ１３３の基板電位の制御方法ならびに歪特性および挿入損失特性の改善効果は第１の実施形態と同様である。

このように、第１の実施形態の高周波スイッチによれば、第１のＦＥＴ１０３、第３のＦＥＴ１２３および第４のＦＥＴ１３３の電流電圧特性や容量電圧特性に起因する高周波歪の発生のみを低減することができる。全ての高周波信号経路でＦＥＴの基板電位の制御を行う第１の実施形態の高周波スイッチと比較すると、歪特性や挿入損失特性等の改善効果が限定的とはなるものの、少なくとも回路が簡易化される。多ポート高周波スイッチではポート毎に入力される信号電力や周波数が異なることが多く、高周波スイッチの歪特性が特定の高周波信号経路の歪特性で律速される場合がある。特に限定はされないが、前述のような律速経路が存在する場合に当該経路のみにＦＥＴの基板電位を制御する構成を設けることで、回路の複雑化を抑制した上で、歪特性および挿入損失特性の改善効果を享受できる。

（第４の実施形態）
本実施形態では、第１の実施形態と異なる点を中心に説明する。その他の構成、動作、および効果は、第１の実施形態と同等であるので、説明を省略する。

まず、図１に示す第１の実施形態の高周波スイッチにおいて、選択経路が第１の高周波信号経路から第２の高周波信号経路に切り替わる際の回路動作を考える。第１のＦＥＴ１０３および第２のＦＥＴ１１３のゲート電極にはゲート制御信号が入力され、第１のＦＥＴ１０３および第２のＦＥＴ１１３はそれぞれＯＮ状態からＯＦＦ状態、ＯＦＦ状態からＯＮ状態へと移行する。また、第１の基板電位制御用電極１０８および第２の基板電位制御用電極１１８に入力される基板電位制御用信号も、ゲート制御信号と同期し、所望の値に変化する。このとき、高周波スイッチを構成する半導体素子のばらつきが大きい場合などは、ゲート制御信号と基板電位制御用信号とが完全には同期せず、一方に遅延が発生する可能性がある。ここで、ゲート制御信号より基板電位制御用信号の遅延が大きい場合、選択経路の切り替え直後は歪特性および挿入損失特性の改善効果が得られず、高周波信号の劣化を招く。しかしながら、以下に説明する本実施形態の高周波スイッチに拠れば、上述のように素子ばらつきなどによりゲート制御信号と基板電位制御用信号との正確な同期が困難な場合においても、歪特性および挿入損失特性の改善効果が安定に得られる。

図１４は本実施形態における高周波スイッチの構成を示す図である。
この高周波スイッチは、第１の実施形態の高周波スイッチに、バイアス切り替え時間調整用容量が加えられた構成を持つ。すなわち、この高周波スイッチは、入力ポート１００、第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２、第４の出力ポート１３２、第１のＦＥＴ１０３から構成される第１のＦＥＴ群１０４、複数の第２のＦＥＴ１１３から構成される第２のＦＥＴ群１１４、複数の第３のＦＥＴ１２３から構成される第３のＦＥＴ群１２４、複数の第４のＦＥＴ１３３から構成される第４のＦＥＴ群１３４、複数の第１の基板電位制御用電極１０８、複数の第２の基板電位制御用電極１１８、複数の第３の基板電位制御用電極１２８、複数の第４の基板電位制御用電極１３８、第１の基板電位制御信号源１０９、第２の基板電位制御信号源１１９、第３の基板電位制御信号源１２９、第４の基板電位制御信号源１３９、複数の第１のソース・ドレインバイアス印加用抵抗１０６、複数の第２のソース・ドレインバイアス印加用抵抗１１６、複数の第３のソース・ドレインバイアス印加用抵抗１２６、複数の第４のソース・ドレインバイアス印加用抵抗１３６、複数の第１のゲートバイアス印加用抵抗１０７、複数の第２のゲートバイアス印加用抵抗１１７、複数の第３のゲートバイアス印加用抵抗１２７、複数の第４のゲートバイアス印加用抵抗１３７、複数の第１のバイアス切り替え時間調整用容量１０５、複数の第２のバイアス切り替え時間調整用容量１１５、複数の第３のバイアス切り替え時間調整用容量１２５、複数の第４のバイアス切り替え時間調整用容量１３５および半導体基板（図外）を備える。

この高周波スイッチは、第１〜４の高周波信号経路を有し、それぞれの高周波信号経路は入力ポート１００と第１の出力ポート１０２、第２の出力ポート１１２、第３の出力ポート１２２および第４の出力ポート１３２との間の経路で定義される。

第１のバイアス切り替え時間調整用容量１０５、第２のバイアス切り替え時間調整用容量１１５、第３のバイアス切り替え時間調整用容量１２５および第４のバイアス切り替え時間調整用容量１３５は、それぞれ第１のＦＥＴ１０３、第２のＦＥＴ１１３、第３のＦＥＴ１２３および第４のＦＥＴ１３３のゲート電極に接続されている。バイアス切り替え時間調整用容量により、各ＦＥＴのゲート電圧が同時にＯＮ電圧又はＯＦＦ電圧に変化しない。

本実施形態の高周波スイッチにおいて、選択経路が第１の高周波信号経路から第２の高周波信号経路に切り替わる際の回路動作を考える。このとき、前述の説明と同様、第１のＦＥＴ１０３および第２のＦＥＴ１１３のゲート電極にはゲート制御信号が入力されるが、ゲート配線に第１のバイアス切り替え時間調整用容量１０５および第２のバイアス切り替え時間調整用容量１１５が結線されていることで容量の充電時間が発生する。したがって、ゲート制御信号が入力されてから、実際に第１のＦＥＴ１０３および第２のＦＥＴ１１３のゲート電位が変化するまでに遅延が生じる。この遅延時間は第１のゲートバイアス印加用抵抗１０７および第２のゲートバイアス印加用抵抗１１７の抵抗値ならびに第１のバイアス切り替え時間調整用容量１０５および第２のバイアス切り替え時間調整用容量１１５の容量値により調整可能である。

このように、第１の実施形態の高周波スイッチによれば、基板電位制御用信号よりも、ゲート制御信号の遅延時間が大きくなるように抵抗値および容量値を設定することができるので、両信号の正確な同期が困難な場合においても、歪特性および挿入損失特性の改善効果が安定に得られる。

なお、図１４ではバイアス切り替え時間調整用容量はＦＥＴのゲート電極とソース電極との間に挿入されているが、ゲート電極とドレイン電極との間に挿入されてもよく、また、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間の両方に挿入されても良い。

また、高周波信号経路を形成するＦＥＴが多段構成の場合、一部のＦＥＴにのみバイアス切り替え時間調整用容量が設けられてもよい。その際、バイアス切り替え時間調整用容量はゲート電極とソース電極との間に挿入されてもよく、またゲート電極とドレイン電極との間に挿入されても良く、さらにゲート電極とソース電極との間およびゲート電極とドレイン電極との間の両方に挿入されても良い。

以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。

例えば、上記実施形態において、高周波スイッチ用のＦＥＴの構造として図２の構造を例示したが、このデバイス構造に限定されるものではなく、同様の機能を有するデバイス構造であれば本発明の効果が得られることは言うまでも無い。

また、上記実施形態において、本発明の半導体装置として高周波信号経路を切り替える高周波スイッチを例示したが、これに限られない。

また、各実施形態は組み合わせて実施されてもよい。

本発明は、高周波スイッチに適応でき、特に移動体通信機器等に用いられる高周波スイッチに適応できる。

１００、２００ 入力ポート
１０２、２０２ 第１の出力ポート
１０３、２０３ 第１のＦＥＴ
１０４、２０４ 第１のＦＥＴ群
１０５ 第１のバイアス切り替え時間調整用容量
１０６、２０６ 第１のソース・ドレインバイアス印加用抵抗
１０７、２０７ 第１のゲートバイアス印加用抵抗
１０８ 第１の基板電位制御用電極
１０９ 第１の基板電位制御信号源
１１２、２１２ 第２の出力ポート
１１３、２１３ 第２のＦＥＴ
１１４、２１４ 第２のＦＥＴ群
１１５ 第２のバイアス切り替え時間調整用容量
１１６、２１６ 第２のソース・ドレインバイアス印加用抵抗
１１７、２１７ 第２のゲートバイアス印加用抵抗
１１８ 第２の基板電位制御用電極
１１９ 第２の基板電位制御信号源
１２２、２２２ 第３の出力ポート
１２３、２２３ 第３のＦＥＴ
１２４、２２４ 第３のＦＥＴ群
１２５ 第３のバイアス切り替え時間調整用容量
１２６、２２６ 第３のソース・ドレインバイアス印加用抵抗
１２７、２２７ 第３のゲートバイアス印加用抵抗
１２８ 第３の基板電位制御用電極
１２９ 第３の基板電位制御信号源
１３２、２３２ 第４の出力ポート
１３３、２３３ 第４のＦＥＴ
１３４、２３４ 第４のＦＥＴ群
１３５ 第４のバイアス切り替え時間調整用容量
１３６、２３６ 第４のソース・ドレインバイアス印加用抵抗
１３７、２３７ 第４のゲートバイアス印加用抵抗
１３８ 第４の基板電位制御用電極
１３９ 第４の基板電位制御信号源
３００、４００、５０１ ドレイン電極
３０１、４０１、５００ ソース電極
３０２、４０２、５０２ ゲート電極
３０３、４０３ チャネル層
５０３ 基板電位制御用電極
５０４ 導電性半導体基板
５０５ 絶縁層
５０６ 半導体層
６０１ 高周波線路
９０１ 素子間分離領域
９０２、９０３ 基板電位制御用半導体層
９０４ 半導体基板

Claims (6)

1. 半導体基板上に形成された複数のＦＥＴを備える半導体装置であって、
   前記複数のＦＥＴのそれぞれに対応して前記半導体基板内における対応するＦＥＴと接する領域に設けられた基板電位制御用半導体領域と、
   前記半導体基板内に設けられ、複数の前記基板電位制御用半導体領域を電気的に分離する素子間分離領域と、
   複数の前記基板電位制御用半導体領域のそれぞれに対応して設けられ、対応する基板電位制御用半導体領域と電気的に接続された基板電位制御用電極と、
   複数の前記基板電位制御用電極のそれぞれに対応して設けられ、対応する基板電位制御用電極に高電圧又は低電圧を印加する複数の電圧源とを備える
   半導体装置。
2. 前記電圧源は、前記基板電位制御用電極への電圧印加に同期して前記ＦＥＴのゲートに前記高電圧又は低電圧を印加する
   請求項１に記載の半導体装置。
3. 前記電圧源は、対応するＦＥＴのゲート電圧が閾値電圧以上の電圧であるとき対応する基板電位制御用電極に高電圧を印加し、対応するＦＥＴのゲート電圧が閾値電圧未満の電圧であるとき対応する基板電位制御用電極に低電圧を印加する
   請求項１又は２に記載の半導体装置。
4. 前記高電圧は、前記低電圧よりも２Ｖ以上大きい
   請求項３に記載の半導体装置。
5. 前記高電圧は、前記閾値電圧以上のゲート電圧の８０％以上１２０％以下であり、
   前記低電圧は、前記閾値電圧未満のゲート電圧の８０％以上１２０％以下である
   請求項３に記載の半導体装置。
6. 前記半導体装置は、さらに、前記複数のＦＥＴのそれぞれのゲートに接続された容量を備える
   請求項１〜５のいずれか１項に記載の半導体装置。

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