JPS63176015A - 集積回路 - Google Patents
集積回路Info
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- JPS63176015A JPS63176015A JP62008392A JP839287A JPS63176015A JP S63176015 A JPS63176015 A JP S63176015A JP 62008392 A JP62008392 A JP 62008392A JP 839287 A JP839287 A JP 839287A JP S63176015 A JPS63176015 A JP S63176015A
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- JP
- Japan
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- integrated circuit
- power supply
- terminal
- mos transistor
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Links
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003071 parasitic effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳトランジスタを用いた集積回路に関す
る。
る。
（従来の技術）
第４図は相補形ＭＯ８（０ＭＯ８）ｔ−ランジスタで構
成された従来のＣＭＯＳ集積回路の回路図を示す。同図
に示すように、ｐチトネルＭＯＳトランジスタ（以下ｐ
−Ｍ ＯＳ Ｔと呼ぶ）１とｎチャネルＭＯＳトランジ
スタ（以下ｎ−ＭＯ８Ｔと呼ぶ）２とが、それぞれのド
レインを共通に接続するようにして直列に接続され、共
通接続された上記ドレインに出力端子Ｘが接続される。
成された従来のＣＭＯＳ集積回路の回路図を示す。同図
に示すように、ｐチトネルＭＯＳトランジスタ（以下ｐ
−Ｍ ＯＳ Ｔと呼ぶ）１とｎチャネルＭＯＳトランジ
スタ（以下ｎ−ＭＯ８Ｔと呼ぶ）２とが、それぞれのド
レインを共通に接続するようにして直列に接続され、共
通接続された上記ドレインに出力端子Ｘが接続される。
また、ｐ−ＭＯ８ＴＩとｎ−ＭＯ８ｒ２の各ゲートには
、入力端子となるゲート端子Ａとゲート端子Ｂがそれぞ
れ接続される。ざらにｐ−Ｍ、０８丁１のソースがバル
ク（ＢＵＬＫ）と共に電源端子３に接続される一方、ｎ
−ＭＯＳ Ｔ ２のソースがバルクと共にＧＮＤ端子４
に接続される。そして、電源端子３には高電位を与える
ための電圧Ｖｃｃが印加され、ＧＮＤ端子４は低電位を
与えるために接地される。
、入力端子となるゲート端子Ａとゲート端子Ｂがそれぞ
れ接続される。ざらにｐ−Ｍ、０８丁１のソースがバル
ク（ＢＵＬＫ）と共に電源端子３に接続される一方、ｎ
−ＭＯＳ Ｔ ２のソースがバルクと共にＧＮＤ端子４
に接続される。そして、電源端子３には高電位を与える
ための電圧Ｖｃｃが印加され、ＧＮＤ端子４は低電位を
与えるために接地される。
このように構成されたＣＭＯＳ集積回路の各ゲート端子
Ａ、ＢにそれぞれｒＬＪ信号が入力されると、ｐ−ＭＯ
３Ｔ１がオンとなるとともにｎ−ＭＯ８Ｔ２がオフとな
るため、出力端子ＸにはＰ−ＭＯ８Ｔ１を介して電圧Ｖ
。０が現われ、高レベル（ｒｌ−ＩＪ）の出力状態とな
る。逆に、各ゲート端子Ａ、ＢにそれぞれｒＨＪ信号が
入力されると、ｐ−ＭＯ８Ｔ１がオフとなるとともにｎ
−ＭＯ８Ｔ２がオンとなるため、出力端子Ｘにはｎ−Ｍ
Ｏ８Ｔ２を介してアース電位が現われ、低レベル（ｒＬ
Ｊ）の出力状態となる。また、ゲート端子Ａに「１」」
信号が入力されるとともに、グー１〜端子ＢにｒＬＪ信
号が入力されれば、ｐ−ＭＯ８Ｔ１およびｎ−ＭＯ８Ｔ
２が共にオフとなるため、出力端子Ｘは高インピーダン
ス状態となる。すなわち、この回路は、出力端子Ｘが高
レベル状態と低レベル状態と高インピーダンス状態の３
つの状態を取りうるトライステート回路である。
Ａ、ＢにそれぞれｒＬＪ信号が入力されると、ｐ−ＭＯ
３Ｔ１がオンとなるとともにｎ−ＭＯ８Ｔ２がオフとな
るため、出力端子ＸにはＰ−ＭＯ８Ｔ１を介して電圧Ｖ
。０が現われ、高レベル（ｒｌ−ＩＪ）の出力状態とな
る。逆に、各ゲート端子Ａ、ＢにそれぞれｒＨＪ信号が
入力されると、ｐ−ＭＯ８Ｔ１がオフとなるとともにｎ
−ＭＯ８Ｔ２がオンとなるため、出力端子Ｘにはｎ−Ｍ
Ｏ８Ｔ２を介してアース電位が現われ、低レベル（ｒＬ
Ｊ）の出力状態となる。また、ゲート端子Ａに「１」」
信号が入力されるとともに、グー１〜端子ＢにｒＬＪ信
号が入力されれば、ｐ−ＭＯ８Ｔ１およびｎ−ＭＯ８Ｔ
２が共にオフとなるため、出力端子Ｘは高インピーダン
ス状態となる。すなわち、この回路は、出力端子Ｘが高
レベル状態と低レベル状態と高インピーダンス状態の３
つの状態を取りうるトライステート回路である。
第５図は、上述したＣＭＯＳ集積回路を出力部として含
む２個の集積回路１０．２０を、それらの出力を共通の
バス３０に接続したブロック図を示す。また、第６図は
、第５図の回路の出力部の詳細図を示す。両図に示すよ
うに、第１の集積回路１０においては、その出力部がｐ
−ＭＯ３ＴＩとｎ−ＭＯ８Ｔ２からなるＣＭＯＳ集積回
路により構成され、このＣＭＯＳ集積回路の電源端子３
に電圧Ｖ。ｏｌが印加されるとともにＧＮＤ端子４が接
地され、出力端子×１が共通バス３０に接続される。Ａ
１．Ｂ１はｐ−ＭＯ３ＴＩとｎ−ＭＯ８Ｔ２のゲート端
子である。一方、第２の集積回路２０においては、上記
第１の集積回路１０のＣＭＯＳ集積回路と同様な構成を
有するＣＭＯＳ集積回路、すなわちｐ−ＭＯ８Ｔ１１と
ｎ−ＭＯ８Ｔ１２で構成されたＣＭＯＳ集積回路により
出力部が構成される。そして、このＣＭＯＳ集積回路の
電源端子１３に電圧Ｖ。ｏ２が印加されるとともにＧＮ
ＤＩ子１４子種４され、出力端子×２が共通バス３ｏに
接続される。Ａ 、Ｂ １．ｔｏ−ＭＯＳＴ１１と
ｎ−ＭＯ８Ｔ１２のゲート端子である。
む２個の集積回路１０．２０を、それらの出力を共通の
バス３０に接続したブロック図を示す。また、第６図は
、第５図の回路の出力部の詳細図を示す。両図に示すよ
うに、第１の集積回路１０においては、その出力部がｐ
−ＭＯ３ＴＩとｎ−ＭＯ８Ｔ２からなるＣＭＯＳ集積回
路により構成され、このＣＭＯＳ集積回路の電源端子３
に電圧Ｖ。ｏｌが印加されるとともにＧＮＤ端子４が接
地され、出力端子×１が共通バス３０に接続される。Ａ
１．Ｂ１はｐ−ＭＯ３ＴＩとｎ−ＭＯ８Ｔ２のゲート端
子である。一方、第２の集積回路２０においては、上記
第１の集積回路１０のＣＭＯＳ集積回路と同様な構成を
有するＣＭＯＳ集積回路、すなわちｐ−ＭＯ８Ｔ１１と
ｎ−ＭＯ８Ｔ１２で構成されたＣＭＯＳ集積回路により
出力部が構成される。そして、このＣＭＯＳ集積回路の
電源端子１３に電圧Ｖ。ｏ２が印加されるとともにＧＮ
ＤＩ子１４子種４され、出力端子×２が共通バス３ｏに
接続される。Ａ 、Ｂ １．ｔｏ−ＭＯＳＴ１１と
ｎ−ＭＯ８Ｔ１２のゲート端子である。
このような出力回路において、出力端子×１と電源端子
３及びＧＮＤ端子４との間にはそれぞれ寄生ダイオード
５，６が形成され、出力端子×２と電源端子１３及びＧ
ＮＤ端子１４との間にはそれぞれ寄生ダイオード１５．
１６が形成されている。
３及びＧＮＤ端子４との間にはそれぞれ寄生ダイオード
５，６が形成され、出力端子×２と電源端子１３及びＧ
ＮＤ端子１４との間にはそれぞれ寄生ダイオード１５．
１６が形成されている。
このような寄生ダイオード１３〜１６は、各ＭＯ８Ｔ１
．２．１１．１２においてそれぞれのバルクをソースへ
接続したために生じたものであり、このようなバルクと
ソースの接続はトランジスタ動作を正確に行なわせるた
めに必要なものである。
．２．１１．１２においてそれぞれのバルクをソースへ
接続したために生じたものであり、このようなバルクと
ソースの接続はトランジスタ動作を正確に行なわせるた
めに必要なものである。
この回路において、第１の集積回路１０のゲート端子Ａ
、Ｂ１に共にｒＬＪ信号を与え、あるいは共に「ト１」
信号を与えることにより、出力端子×１からｒＨＪ又は
「Ｌ」の出力信号を共通バス３０へ送出するときには、
第２の集積回路２０のゲート端子Ａ２にｒＨＪ信号を与
えるとともにゲート端子Ｂ２にｒＬＪ信号を与えて出力
喘子Ｘ２を高インピーダンス状態にする。他方、第２の
集積回路２０のゲート端子Ａ、Ｂ２に共にｒＬＪ信号を
与え、あるいは共にｒＨＪ信号を与えることにより、出
力端子×２から［Ｈ１又はｒＬＪの出力信号を共通バス
３０へ送出するときには、第１の集積回路１０のゲート
端子Ａ１にｒＨＪ信号を与えるとともにゲート端子Ｂ１
にｒＬＪ信号を与えて出力端子×１を高インピーダンス
状態にする。このようにすることにより画集積回路１０
゜２０間の干渉を防止してバス３０を共用することが可
能となる。
、Ｂ１に共にｒＬＪ信号を与え、あるいは共に「ト１」
信号を与えることにより、出力端子×１からｒＨＪ又は
「Ｌ」の出力信号を共通バス３０へ送出するときには、
第２の集積回路２０のゲート端子Ａ２にｒＨＪ信号を与
えるとともにゲート端子Ｂ２にｒＬＪ信号を与えて出力
喘子Ｘ２を高インピーダンス状態にする。他方、第２の
集積回路２０のゲート端子Ａ、Ｂ２に共にｒＬＪ信号を
与え、あるいは共にｒＨＪ信号を与えることにより、出
力端子×２から［Ｈ１又はｒＬＪの出力信号を共通バス
３０へ送出するときには、第１の集積回路１０のゲート
端子Ａ１にｒＨＪ信号を与えるとともにゲート端子Ｂ１
にｒＬＪ信号を与えて出力端子×１を高インピーダンス
状態にする。このようにすることにより画集積回路１０
゜２０間の干渉を防止してバス３０を共用することが可
能となる。
上記のような従来の集積回路の構成では、第６図におい
て第１および第２の集積回路１０．２０のいずれか一方
の電源がオフとなると、画集積回路１０．２０の出力状
態によってはオフとなった電源と反対の電源側からオフ
となった電源側に向けて有害電流が流れ、これらの回路
系に悪影響を与え、場合によっては破壊につながるとい
う問題点があった。例えば、電圧Ｖ。ｏ２がオフ状態で
、出力端子×１からは「ト（」信号が出力され、出り端
子×２は高インピーダンス状態にある場合を考える。こ
の状態では、第１の集積回路１０においては、入力端子
Ａ、Ｂ１に共にｒ Ｌ Ｊ信号が与えられており、Ｄ−
ＭＯ８ＴＩがオン状態にあるとともにｎ−ＭＯＳＴ２は
オフ状態にあって出力端子ｘ１にｒｌ−ＩＪ倍信号出力
されている。一方、第２の集積回路２０においては、入
力端子Ａ２にｒ ＋−Ｉ Ｊ信号が与えられるとともに
入力端子Ｂ２にｒＬＪ信号が与えられており、ｐ−ＭＯ
ＳＴ１１とｎ−ＭＯ８ＴＩ ２が共にオフ状態にあって
出力端子×２が高インピーダンス状態に保たれている。
て第１および第２の集積回路１０．２０のいずれか一方
の電源がオフとなると、画集積回路１０．２０の出力状
態によってはオフとなった電源と反対の電源側からオフ
となった電源側に向けて有害電流が流れ、これらの回路
系に悪影響を与え、場合によっては破壊につながるとい
う問題点があった。例えば、電圧Ｖ。ｏ２がオフ状態で
、出力端子×１からは「ト（」信号が出力され、出り端
子×２は高インピーダンス状態にある場合を考える。こ
の状態では、第１の集積回路１０においては、入力端子
Ａ、Ｂ１に共にｒ Ｌ Ｊ信号が与えられており、Ｄ−
ＭＯ８ＴＩがオン状態にあるとともにｎ−ＭＯＳＴ２は
オフ状態にあって出力端子ｘ１にｒｌ−ＩＪ倍信号出力
されている。一方、第２の集積回路２０においては、入
力端子Ａ２にｒ ＋−Ｉ Ｊ信号が与えられるとともに
入力端子Ｂ２にｒＬＪ信号が与えられており、ｐ−ＭＯ
ＳＴ１１とｎ−ＭＯ８ＴＩ ２が共にオフ状態にあって
出力端子×２が高インピーダンス状態に保たれている。
その結果、電源端子３からｐ−ＭＯＳＴ１のソース→ｐ
−ＭＯ８Ｔ１のドレイン→出力端子×１→共通バス３０
→出力端子×２→寄生ダイオード１５→電源端子１３の
経路で電流が流れることとなる。また、ｐ−ＭＯ８ＴＩ
１のゲート端子Ａ２及びｎ−ＭＯ８ＴＩ ２のグー１
〜端子Ｂ２は電圧Ｖｃｃ２がオフ状態になるので不安定
となり、ｐ−ＭＯＳＴ１１のオン状態時が生じ、電源端
子３→ｐ−ＭＯＳＴ１のソース→ｐ−ＭＯ８ＴＩのドレ
イン→出力端子×１→共通バス３０→出力端子Ｘ２→ｐ
−ＭＯＳＴ１１のドレイン→ｐ−ＭＯ８Ｔ１１のソース
→電源端子１３の経路でも電流が流れることとなる。電
圧■。ｏｌがオフ状態で、出力端子×２からｒＨＪ信号
が出力され、出力端子Ｘ１が高インピーダンス状態にあ
るときも、上記と同様にして、寄生ダイオード５及びｐ
−ＭＯＳＴ１を介し、電源端子１３から電源端子３側に
向けて有害電流が流れる。
−ＭＯ８Ｔ１のドレイン→出力端子×１→共通バス３０
→出力端子×２→寄生ダイオード１５→電源端子１３の
経路で電流が流れることとなる。また、ｐ−ＭＯ８ＴＩ
１のゲート端子Ａ２及びｎ−ＭＯ８ＴＩ ２のグー１
〜端子Ｂ２は電圧Ｖｃｃ２がオフ状態になるので不安定
となり、ｐ−ＭＯＳＴ１１のオン状態時が生じ、電源端
子３→ｐ−ＭＯＳＴ１のソース→ｐ−ＭＯ８ＴＩのドレ
イン→出力端子×１→共通バス３０→出力端子Ｘ２→ｐ
−ＭＯＳＴ１１のドレイン→ｐ−ＭＯ８Ｔ１１のソース
→電源端子１３の経路でも電流が流れることとなる。電
圧■。ｏｌがオフ状態で、出力端子×２からｒＨＪ信号
が出力され、出力端子Ｘ１が高インピーダンス状態にあ
るときも、上記と同様にして、寄生ダイオード５及びｐ
−ＭＯＳＴ１を介し、電源端子１３から電源端子３側に
向けて有害電流が流れる。
この発明はかかる問題点を解決するためになされたもの
で、他の集積回路と出力バスを共用した状態で電源がオ
フ状態になっても、その共通バスを介し他の集積回路か
ら有害電流が流れ込むことのない集積回路を提供するこ
とを目的とする。
で、他の集積回路と出力バスを共用した状態で電源がオ
フ状態になっても、その共通バスを介し他の集積回路か
ら有害電流が流れ込むことのない集積回路を提供するこ
とを目的とする。
この発明は、高電位を与えるための第１の電源と低電位
を与えるための第２の電源との間に、第１および第２の
ＭＯＳトランジスタを第１のＭＯＳトランジスタが第１
の電源側に位置するように直列に接続して、少なくとも
第１のＭＯＳトランジスタにおける第１の電源側の電極
とバルクとを接続しておき、前記第１および第２のＭＯ
Ｓトランジスタの共通接続側電極に出力端子を接続して
、両ＭＯＳトランジスタのゲートに与えられる入力信号
に基づき出力制御を行なうようにした集積回路であって
、上記目的を達成するために、前記第１の電源と前記第
１のＭＯＳトランジスタとの間に、前記第１の電源のオ
ン・オフに連動してオン・オフするスイッチング回路を
介装させている。
を与えるための第２の電源との間に、第１および第２の
ＭＯＳトランジスタを第１のＭＯＳトランジスタが第１
の電源側に位置するように直列に接続して、少なくとも
第１のＭＯＳトランジスタにおける第１の電源側の電極
とバルクとを接続しておき、前記第１および第２のＭＯ
Ｓトランジスタの共通接続側電極に出力端子を接続して
、両ＭＯＳトランジスタのゲートに与えられる入力信号
に基づき出力制御を行なうようにした集積回路であって
、上記目的を達成するために、前記第１の電源と前記第
１のＭＯＳトランジスタとの間に、前記第１の電源のオ
ン・オフに連動してオン・オフするスイッチング回路を
介装させている。
この発明においては、出力端子を出力バスに接続してそ
の出力バスを他の集積回路と共用した状態の６とで、第
１の電源がオフ状態になると、これに連動して第１の電
源と第１のＭＯＳトランジスタ間に介装されたスイッチ
ング回路もオフ状態になり、これにより上記出力バスか
ら出力端子を通り第１のＭＯＳトランジスタ又は同トラ
ンジスタの寄生ダイオードを経て第１の電源へと続く電
流路が遮断される。
の出力バスを他の集積回路と共用した状態の６とで、第
１の電源がオフ状態になると、これに連動して第１の電
源と第１のＭＯＳトランジスタ間に介装されたスイッチ
ング回路もオフ状態になり、これにより上記出力バスか
ら出力端子を通り第１のＭＯＳトランジスタ又は同トラ
ンジスタの寄生ダイオードを経て第１の電源へと続く電
流路が遮断される。
（実施例）
第１図はこの発明の一実施例である集積回路の回路図を
示す。この集積回路が第４図に示す従来のＣＭＯ８集積
回路と相違する点は、第１図に示すように、電源端子３
と１）−ＭＯ８ＴＩ間に、スイッチング素子としてのｎ
ｐｎｉ−ランジスタフを介装した点のみである。ｎｐｎ
トランジスタ７は、エミッタがｐ−ＭＯ８ＴＩのソース
とバルクに接続され、」レクタがベースと共に電源端子
３に接続されている。その他の構成は第４図に示す従来
例と同様であるので、同一部分に同一符号を付してその
説明を省略する。
示す。この集積回路が第４図に示す従来のＣＭＯ８集積
回路と相違する点は、第１図に示すように、電源端子３
と１）−ＭＯ８ＴＩ間に、スイッチング素子としてのｎ
ｐｎｉ−ランジスタフを介装した点のみである。ｎｐｎ
トランジスタ７は、エミッタがｐ−ＭＯ８ＴＩのソース
とバルクに接続され、」レクタがベースと共に電源端子
３に接続されている。その他の構成は第４図に示す従来
例と同様であるので、同一部分に同一符号を付してその
説明を省略する。
第２図は上記集積回路の構造所面図である。同図に示す
ように、ｐ形半導体基板３１に、ｎｐｎトランジスタ７
と、ｐ−ＭＯ８ＴＩと、ｎ−ＭＯ８Ｔ２が形成されてい
る。ｎ ｐ ｎ トランジスタ７は、ｐ形半導体基板３
１にｎ形ウェル領域３２を形成してコレクタとし、この
ｎ形ウェル領ｌｌ１Ｉｃ３２内にｐ形ウェル領域３３を
形成してベースとし、このｐ形ウェル領１ａ３３内にｎ
形拡散領Ｍ３４を形成してエミッタとする。また、ｐ−
ＭＯ８Ｔ１は、ｐ形半導体基板３１にｎ形ウェル領域３
５を形成してバルクとし、このｎ形ウェル領ＶＡ ３５
内でゲート電極Ａの近傍位置に一対のｐ形拡散領域３６
．３７を形成してそれぞれソースおよびドレインとする
。また、バルクを構成するｎ形ウェル領域３５内に、ソ
ースとバルクを接続するためのｎ形拡散領域４１を形成
している。ｎ−ＭＯ３Ｔ２は、ｐ形′Ｊｆ−導体基板３
１内でゲート電極Ｂの近傍位置に一対のｎ形拡散領域３
８．３９を形成してそれぞれドレインおよびソースとし
、このソースとバルクを接続するだめのｐ形拡散領域４
０を半導体基板３１内に形成している。そして、ｎｐｎ
トランジスタ７のｎ形ウェル領域（コレクタ〉３２がｐ
形ウェル領域（ベース）３３とともに電源端子３に接続
され、ｎ形拡散領域（エミッタ）３４がｐ −Ｍ ＯＳ
−ｒ ｉのｐ形拡散領１１！（ソース）３６とｎ形拡
散領域（バルク）４１に接続される。
ように、ｐ形半導体基板３１に、ｎｐｎトランジスタ７
と、ｐ−ＭＯ８ＴＩと、ｎ−ＭＯ８Ｔ２が形成されてい
る。ｎ ｐ ｎ トランジスタ７は、ｐ形半導体基板３
１にｎ形ウェル領域３２を形成してコレクタとし、この
ｎ形ウェル領ｌｌ１Ｉｃ３２内にｐ形ウェル領域３３を
形成してベースとし、このｐ形ウェル領１ａ３３内にｎ
形拡散領Ｍ３４を形成してエミッタとする。また、ｐ−
ＭＯ８Ｔ１は、ｐ形半導体基板３１にｎ形ウェル領域３
５を形成してバルクとし、このｎ形ウェル領ＶＡ ３５
内でゲート電極Ａの近傍位置に一対のｐ形拡散領域３６
．３７を形成してそれぞれソースおよびドレインとする
。また、バルクを構成するｎ形ウェル領域３５内に、ソ
ースとバルクを接続するためのｎ形拡散領域４１を形成
している。ｎ−ＭＯ３Ｔ２は、ｐ形′Ｊｆ−導体基板３
１内でゲート電極Ｂの近傍位置に一対のｎ形拡散領域３
８．３９を形成してそれぞれドレインおよびソースとし
、このソースとバルクを接続するだめのｐ形拡散領域４
０を半導体基板３１内に形成している。そして、ｎｐｎ
トランジスタ７のｎ形ウェル領域（コレクタ〉３２がｐ
形ウェル領域（ベース）３３とともに電源端子３に接続
され、ｎ形拡散領域（エミッタ）３４がｐ −Ｍ ＯＳ
−ｒ ｉのｐ形拡散領１１！（ソース）３６とｎ形拡
散領域（バルク）４１に接続される。
また、ｐ−ＭＯ８ＴＩのｐ形拡散領域（ドレイン）３７
が、ｎ−ＭＯ８Ｔ２のｎ形拡散領域（トレイン）３８と
ともに出力端子Ｘに共通接続される。
が、ｎ−ＭＯ８Ｔ２のｎ形拡散領域（トレイン）３８と
ともに出力端子Ｘに共通接続される。
さらに、ｎ−ＭＯ８Ｔ２のｎ形拡散領域（ソース）３９
が、ｐ形拡散領域〈バルク）４０とともにＧＮ Ｄ 端
子４に接続される。このように、ｐ−ＭＯ８ＴＩのバル
ク（ｎ形ウェル領域３５）をｎ形拡散領域４１を介して
ソース（ｐ形拡散領域３６）に接続しているため、出ノ
〕端子Ｘとｎｐｎｈランジスタフ間に、ｐ形拡散領域３
７÷ｎ形つＴ層領域３５→ｎ形拡散領域４１を経路とす
る寄生ダイオードが発生する。また、ｎ−ＭＯ８丁２に
おいても、そのバルク（ｐ形半導体基板３１〉をｐ形拡
散領域４０を介してソース（ｎ形拡散領域３９）に接続
しているため、出力端子ＸとＧＮＤ端子４間にし、ｐ形
拡散領域４０＋ｐ形半導体基板３１→ｎ形拡改領域３８
を経路とする寄生ダイオードが発生する。第３図はこの
ような寄生ダイオードを考慮した回路図であり、５はｐ
−ＭＯ８Ｔ１の寄生ダイオード、６はｎ−ＭＯ８Ｔ２の
寄生ダイオードをそれぞれ示す。
が、ｐ形拡散領域〈バルク）４０とともにＧＮ Ｄ 端
子４に接続される。このように、ｐ−ＭＯ８ＴＩのバル
ク（ｎ形ウェル領域３５）をｎ形拡散領域４１を介して
ソース（ｐ形拡散領域３６）に接続しているため、出ノ
〕端子Ｘとｎｐｎｈランジスタフ間に、ｐ形拡散領域３
７÷ｎ形つＴ層領域３５→ｎ形拡散領域４１を経路とす
る寄生ダイオードが発生する。また、ｎ−ＭＯ８丁２に
おいても、そのバルク（ｐ形半導体基板３１〉をｐ形拡
散領域４０を介してソース（ｎ形拡散領域３９）に接続
しているため、出力端子ＸとＧＮＤ端子４間にし、ｐ形
拡散領域４０＋ｐ形半導体基板３１→ｎ形拡改領域３８
を経路とする寄生ダイオードが発生する。第３図はこの
ような寄生ダイオードを考慮した回路図であり、５はｐ
−ＭＯ８Ｔ１の寄生ダイオード、６はｎ−ＭＯ８Ｔ２の
寄生ダイオードをそれぞれ示す。
次に、上記集積回路の動性を説明する。まず、電圧ＶＣ
Ｃを与える電源がオン状態にある通常の場合を考える。
Ｃを与える電源がオン状態にある通常の場合を考える。
この電源がオン状態にあるときは、これに連動してｎｐ
ｎトランジスタ７もオン状態にあるため、ｌ）−ＭＯ８
Ｔ１とｎ−ＭＯ８Ｔ２ｒ構成されるＣＭＯ８集積回路は
第１図に示す従来例と同様の動作をする。すなわち、ゲ
ート端子Ａ。
ｎトランジスタ７もオン状態にあるため、ｌ）−ＭＯ８
Ｔ１とｎ−ＭＯ８Ｔ２ｒ構成されるＣＭＯ８集積回路は
第１図に示す従来例と同様の動作をする。すなわち、ゲ
ート端子Ａ。
Ｂに共にｒＨＪ信号が入力されたときは、ｐ−ＭＯ８Ｔ
１がオフするとともにｎ−ＭＯ８Ｔ２がオンして出力端
子ＸにｒＬＪ信号が出力される。また、ゲート端子Ａ、
Ｂに共にｒＬＪ信号が入力されたときは、ｐ−ＭＯ８Ｔ
１がオンするとともにｎ−ＭＯ８Ｔ２がオフし、電圧■
ｃｃからｎｐｒＢ−ランジスタフのベース・エミッタ間
電圧”ＢＥだけ減少した電圧（ｖｏｏ−ＶＢ、）が、ｎ
ｐｎトランジスタ７およびｐ−ｖｏｓ”ｒｉを介して出
力端子Ｘに「ト１」として出力される。さらに、ゲート
端子Ａに「１」」信号、ゲート端子Ｂに「Ｌ」信号が与
えられたときは、ｐ−ＭＯ８ＴＩおよびｎ−ＭＯ３Ｔ２
が共にオフとなって、出力端子Ｘは高インピーダンス状
態となる。
１がオフするとともにｎ−ＭＯ８Ｔ２がオンして出力端
子ＸにｒＬＪ信号が出力される。また、ゲート端子Ａ、
Ｂに共にｒＬＪ信号が入力されたときは、ｐ−ＭＯ８Ｔ
１がオンするとともにｎ−ＭＯ８Ｔ２がオフし、電圧■
ｃｃからｎｐｒＢ−ランジスタフのベース・エミッタ間
電圧”ＢＥだけ減少した電圧（ｖｏｏ−ＶＢ、）が、ｎ
ｐｎトランジスタ７およびｐ−ｖｏｓ”ｒｉを介して出
力端子Ｘに「ト１」として出力される。さらに、ゲート
端子Ａに「１」」信号、ゲート端子Ｂに「Ｌ」信号が与
えられたときは、ｐ−ＭＯ８ＴＩおよびｎ−ＭＯ３Ｔ２
が共にオフとなって、出力端子Ｘは高インピーダンス状
態となる。
次に、電圧■。０を与える電源がオフとなった場合を考
える。この電源がオフとなると、これに連動してｎｐｎ
トランジスタ７もオフとなるため、出力端子Ｘと電源端
子３間の電流通路が遮断される。したがって、この電源
オフ時に、出力端子Ｘが上記の高インピーダンス状態と
なり、かつその出力端′：ｆ×の接続された共通バス（
図示省略）に他の集積回路からｒＨＪ信号が与えられた
としても、出力端子Ｘから電源端子３側へ有害電流が流
れ込むのを防止できる。言い換えれば、上記集積回路を
２個、それぞれの出力＃ａ子を共通バスに接続しておい
て、いずれか一方の電源がオフとなった場合、そのオフ
となった電源側の集積回路の出力端子が高インピーダン
ス状態にあり、かつ反対側の集積回路の出力端子からｒ
ＨＪ信号が共通バスに送出されたとしても、そのオフと
なった電源側の集積回路のスイッチング素Ｔであるｎｐ
ｎトランジスタがオフとなることにより、他方の電源か
ら共通バスを介しオフとなった電源側の集積回路に向け
て有害電流が流れ込むのを防止できる。
える。この電源がオフとなると、これに連動してｎｐｎ
トランジスタ７もオフとなるため、出力端子Ｘと電源端
子３間の電流通路が遮断される。したがって、この電源
オフ時に、出力端子Ｘが上記の高インピーダンス状態と
なり、かつその出力端′：ｆ×の接続された共通バス（
図示省略）に他の集積回路からｒＨＪ信号が与えられた
としても、出力端子Ｘから電源端子３側へ有害電流が流
れ込むのを防止できる。言い換えれば、上記集積回路を
２個、それぞれの出力＃ａ子を共通バスに接続しておい
て、いずれか一方の電源がオフとなった場合、そのオフ
となった電源側の集積回路の出力端子が高インピーダン
ス状態にあり、かつ反対側の集積回路の出力端子からｒ
ＨＪ信号が共通バスに送出されたとしても、そのオフと
なった電源側の集積回路のスイッチング素Ｔであるｎｐ
ｎトランジスタがオフとなることにより、他方の電源か
ら共通バスを介しオフとなった電源側の集積回路に向け
て有害電流が流れ込むのを防止できる。
また、この集積回路は、第２図に示寸断面構造を有する
ため、ｎｐｎｔ−ランジスタフのコレクタとなるｎ形ウ
ェル領域３２をｐ−ＭＯ８Ｔ１のバルクを構成するｎ形
ウェル領域３５と同一■稈で形成でき、またｎｐｎトラ
ンジスタ７のエミッタとなるｎ形拡散領域３４をｎ−Ｍ
Ｏ８Ｔ２のドレインおよびソースとなるｎ形拡散領域３
８．３９と同一■稈で形成できる。したがって、従来の
製造工程に比べ、ｎ ｐ ｎ ｌ−ランジスタフのベー
スとなるｐ形ウェル領域３３を形成する工程を新たに追
加するだけでよく、製造工程が複雑化することもない。
ため、ｎｐｎｔ−ランジスタフのコレクタとなるｎ形ウ
ェル領域３２をｐ−ＭＯ８Ｔ１のバルクを構成するｎ形
ウェル領域３５と同一■稈で形成でき、またｎｐｎトラ
ンジスタ７のエミッタとなるｎ形拡散領域３４をｎ−Ｍ
Ｏ８Ｔ２のドレインおよびソースとなるｎ形拡散領域３
８．３９と同一■稈で形成できる。したがって、従来の
製造工程に比べ、ｎ ｐ ｎ ｌ−ランジスタフのベー
スとなるｐ形ウェル領域３３を形成する工程を新たに追
加するだけでよく、製造工程が複雑化することもない。
なお、上記実施例においては、電源端子３とｐ−ＭＯ８
ＴＩ間にｎｐｎトランジスタ７で構成したスイッチング
素子を介装しているが、電源端子３とｐ−ＭＯ３Ｔ１間
に介装するスイッチング回路としては上記素子に限定さ
れるものではなく、要は電源端子３に印加される電源の
オン・オフに連動してオン・オフ動作するような回路で
あればよい。
ＴＩ間にｎｐｎトランジスタ７で構成したスイッチング
素子を介装しているが、電源端子３とｐ−ＭＯ３Ｔ１間
に介装するスイッチング回路としては上記素子に限定さ
れるものではなく、要は電源端子３に印加される電源の
オン・オフに連動してオン・オフ動作するような回路で
あればよい。
また、上記実施例においては、電源端子３側に配置する
ＭＯＳ丁をｐ形とし、ＧＮＤ端子４側に配置するＭＯ８
Ｔをｎ形としているが、これら各ＭＯ８ｒの極性をそれ
ぞれ逆転させてもよく、あるいは両方の極性を同一・極
付に揃えるようにしてもよい。この場合、各ＭＯ８Ｔの
ゲートＡ、Ｂに入力する信号は、各ＭＯ８Ｔの極付に応
じて上記と同様のｖＪｆｆが行なわれるように設定する
ことは言うまでもない。ただし、各ＭＯ８Ｔがいずれの
極性をとろうとも、各ＭＯＳ丁のバルクをそれぞれのソ
ースに接続する点については変更はない。
ＭＯＳ丁をｐ形とし、ＧＮＤ端子４側に配置するＭＯ８
Ｔをｎ形としているが、これら各ＭＯ８ｒの極性をそれ
ぞれ逆転させてもよく、あるいは両方の極性を同一・極
付に揃えるようにしてもよい。この場合、各ＭＯ８Ｔの
ゲートＡ、Ｂに入力する信号は、各ＭＯ８Ｔの極付に応
じて上記と同様のｖＪｆｆが行なわれるように設定する
ことは言うまでもない。ただし、各ＭＯ８Ｔがいずれの
極性をとろうとも、各ＭＯＳ丁のバルクをそれぞれのソ
ースに接続する点については変更はない。
〔発明の効果〕
以上のように、この発明に係る集積回路においては、電
源がオフとなると、これに連動してスイッチング回路が
オフとなって上記電源と出力端子間の電流路を遮断する
ように構成したため、その出ノＪ端了が接続される共通
バスから有害電流が集積回路内へ流れ込むのを防止でき
、集積回路の安全な使用が可能となってその用途も拡張
される。
源がオフとなると、これに連動してスイッチング回路が
オフとなって上記電源と出力端子間の電流路を遮断する
ように構成したため、その出ノＪ端了が接続される共通
バスから有害電流が集積回路内へ流れ込むのを防止でき
、集積回路の安全な使用が可能となってその用途も拡張
される。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の構造を示す断面図、第３図は第１図の寄生ダイオード
を考慮した回路図、第４図は従来のＣＭＯ８集積回路の
回路図、第５図は従来回路の応用例を示すブロック図、
第６図は第５図の回路の出力部の詳細回路図である。 図において、１はｐチャネルＭＯＳトランジスタ、２は
ｎチャネルＭＯＳトランジスタ、３は電源端子、４はＧ
ＮＤ端子、７はｎｐｎトランジスタ、３０は共通バス、
３１はｐ形半導体基板、３２．３５はｎ形ウェル領域、
３３はｐ形つ１ル領域、３４はｎ形拡故領域、Ａ、Ｂは
ゲート端子、Ｘは出力端子である。 なお、各図中同一符号は同一・または相当部分を示す。 代理人 大 岩 増 雄 第１図 １：ＰチャネルＭＯ５）−ランヅスタ ２：ｎ牛ヤネルＭＯ５）ラン゛ゾスタ ３： 電、ジ漿玄島Ｊ ４：ＧＮＤカ楠ゴ Ｘ：世力鳩Ｊ ｎ −！ 第３図 第４図 第５図 ｆ７ｓ６図
の構造を示す断面図、第３図は第１図の寄生ダイオード
を考慮した回路図、第４図は従来のＣＭＯ８集積回路の
回路図、第５図は従来回路の応用例を示すブロック図、
第６図は第５図の回路の出力部の詳細回路図である。 図において、１はｐチャネルＭＯＳトランジスタ、２は
ｎチャネルＭＯＳトランジスタ、３は電源端子、４はＧ
ＮＤ端子、７はｎｐｎトランジスタ、３０は共通バス、
３１はｐ形半導体基板、３２．３５はｎ形ウェル領域、
３３はｐ形つ１ル領域、３４はｎ形拡故領域、Ａ、Ｂは
ゲート端子、Ｘは出力端子である。 なお、各図中同一符号は同一・または相当部分を示す。 代理人 大 岩 増 雄 第１図 １：ＰチャネルＭＯ５）−ランヅスタ ２：ｎ牛ヤネルＭＯ５）ラン゛ゾスタ ３： 電、ジ漿玄島Ｊ ４：ＧＮＤカ楠ゴ Ｘ：世力鳩Ｊ ｎ −！ 第３図 第４図 第５図 ｆ７ｓ６図
Claims (4)
- （１）高電位を与えるための第１の電源と低電位を与え
るための第２の電源との間に、第１および第２のＭＯＳ
トランジスタを第１のＭＯＳトランジスタが第１の電源
側に位置するように直列に接続して、少なくとも第１の
ＭＯＳトランジスタにおける第１の電源側の電極とバル
クとを接続しておき、前記第１および第２のＭＯＳトラ
ンジスタの共通接続側電極に出力端子を接続して、両Ｍ
ＯＳトランジスタのゲートに与えられる入力信号に基づ
き出力制御を行なうようにした集積回路において、前記
第１の電源と前記第１のＭＯＳトランジスタとの間に、
前記第１の電源のオン・オフに連動してオン・オフする
スイッチング回路を介装したことを特徴とする集積回路
。 - （２）前記スイッチング回路がｎｐｎトランジスタで構
成されて、そのコレクタがベースと共に前記第１の電源
に接続されるとともに、エミッタが前記第１のＭＯＳト
ランジスタに接続される特許請求の範囲第１項記載の集
積回路。 - （３）前記第１のＭＯＳトランジスタがｐチャネルＭＯ
Ｓトランジスタであつて、そのソースがバルクと共に前
記スイッチング回路に接続されるとともにドレインが前
記出力端子に接続され、前記第２のＭＯＳトランジスタ
がｎチャネルＭＯＳトランジスタであつて、そのソース
がバルクと共に前記第２の電源に接続されるとともにド
レインが前記出力端子に接続される特許請求の範囲第１
項または第２項記載の集積回路。 - （４）前記ｎチャネルＭＯＳトランジスタはｐ形半導体
基板内に設けられ、前記ｐチャネルＭＯＳトランジスタ
は前記ｐ形半導体基板に設けられた第１のｎ形ウェル領
域内に形成され、前記ｎｐｎトランジスタは、前記ｐ形
半導体基板内に第２のｎ形ウェル領域を設けてコレクタ
とし、前記第２のｎ形ウェル領域内にｐ形ウェル領域を
設けてベースとし、前記ｐ形ウェル領域内にｎ形拡散領
域を設けてエミッタとした特許請求の範囲第２項または
第３項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008392A JPS63176015A (ja) | 1987-01-16 | 1987-01-16 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008392A JPS63176015A (ja) | 1987-01-16 | 1987-01-16 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63176015A true JPS63176015A (ja) | 1988-07-20 |
Family
ID=11691924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62008392A Pending JPS63176015A (ja) | 1987-01-16 | 1987-01-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63176015A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288728A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 出力バッファ |
| EP0539230A2 (en) * | 1991-10-25 | 1993-04-28 | Texas Instruments Incorporated | High speed, low power high common mode range voltage mode differential driver circuit |
| WO2000022731A1 (fr) * | 1998-10-13 | 2000-04-20 | Rohm Co., Ltd. | Circuit de commutation de tension d'alimentation |
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
-
1987
- 1987-01-16 JP JP62008392A patent/JPS63176015A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288728A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 出力バッファ |
| EP0539230A2 (en) * | 1991-10-25 | 1993-04-28 | Texas Instruments Incorporated | High speed, low power high common mode range voltage mode differential driver circuit |
| WO2000022731A1 (fr) * | 1998-10-13 | 2000-04-20 | Rohm Co., Ltd. | Circuit de commutation de tension d'alimentation |
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
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