JPS6295852A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6295852A JPS6295852A JP60236604A JP23660485A JPS6295852A JP S6295852 A JPS6295852 A JP S6295852A JP 60236604 A JP60236604 A JP 60236604A JP 23660485 A JP23660485 A JP 23660485A JP S6295852 A JPS6295852 A JP S6295852A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 34
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003491 array Methods 0.000 abstract description 3
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- 238000010586 diagram Methods 0.000 description 10
- 238000000605 extraction Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯＳトランジ
スタにおけるラッチアップ現象の防止を図った半導体集
積回路に関する。
スタにおけるラッチアップ現象の防止を図った半導体集
積回路に関する。
一般にゲートアレイ構造の半導体集積回路は、論理素子
を構成する基本素子を基本セルとし、このセルを固定的
にマトリクス状に配置し、任意の論理機能を実現するた
めに配線のみを可変に構成することにより、配線以前の
製造工程を共通化して多品種少量生産を可能にするもの
である。
を構成する基本素子を基本セルとし、このセルを固定的
にマトリクス状に配置し、任意の論理機能を実現するた
めに配線のみを可変に構成することにより、配線以前の
製造工程を共通化して多品種少量生産を可能にするもの
である。
第５図にゲートアレイ方式のＣＭＯＳ半導体集積回路の
チンプレイアウト図を示す。図において、５１は基本セ
ルのセル列、５２はこれらセル列の外側や相互間に設け
た配線領域、５３は人出力バッファ回路、５４は信号引
き出しパッドであり。
チンプレイアウト図を示す。図において、５１は基本セ
ルのセル列、５２はこれらセル列の外側や相互間に設け
た配線領域、５３は人出力バッファ回路、５４は信号引
き出しパッドであり。
これらの配線領域５２と基本セル列５１において自動配
置配線プログラム処理を施すことにより、所望の論理機
能の配線を行うことができる。
置配線プログラム処理を施すことにより、所望の論理機
能の配線を行うことができる。
また、前記人出力バッファ回路５３は、第６図に詳細に
示すように、入力保護回路６１と、高駆動ＣＭＯＳＩ−
ランジスタ領域６２及び入出力バッファＣＭＯＳ）ラン
ジスタ領域６３とで構成している。前記高駆動ＣＭＯＳ
Ｉ−ランジスタ領域６２は、出力バッファの最終段の高
駆動のＮチャネルＭＯＳトランジスタ領域６４と、同じ
くＰチャネルＭＯ３）ランジスタ領域６５とからなる。
示すように、入力保護回路６１と、高駆動ＣＭＯＳＩ−
ランジスタ領域６２及び入出力バッファＣＭＯＳ）ラン
ジスタ領域６３とで構成している。前記高駆動ＣＭＯＳ
Ｉ−ランジスタ領域６２は、出力バッファの最終段の高
駆動のＮチャネルＭＯＳトランジスタ領域６４と、同じ
くＰチャネルＭＯ３）ランジスタ領域６５とからなる。
また、人出力バッファＣＭＯＳトランジスタ領域６３は
、出力バッファ回路構成時に前記高駆動ＣＭＯＳトラン
ジスタ領域６２を駆動し或いは入力バッファ回路を構成
するＭＯＳ）ランジスタのＮチャネルＭＯＳ）ランジス
タ領域６６とＰチャネルＭＯＳトランジスタ領域６７と
からなる。６８はこれらトランジスタのゲートである。
、出力バッファ回路構成時に前記高駆動ＣＭＯＳトラン
ジスタ領域６２を駆動し或いは入力バッファ回路を構成
するＭＯＳ）ランジスタのＮチャネルＭＯＳ）ランジス
タ領域６６とＰチャネルＭＯＳトランジスタ領域６７と
からなる。６８はこれらトランジスタのゲートである。
なお、この構成において、チップ面積やコストの低減等
の目的のために、領域６２と６３との間、換言すれば高
駆動ＰチャネルＭＯ３）ランジスタ領域６５と、人出力
バッファ領域６３のＮチャネルＭＯＳ）ランジスタ領域
６６との間には特に配線領域は設けておらず、両頭域は
近接した構成となっている。
の目的のために、領域６２と６３との間、換言すれば高
駆動ＰチャネルＭＯ３）ランジスタ領域６５と、人出力
バッファ領域６３のＮチャネルＭＯＳ）ランジスタ領域
６６との間には特に配線領域は設けておらず、両頭域は
近接した構成となっている。
〔発明が解決しようとする問題点〕
上述した従来の半導体集積回路では、ＰチャネルＭＯ３
Ｉ−ランジスタ領域６５とＮチャネルＭＯＳトランジス
タ領域６６とが接近しているため、第７図のように両ト
ランジスタ間に寄生トランジスタが発生し、ラフチアツ
ブを生じ易い。
Ｉ−ランジスタ領域６５とＮチャネルＭＯＳトランジス
タ領域６６とが接近しているため、第７図のように両ト
ランジスタ間に寄生トランジスタが発生し、ラフチアツ
ブを生じ易い。
即ち、第７図において、ＰチャネルＭＯ３Ｉ−ランジス
タ（６５）のＰ型ソース領域７１及びＰ型ドレイン領域
７２をエミッタ、Ｎ基板７７をベース、Ｐウェル７８を
コレクタとした横型ＰＮＰ トランジスタＴｒ、とＴｒ
３が構成される。また、ＮチャネルＭＯＳ）ランジスタ
（６６）のＮ型ソース領域７３又はＮ型ドレイン領域７
４をエミッタ、Ｐウェル７８をベース、Ｎ基板７７をコ
レクタとした縦型ＮＰＮ）ランジスタＴｒ２とＴｒ４が
構成される。これらのトランジスタのベースにバイアス
を与えるベース抵抗はＲ，、Ｒ，であるが、■ＤＤ電極
７５とベース７７及び■３．電極７６とベース７８間の
抵抗で各拡散層の近傍に形成される分布定数抵抗である
。トランジスタＴｒｌ とＴｒ２のエミッタ抵抗Ｒｚ、
Ｒ４は各々Ｐ及びＮチャネルトランジスタのソース電極
７１．７３とＶＤｔｌ又はＶＳＳ電極間に構成される抵
抗である。
タ（６５）のＰ型ソース領域７１及びＰ型ドレイン領域
７２をエミッタ、Ｎ基板７７をベース、Ｐウェル７８を
コレクタとした横型ＰＮＰ トランジスタＴｒ、とＴｒ
３が構成される。また、ＮチャネルＭＯＳ）ランジスタ
（６６）のＮ型ソース領域７３又はＮ型ドレイン領域７
４をエミッタ、Ｐウェル７８をベース、Ｎ基板７７をコ
レクタとした縦型ＮＰＮ）ランジスタＴｒ２とＴｒ４が
構成される。これらのトランジスタのベースにバイアス
を与えるベース抵抗はＲ，、Ｒ，であるが、■ＤＤ電極
７５とベース７７及び■３．電極７６とベース７８間の
抵抗で各拡散層の近傍に形成される分布定数抵抗である
。トランジスタＴｒｌ とＴｒ２のエミッタ抵抗Ｒｚ、
Ｒ４は各々Ｐ及びＮチャネルトランジスタのソース電極
７１．７３とＶＤｔｌ又はＶＳＳ電極間に構成される抵
抗である。
このため、例えば出力端子■。ＬＩＴに十分大きな正の
外来雑音電圧が印加された場合、出力端子に繋がるトラ
ンジスタ’ｌ’ｒ、、 （信号が負の場合にはトラン
ジスタＴｒ４になる）のベースとエミッタ間は順バイア
スされてＴｒユがオンとなり、雑音電流がトランジスタ
’［’ｒ２のベース抵抗Ｒｚ ヲ通ってｖ３．に流入す
る。この結果、トランジスタ’ｌ’ｒｚがオンし、ｖｏ
ｏからトランジスタＴｒ、のベース抵抗Ｒ，を通って電
流が流れ、トランジスタＴｒ、をオンする。更に、トラ
ンジスタＴ ｒ 。
外来雑音電圧が印加された場合、出力端子に繋がるトラ
ンジスタ’ｌ’ｒ、、 （信号が負の場合にはトラン
ジスタＴｒ４になる）のベースとエミッタ間は順バイア
スされてＴｒユがオンとなり、雑音電流がトランジスタ
’［’ｒ２のベース抵抗Ｒｚ ヲ通ってｖ３．に流入す
る。この結果、トランジスタ’ｌ’ｒｚがオンし、ｖｏ
ｏからトランジスタＴｒ、のベース抵抗Ｒ，を通って電
流が流れ、トランジスタＴｒ、をオンする。更に、トラ
ンジスタＴ ｒ 。
のコレクク電流によりトランジスタＴｒｚのベースが再
びバイアスされる。結局、第８図のように、トランジス
タＴｒ、、Ｔｒ２、抵抗Ｒ，，Ｒ２゜Ｒ’ｒ、Ｒａとか
らなる閉ループ回路に正帰還がかかり、外来雑音による
トリガ電流が消失しても電源端子ＶＤＩｌｌとＶＳＳ間
に電流が定常的に流れ、所謂ラフチアツブ現象が発生す
る。
びバイアスされる。結局、第８図のように、トランジス
タＴｒ、、Ｔｒ２、抵抗Ｒ，，Ｒ２゜Ｒ’ｒ、Ｒａとか
らなる閉ループ回路に正帰還がかかり、外来雑音による
トリガ電流が消失しても電源端子ＶＤＩｌｌとＶＳＳ間
に電流が定常的に流れ、所謂ラフチアツブ現象が発生す
る。
本発明の半導体集積回路は、チップサイズを大きくする
ことなくラッチアップを防止することができるように、
出力バッファの高駆動トランジスタを駆動するトランジ
スタ及び入力バッファのトランジスタの領域を、高駆動
トランジスタ領域に対して配線領域を挟んで配置したセ
ル列内に形成した構成としている。
ことなくラッチアップを防止することができるように、
出力バッファの高駆動トランジスタを駆動するトランジ
スタ及び入力バッファのトランジスタの領域を、高駆動
トランジスタ領域に対して配線領域を挟んで配置したセ
ル列内に形成した構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明のゲートアレイ方式のＣＭＯＳ集積回路
の入出力バッファ回路近傍のレイアウト図である。図に
おいて、１は高駆動の出力バッファ最終段のＮチャネル
ＭＯ３Ｉ−ランジスタ領域、２は同様にＰチャネルＭＯ
３）ランジスタ領域、３は入力保護回路領域、４は信号
引き出しパッド、５．６は基本セル列、７は前記領域１
．２．３゜４とセル列５間に設けた配線領域、８はセル
列５゜６間に設けた配線領域である。前記ＮチャネルＭ
Ｏ３）ランジスタ領域１にはＮチャネルＭＯＳトランジ
スタ１１を、またＰチ中ネルＭＯ３）ランジスタ領域２
にはＰチャネルＭＯ３）ランジスタ１２を夫々配置して
いる。また、前記セル列５゜６には夫々ＮチャネルＭＯ
３Ｉ−ランジスタ列１５及びＰチャネルＭＯＳトランジ
スタ列１６をＰウェル１４内に配置し、所要のＣＭＯＳ
回路を構成するようになっている。また、この実施例で
は配線９によって所望の論理機能を得るように回路構成
している。この配線９は、第１層配線２１と第２層配線
２２で多層構造に構成し、コンタクトホールやスルーホ
ール２５等で所要の接続を図っている。
の入出力バッファ回路近傍のレイアウト図である。図に
おいて、１は高駆動の出力バッファ最終段のＮチャネル
ＭＯ３Ｉ−ランジスタ領域、２は同様にＰチャネルＭＯ
３）ランジスタ領域、３は入力保護回路領域、４は信号
引き出しパッド、５．６は基本セル列、７は前記領域１
．２．３゜４とセル列５間に設けた配線領域、８はセル
列５゜６間に設けた配線領域である。前記ＮチャネルＭ
Ｏ３）ランジスタ領域１にはＮチャネルＭＯＳトランジ
スタ１１を、またＰチ中ネルＭＯ３）ランジスタ領域２
にはＰチャネルＭＯ３）ランジスタ１２を夫々配置して
いる。また、前記セル列５゜６には夫々ＮチャネルＭＯ
３Ｉ−ランジスタ列１５及びＰチャネルＭＯＳトランジ
スタ列１６をＰウェル１４内に配置し、所要のＣＭＯＳ
回路を構成するようになっている。また、この実施例で
は配線９によって所望の論理機能を得るように回路構成
している。この配線９は、第１層配線２１と第２層配線
２２で多層構造に構成し、コンタクトホールやスルーホ
ール２５等で所要の接続を図っている。
そして、この実施例では第２図乃至第４図に夫々示すよ
うに入力バッファ、出力バッファ、人出カバッファの各
回路を構成する場合、これらは図示破線で囲むような各
ブロック３１〜３５の組み合わせで構成できる。ここで
、ブロック３１は前記入力保護回路領域３で構成し、ブ
ロック３３は高駆動の出力バッファ用のＮ及びＰの各チ
ャネルＭＯＳトランジスタ１１．１２で構成する。更に
ブロック３２，３４．３５はファンクションセルとして
前記セル列５，６内のＭＯＳ）ランジスタ列１４を用い
て構成する。図中、４０〜４９は各ブロックにおける夫
々の端子を示し、図示のように配線９で相互の接続を行
っている。なお、第１図においてブロック３２，３４．
３５は論理図で表しているが、実際は前記したＭＯＳ）
ランジスタで所要の回路が構成されていることは言うま
でもない。
うに入力バッファ、出力バッファ、人出カバッファの各
回路を構成する場合、これらは図示破線で囲むような各
ブロック３１〜３５の組み合わせで構成できる。ここで
、ブロック３１は前記入力保護回路領域３で構成し、ブ
ロック３３は高駆動の出力バッファ用のＮ及びＰの各チ
ャネルＭＯＳトランジスタ１１．１２で構成する。更に
ブロック３２，３４．３５はファンクションセルとして
前記セル列５，６内のＭＯＳ）ランジスタ列１４を用い
て構成する。図中、４０〜４９は各ブロックにおける夫
々の端子を示し、図示のように配線９で相互の接続を行
っている。なお、第１図においてブロック３２，３４．
３５は論理図で表しているが、実際は前記したＭＯＳ）
ランジスタで所要の回路が構成されていることは言うま
でもない。
この構成によれば、配線領域７はトランジスタ等の活性
領域は全く存在せず、配線領域８と同様である。このた
め、この配線領域７によって高駆動ＰチャネルＭＯＳト
ランジスタ領域２とセル列５のＮチャネルＭＯ３）ラン
ジスタ１５のＰウェル１４までの距離Ｗは極めて大きく
なる。したがって、この距離Ｗは第７図に示したトラン
ジスタＴｒ３のベース幅Ｗの大きさを示すことになり、
第１図における領域２，７．１４で構成される寄生横型
ＰＮＰ ）ランジスタのベース幅を大きなものにする。
領域は全く存在せず、配線領域８と同様である。このた
め、この配線領域７によって高駆動ＰチャネルＭＯＳト
ランジスタ領域２とセル列５のＮチャネルＭＯ３）ラン
ジスタ１５のＰウェル１４までの距離Ｗは極めて大きく
なる。したがって、この距離Ｗは第７図に示したトラン
ジスタＴｒ３のベース幅Ｗの大きさを示すことになり、
第１図における領域２，７．１４で構成される寄生横型
ＰＮＰ ）ランジスタのベース幅を大きなものにする。
これにより、この寄生トランジスタの直流電流増幅率は
小さくなり、ラッチアップの発生を有効に防止する。
小さくなり、ラッチアップの発生を有効に防止する。
また、この構成では従来の入出力バッファに相当するト
ランジスタをセル列に構成しているので、第６図におけ
る領域６３を省略することができ、この省略によって得
られたスペースに新たにファンクションセル列を形成す
れば、結果としてチップサイズを大きくすることにはな
らない。
ランジスタをセル列に構成しているので、第６図におけ
る領域６３を省略することができ、この省略によって得
られたスペースに新たにファンクションセル列を形成す
れば、結果としてチップサイズを大きくすることにはな
らない。
以上説明したように本発明は、出力バッファの高駆動ト
ランジスタを駆動するトランジスタ及び入力バッファの
トランジスタの領域を、高駆動トランジスタ領域に対し
て配線領域を挟んで配置したセル列内に構成しているの
で、高駆動トランジスタとこれ以外のトランジスタとの
間で生ずる寄生トランジスタのベース幅を大きくし、そ
の直流電流増幅率を小さくしてラッチアップを有効に防
止できる。また、高駆動トランジスタ以外のトランジス
タ領域を省略してここに新たにセル列を配置できるので
、セル列のトランジスタをファンクションセルとして構
成してもチップサイズを大きくすることはない。
ランジスタを駆動するトランジスタ及び入力バッファの
トランジスタの領域を、高駆動トランジスタ領域に対し
て配線領域を挟んで配置したセル列内に構成しているの
で、高駆動トランジスタとこれ以外のトランジスタとの
間で生ずる寄生トランジスタのベース幅を大きくし、そ
の直流電流増幅率を小さくしてラッチアップを有効に防
止できる。また、高駆動トランジスタ以外のトランジス
タ領域を省略してここに新たにセル列を配置できるので
、セル列のトランジスタをファンクションセルとして構
成してもチップサイズを大きくすることはない。
第１図は本発明の半導体集積回路の要部の平面レイアウ
ト図、第２図乃至第４図は入力バッファ。 出力バノファ、入出力バッファを示す図でこれらの図の
（ａ）は論理回路図、（ｂ）はブロック回路図、第５図
は一般的なゲートアレイのレイアウト図、第６図はその
一部の拡大図、第７図は寄生トランジスタを説明するた
めの模式的な断面図、第８図は寄生サイリスクの回路図
である。 １・・・高駆動のＮチャネルＭＯ３）ランジスタ領域、
２・・・高駆動のＰチャネルＭＯ３）ランジスタ領域、
３・・・入力保護回路領域、４・・・信号引き出しパッ
ド、５．６・・・基本セル列、７，８・・・配線領域、
９・・・配線、１４・・・Ｐウェル、１５・・・入力バ
ッファ等のＮチャネルＭＯ５）ランジスタ、１６・・・
入力バッファ等のＰチャネルＭＯ３）ランジスタ、２１
・・・第１層配線、２２・・・第２層配線、２５・・・
コンタクト、３１〜３５・・・ブロック、４０〜４９・
・・端子、５１・・・基本セル列、５２・・・配線領域
、５３・・・入出力バッファ、５４・・・信号引き出し
バッド、６２・・・高駆動ＣＭＯＳトランジスタ領域、
６３・・・入力バッファ等のＣＭＯＳトランジスタ領域
、６４・・・高駆動ＮチャネルＭＯＳトランジスタ領域
、６５・・・高駆動ＰチャネルＭＯＳトランジスタ領域
、６６・・・入力バッファ等のＮ型ＭＯ３Ｉ−ランジス
タ領域、６７・・・入力バッファ等のＰ型ＭＯ３）ラン
ジスタ領域、７１．７２・・・Ｐ型ソース・ドレイン領
域、７３．７４・・・Ｎ型ソース・ドレイン９Ｍ域、７
７・・・Ｎ型基板、７８−Ｐウェル、Ｔｒ、＝Ｔｒ４・
−寄生トランジスタ、Ｒ１へＲ４・・・抵抗。 第２図 （ａ） （ｂ） 第５図 第０図 第７図 ■ＳＳ
ト図、第２図乃至第４図は入力バッファ。 出力バノファ、入出力バッファを示す図でこれらの図の
（ａ）は論理回路図、（ｂ）はブロック回路図、第５図
は一般的なゲートアレイのレイアウト図、第６図はその
一部の拡大図、第７図は寄生トランジスタを説明するた
めの模式的な断面図、第８図は寄生サイリスクの回路図
である。 １・・・高駆動のＮチャネルＭＯ３）ランジスタ領域、
２・・・高駆動のＰチャネルＭＯ３）ランジスタ領域、
３・・・入力保護回路領域、４・・・信号引き出しパッ
ド、５．６・・・基本セル列、７，８・・・配線領域、
９・・・配線、１４・・・Ｐウェル、１５・・・入力バ
ッファ等のＮチャネルＭＯ５）ランジスタ、１６・・・
入力バッファ等のＰチャネルＭＯ３）ランジスタ、２１
・・・第１層配線、２２・・・第２層配線、２５・・・
コンタクト、３１〜３５・・・ブロック、４０〜４９・
・・端子、５１・・・基本セル列、５２・・・配線領域
、５３・・・入出力バッファ、５４・・・信号引き出し
バッド、６２・・・高駆動ＣＭＯＳトランジスタ領域、
６３・・・入力バッファ等のＣＭＯＳトランジスタ領域
、６４・・・高駆動ＮチャネルＭＯＳトランジスタ領域
、６５・・・高駆動ＰチャネルＭＯＳトランジスタ領域
、６６・・・入力バッファ等のＮ型ＭＯ３Ｉ−ランジス
タ領域、６７・・・入力バッファ等のＰ型ＭＯ３）ラン
ジスタ領域、７１．７２・・・Ｐ型ソース・ドレイン領
域、７３．７４・・・Ｎ型ソース・ドレイン９Ｍ域、７
７・・・Ｎ型基板、７８−Ｐウェル、Ｔｒ、＝Ｔｒ４・
−寄生トランジスタ、Ｒ１へＲ４・・・抵抗。 第２図 （ａ） （ｂ） 第５図 第０図 第７図 ■ＳＳ
Claims (1)
- １、ゲートアレイ方式のＣＭＯＳ集積回路において、Ｐ
及びＮチャネルの各ＭＯＳトランジスタからなる出力バ
ッファ用の高駆動トランジスタ領域と、この高駆動トラ
ンジスタを駆動し或いは入力バッファとして作用するＰ
及びＮチャネルのトランジスタ領域とを備え、この高駆
動トランジスタを駆動し或いは入力バッファとしてのト
ランジスタ領域を、前記高駆動トランジスタ領域に対し
て配線領域を挟んで配置したセル列内に構成したことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236604A JPH0787240B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236604A JPH0787240B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295852A true JPS6295852A (ja) | 1987-05-02 |
| JPH0787240B2 JPH0787240B2 (ja) | 1995-09-20 |
Family
ID=17003101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236604A Expired - Lifetime JPH0787240B2 (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787240B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193145A (ja) * | 1987-10-02 | 1989-04-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02292603A (ja) * | 1989-05-02 | 1990-12-04 | Toyota Motor Corp | 発注指示カードの管理方法 |
| US5204821A (en) * | 1989-10-16 | 1993-04-20 | Toyota Jidosha Kabushiki Kaisha | Parts supply instruction apparatus |
| JPH08186238A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110137A (ja) * | 1983-11-18 | 1985-06-15 | Sanyo Electric Co Ltd | 半導体装置 |
-
1985
- 1985-10-22 JP JP60236604A patent/JPH0787240B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787240B2 (ja) | 1995-09-20 |
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