JP2712162B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における出力駆動回路の静電
気破壊を防止する回路に関する。 〔従来の技術〕 従来の出力駆動回路の静電気破壊の防止対策としては
第７図のように出力駆動回路の出力配線に直列抵抗を入
れて静電気による急激な電圧上昇を防いで保護したり、
第８図のように出力駆動回路を構成する絶縁ゲート電界
効果型トランジスタ（以下MOSFETと略す）の形状を大き
くして静電気の吸収能力を増大させ静電気破壊を防いで
いた。なお第６図はMOSFETの断面図を表わしていてＮ型
MOSFETの場合には101,102はＮ拡散によってソース電極
もしくはドレイン電極となり、103はゲート電極、104は
Ｐ型の基板、105,106はアルミ配線、107は酸化膜を示し
ている。ここでＮ拡散101もしくは102とＰ基板104の組
合せによってダイオードが形成される。またMOSFETのチ
ャンネル直下においてＮ拡散101,P基板104,N拡散102のN
PN構造が出来る。これらダイオードやNPN構造は静電気
の吸収経路となっていて第８図のようにMOSFETの形状を
大きくすれば吸収能力は増大するので一般的に静電気破
壊に対しては強くなる。なお入力端子については前述し
た理由によりMOSFETを静電気吸収経路として用いた例は
あるが出力端子については出力駆動回路を構成するMOSF
ETが静電気吸収経路を兼ねるので特にその為にMOSFETを
追加する例はなかった。 〔発明が解決しようとする問題点〕 さて前述した従来回路例である第７図の回路では出力
配線に抵抗がつくので出力駆動回路としての駆動能力が
低下する。つまりインピーダンスが高くなったり、過渡
応答において応答性が低下するという問題点がある。ま
た第８図の回路のようにMOSFETの形状を大きくすること
によって対処する場合、大きくしすぎると駆動能力が過
大となり、動作時に多大な過渡電流が流れ電源変動や雑
音となって他の回路に影響を及ほし誤動作の原因となる
という問題点があった。 そこで本発明はこのような問題点を解決するもので、
その目的とするところは駆動能力を低下させることな
く、また過大電流による電源変動や雑音を増加させるこ
となく、静電気破壊に対して強い出力駆動回路を提供す
ることにある。 さらに、複数の出力駆動回路に対して、静電気破壊の
強さを一定の特性に保証できる構成を提供することを目
的とする。 〔問題点を解決する為の手段〕 本発明の半導体装置は、出力駆動用トランジスタ部と
静電気吸収用トランジスタ部とを有する出力駆動回路が
複数設けられた半導体装置であって、前記複数の出力駆
動回路のうち、第１出力駆動用トランジスタ部を構成し
第１の信号制御線が接続されるゲート電極と第１電源の
電位に接続される電極と出力端子に接続される電極とか
らなる第１トランジスタと、前記第１出力駆動用トラン
ジスタ部を構成し第２の信号制御線が接続されるゲート
電極と第２の電源電位に接続される電極と前記出力端子
に接続される電極とからなる第２トランジスタと、前記
第１出力駆動用トランジスタ部に並列かつオフ状態で接
続される第１静電気吸収用トランジスタ部と、を有する
第１出力駆動回路と、前記複数の出力駆動回路のうち、
第２出力駆動用トランジスタ部と、前記第２出力駆動用
トランジスタ部に並列かつオフ状態で接続される第２静
電気吸収用トランジスタ部と、を有する第２出力駆動回
路と、を含み、前記第１出力駆動用トランジスタ部のチ
ャネル幅と前記第１静電気吸収用トランジスタ部のチャ
ネル幅との合計値が、前記第２出力駆動用トランジスタ
部のチャネル幅と前記第２静電気吸収用トランジスタ部
のチャネル幅との合計値と同じであることを特徴とする
半導体装置。 〔作用〕 本発明の上記の構成によれば出力駆動回路としてのMO
SFET以外に常にオフであるMOSFETを設けているので雑音
源となることもなく静電気を吸収する経路となるダイオ
ードやチャネルが増大し、静電気破壊に対し強くなる。
また、複数の出力駆動回路のそれぞれが、一定の静電気
破壊の強さを有する。 〔実施例〕 第１図は本発明の第１の実施例を示す回路図である。
第１図においてＮ型MOSFET11の第１電極は正極の電源電
位である＋VDDに接続され、Ｎ型MOSFET12のソース電極
は負極の電源電位である−VSSに接続され、Ｎ型MOSFET1
1の第２電極とＮ型MOSFET12のドレイン電極は互いに接
続され、かつ出力端子15に接続されている。またMOSFET
11,12のそれぞれのゲート電極16,17にはそれぞれ制御信
号が加わり、Ｎ型MOSFET11,12によって出力駆動回路が
形成されている。Ｎ型MOSFET13の第１電極及び第２電極
はＮ型MOSFET11の第１電極，第２電極にそれぞれ接続さ
れ、ゲート電極は−VSSに接続されている。さてＮ型MOS
FET13がない場合でＮ型MOSFET11の形状が小さくドレイ
ン電極によるダイオード面積やドレイン・ソース間の吸
収経路面積が小さいと出力端子15と＋VDDの間、かつ＋V
DDより高い電圧が出力端子15に加わると静電気の吸収が
すみやかに行なわれず静電気破壊が起るが、第１図の回
路のようにＮ型MOSFET13を設け、かつその形状を充分に
大きくすればドレイン電極によるダイオード面積とドレ
イン・ソース間の吸収経路を増大させることが出来て静
電気破壊が防止される。またＮ型MOSFET13のゲート電極
は−VSSに接続されているのでMOSFET13は常にオフとな
り、動作にともなう雑音の発生もなく、またMOSFET11と
12からなる出力駆動回路の動作にも影響を与えない。し
たがって第１図の回路は雑音を増大させることなく静電
気破壊に対して強い出力駆動回路となっていることがわ
かる。 第２図は本発明の第２の実施例を示す回路図である。
第２図においてＮ型MOSFET21の第１電極は−VSSに接続
され、Ｎ型MOSFET22の第２電極は＋VDDに接続され、Ｎ
型MOSFET21の第２電極とＮ型MOSFET22の第１電極は互い
に接続され、かつ出力端子25に接続されている。またMO
SFET21,22のそれぞれのゲート電極26,27にはそれぞれ制
御信号が加わり、Ｎ型MOSFET21,22によって出力駆動回
路が形成されている。Ｎ型MOSFET23の第１電極及び第２
電極はＮ型MOSFET21の第１電極，第２電極にそれぞれ接
続され、ゲート電極は−VSSに接続されている。以上の
回路構成は第１図の回路における＋VDDと出力端子15に
接続された静電気吸収用のMOSFET13を第２図の回路にお
いて静電気吸収用のMOSFET23を−VSSと出力端子25の間
に設けたものであり、基本的動作、及び原理は第１図の
回路の場合と同様である。 第３図は本発明の第３の実施例を示す回路図である。
第３図においてＮ型MOSFET31の第１電極は＋VDDに接続
され、Ｎ型MOSFET32のソース電極は−VSSに接続され、
Ｎ型MOSFET31の第２電極とＮ型MOSFET32のドレイン電極
は互いに接続され、かつ出力端子35に接続されている。
またMOSFET31,32のそれぞれのゲート電極36,37にはそれ
ぞれ制御信号が加わり、Ｎ型MOSFET31,32によって出力
駆動回路が形成されている。Ｎ型MOSFET33の第１電極及
び第２電極はＮ型MOSFET31の第１電極，第２電極にそれ
ぞれ接続され、Ｎ型MOSFET34のソース電極及びドレイン
電極はＮ型MOSFET32のソース電極，ドレイン電極にそれ
ぞれ接続され、Ｎ型MOSFET33,34のゲート電極はともに
−VSSに接続されている。以上の回路構成は静電気吸収
用のMOSFETを＋VDD側としてＮ型MOSFET33を、−VSS側と
してＮ型MOSFET34を設けたものである。第１図，第２図
の回路においては＋VDD側もしくは−VSS側の一方にしか
設けていなかった静電気吸収用MOSFETを第３図の回路に
おいては＋VDD,−VSSの両方に設け、静電気吸収能力の
増大を図っている。 第４図は本発明の第４の実施例を示す回路図である。
第４図においてＰ型MOSFET41の第１電極は−VSSに接続
され、Ｐ型MOSFET42のソース電極は＋VDDに接続され、
Ｐ型MOSFET41の第２電極とＰ型MOSFET42のドレイン電極
は互いに接続され、かつ出力端子45に接続されている。
またMOSFET41,42のそれぞれのゲート電極46,47にはそれ
ぞれ制御信号が加わり、Ｐ型MOSFET41,42によって出力
駆動回路が形成されている。Ｐ型MOSFET43の第１電極及
び第２電極はＰ型MOSFET41の第１電極，第２電極にそれ
ぞれ接続され、ゲート電極は＋VDDに接続されている。
以上の回路構成は第１図の回路における各Ｎ型MOSFETを
Ｐ型MOSFETに置き換え、静電気吸収用のMOSFETを−VSS
と出力端子45の間に設けたもので基本的動作、及び原理
は第１図の回路と場合と同様である。 第５図は本発明の第５の実施例を示す回路図である。
第５図においてＰ型MOSFET51のソース電極は＋VDDに接
続され、Ｎ型MOSFET52のソース電極は−VSSに接続さ
れ、Ｐ型MOSFET51のドレイン電極とＮ型MOSFET52のドレ
イン電極は互いに接続され、かつ出力端子55に接続され
ている。またMOSFET51,52のそれぞれのゲート電極56,57
にはそれぞれ制御信号が加わり、Ｐ型MOSFET51とＮ型MO
SFET52によって出力駆動回路が形成されている。Ｐ型MO
SFET53のソース電極及びドレイン電極はＰ型MOSFET51の
ソース電極，ドレイン電極にそれぞれ接続され、ゲート
電極は＋VDDに接続されている。Ｎ型MOSFET54のソース
電極及びドレイン電極はＮ型MOSFET52のソース電極，ド
レイン電極にそれぞれ接続され、ゲート電極は−VSSに
接続されている。以上の回路構成は相補型（CMOS）の場
合の例を示したもので基本的動作及び原理は同様であ
る。 さて、Ｐ型MOSFET53がない場合には、Ｐ型MOSFET51の
形状が小さく、ドレイン電極によるダイオード面積やド
レイン電極とソース電極間の吸収経路面積が小さいと出
力端子55と＋VDDの間、かつ＋VDDより高い電圧が出力端
子55に加わると静電気の吸収がすみやかに行われず静電
気破壊が起こる。しかし、Ｐ型MOSFET53を設け、かつそ
の形状を充分大きくすればドレイン電極によるダイオー
ド面積とドレイン・ソース間の吸収経路を増大させるこ
とが出来て静電気破壊が防止される。また、Ｐ型MOSFET
のゲート電極は＋VDDに接続されているので、Ｐ型MOSFE
Tは常にオフとなり、動作にともなう雑音の発生もな
く、またＰ型MOSFET51とＮ型もSFETからなる出力駆動回
路の動作にも影響を与えない。また、同様に出力端子55
と−VSSの間、かつ−VSSより低い電圧の静電気に対し
て、Ｎ型MOSFET54を設けることにより静電気破壊が防止
される。従って、第５図の回路によれば、雑音を増大さ
せることなく正極性、および負極性の静電気破壊に対し
てともに静電気吸収能力を有する出力駆動回路となって
いる。 さて以上の回路例は単なる例であって本発明の本質は
出力駆動回路の構成要素であるMOSFETにオフ状態である
MOSFETを並列に接続することにあって、それにより雑音
源とならずに静電気の吸収能力を増加するものであるの
で実施例は前記の例に限らない。 また、幾つかの出力駆動回路であって、オフ状態であ
るMOSFETを並列に付加する際に、出力駆動回路を構成す
るMOSFETとオフ状態であるMOSFETの形状の合計値が各々
の出力駆動回路で等しくなるように構成して、各出力駆
動回路の静電気破壊に対する強さを一定とすることも出
来る。 本明細書でMOSFETの形状とは、MOSFETのチャネル幅を
意味する。 〔発明の効果〕 以上述べたように本発明によれば出力駆動回路の構成
要素であるMOSFETにオフ状態であるMOSFETを並列に接続
しているので出力駆動回路としての駆動能力を低下させ
ることなしに、また過大電流による電源変動や雑音を増
加させることもなく、静電気の吸収経路が増加して静電
気破壊に対して強い出力駆動回路が実現するという効果
がある。また出力駆動回路を構成するMOSFETの形状が異
なり、駆動能力や静電気吸収能力が異なる幾つかの出力
駆動回路に対しては、オフ状態にあるMOSFETを並列に付
加する際に駆動回路としてのMOSFETとオフ状態であるMO
SFETの形状の合計値を同じにすることで、駆動能力の異
なる出力駆動回路に対しても静電気破壊に対する強さを
一定の特性に容易に保証できるという効果がある。
気破壊を防止する回路に関する。 〔従来の技術〕 従来の出力駆動回路の静電気破壊の防止対策としては
第７図のように出力駆動回路の出力配線に直列抵抗を入
れて静電気による急激な電圧上昇を防いで保護したり、
第８図のように出力駆動回路を構成する絶縁ゲート電界
効果型トランジスタ（以下MOSFETと略す）の形状を大き
くして静電気の吸収能力を増大させ静電気破壊を防いで
いた。なお第６図はMOSFETの断面図を表わしていてＮ型
MOSFETの場合には101,102はＮ拡散によってソース電極
もしくはドレイン電極となり、103はゲート電極、104は
Ｐ型の基板、105,106はアルミ配線、107は酸化膜を示し
ている。ここでＮ拡散101もしくは102とＰ基板104の組
合せによってダイオードが形成される。またMOSFETのチ
ャンネル直下においてＮ拡散101,P基板104,N拡散102のN
PN構造が出来る。これらダイオードやNPN構造は静電気
の吸収経路となっていて第８図のようにMOSFETの形状を
大きくすれば吸収能力は増大するので一般的に静電気破
壊に対しては強くなる。なお入力端子については前述し
た理由によりMOSFETを静電気吸収経路として用いた例は
あるが出力端子については出力駆動回路を構成するMOSF
ETが静電気吸収経路を兼ねるので特にその為にMOSFETを
追加する例はなかった。 〔発明が解決しようとする問題点〕 さて前述した従来回路例である第７図の回路では出力
配線に抵抗がつくので出力駆動回路としての駆動能力が
低下する。つまりインピーダンスが高くなったり、過渡
応答において応答性が低下するという問題点がある。ま
た第８図の回路のようにMOSFETの形状を大きくすること
によって対処する場合、大きくしすぎると駆動能力が過
大となり、動作時に多大な過渡電流が流れ電源変動や雑
音となって他の回路に影響を及ほし誤動作の原因となる
という問題点があった。 そこで本発明はこのような問題点を解決するもので、
その目的とするところは駆動能力を低下させることな
く、また過大電流による電源変動や雑音を増加させるこ
となく、静電気破壊に対して強い出力駆動回路を提供す
ることにある。 さらに、複数の出力駆動回路に対して、静電気破壊の
強さを一定の特性に保証できる構成を提供することを目
的とする。 〔問題点を解決する為の手段〕 本発明の半導体装置は、出力駆動用トランジスタ部と
静電気吸収用トランジスタ部とを有する出力駆動回路が
複数設けられた半導体装置であって、前記複数の出力駆
動回路のうち、第１出力駆動用トランジスタ部を構成し
第１の信号制御線が接続されるゲート電極と第１電源の
電位に接続される電極と出力端子に接続される電極とか
らなる第１トランジスタと、前記第１出力駆動用トラン
ジスタ部を構成し第２の信号制御線が接続されるゲート
電極と第２の電源電位に接続される電極と前記出力端子
に接続される電極とからなる第２トランジスタと、前記
第１出力駆動用トランジスタ部に並列かつオフ状態で接
続される第１静電気吸収用トランジスタ部と、を有する
第１出力駆動回路と、前記複数の出力駆動回路のうち、
第２出力駆動用トランジスタ部と、前記第２出力駆動用
トランジスタ部に並列かつオフ状態で接続される第２静
電気吸収用トランジスタ部と、を有する第２出力駆動回
路と、を含み、前記第１出力駆動用トランジスタ部のチ
ャネル幅と前記第１静電気吸収用トランジスタ部のチャ
ネル幅との合計値が、前記第２出力駆動用トランジスタ
部のチャネル幅と前記第２静電気吸収用トランジスタ部
のチャネル幅との合計値と同じであることを特徴とする
半導体装置。 〔作用〕 本発明の上記の構成によれば出力駆動回路としてのMO
SFET以外に常にオフであるMOSFETを設けているので雑音
源となることもなく静電気を吸収する経路となるダイオ
ードやチャネルが増大し、静電気破壊に対し強くなる。
また、複数の出力駆動回路のそれぞれが、一定の静電気
破壊の強さを有する。 〔実施例〕 第１図は本発明の第１の実施例を示す回路図である。
第１図においてＮ型MOSFET11の第１電極は正極の電源電
位である＋VDDに接続され、Ｎ型MOSFET12のソース電極
は負極の電源電位である−VSSに接続され、Ｎ型MOSFET1
1の第２電極とＮ型MOSFET12のドレイン電極は互いに接
続され、かつ出力端子15に接続されている。またMOSFET
11,12のそれぞれのゲート電極16,17にはそれぞれ制御信
号が加わり、Ｎ型MOSFET11,12によって出力駆動回路が
形成されている。Ｎ型MOSFET13の第１電極及び第２電極
はＮ型MOSFET11の第１電極，第２電極にそれぞれ接続さ
れ、ゲート電極は−VSSに接続されている。さてＮ型MOS
FET13がない場合でＮ型MOSFET11の形状が小さくドレイ
ン電極によるダイオード面積やドレイン・ソース間の吸
収経路面積が小さいと出力端子15と＋VDDの間、かつ＋V
DDより高い電圧が出力端子15に加わると静電気の吸収が
すみやかに行なわれず静電気破壊が起るが、第１図の回
路のようにＮ型MOSFET13を設け、かつその形状を充分に
大きくすればドレイン電極によるダイオード面積とドレ
イン・ソース間の吸収経路を増大させることが出来て静
電気破壊が防止される。またＮ型MOSFET13のゲート電極
は−VSSに接続されているのでMOSFET13は常にオフとな
り、動作にともなう雑音の発生もなく、またMOSFET11と
12からなる出力駆動回路の動作にも影響を与えない。し
たがって第１図の回路は雑音を増大させることなく静電
気破壊に対して強い出力駆動回路となっていることがわ
かる。 第２図は本発明の第２の実施例を示す回路図である。
第２図においてＮ型MOSFET21の第１電極は−VSSに接続
され、Ｎ型MOSFET22の第２電極は＋VDDに接続され、Ｎ
型MOSFET21の第２電極とＮ型MOSFET22の第１電極は互い
に接続され、かつ出力端子25に接続されている。またMO
SFET21,22のそれぞれのゲート電極26,27にはそれぞれ制
御信号が加わり、Ｎ型MOSFET21,22によって出力駆動回
路が形成されている。Ｎ型MOSFET23の第１電極及び第２
電極はＮ型MOSFET21の第１電極，第２電極にそれぞれ接
続され、ゲート電極は−VSSに接続されている。以上の
回路構成は第１図の回路における＋VDDと出力端子15に
接続された静電気吸収用のMOSFET13を第２図の回路にお
いて静電気吸収用のMOSFET23を−VSSと出力端子25の間
に設けたものであり、基本的動作、及び原理は第１図の
回路の場合と同様である。 第３図は本発明の第３の実施例を示す回路図である。
第３図においてＮ型MOSFET31の第１電極は＋VDDに接続
され、Ｎ型MOSFET32のソース電極は−VSSに接続され、
Ｎ型MOSFET31の第２電極とＮ型MOSFET32のドレイン電極
は互いに接続され、かつ出力端子35に接続されている。
またMOSFET31,32のそれぞれのゲート電極36,37にはそれ
ぞれ制御信号が加わり、Ｎ型MOSFET31,32によって出力
駆動回路が形成されている。Ｎ型MOSFET33の第１電極及
び第２電極はＮ型MOSFET31の第１電極，第２電極にそれ
ぞれ接続され、Ｎ型MOSFET34のソース電極及びドレイン
電極はＮ型MOSFET32のソース電極，ドレイン電極にそれ
ぞれ接続され、Ｎ型MOSFET33,34のゲート電極はともに
−VSSに接続されている。以上の回路構成は静電気吸収
用のMOSFETを＋VDD側としてＮ型MOSFET33を、−VSS側と
してＮ型MOSFET34を設けたものである。第１図，第２図
の回路においては＋VDD側もしくは−VSS側の一方にしか
設けていなかった静電気吸収用MOSFETを第３図の回路に
おいては＋VDD,−VSSの両方に設け、静電気吸収能力の
増大を図っている。 第４図は本発明の第４の実施例を示す回路図である。
第４図においてＰ型MOSFET41の第１電極は−VSSに接続
され、Ｐ型MOSFET42のソース電極は＋VDDに接続され、
Ｐ型MOSFET41の第２電極とＰ型MOSFET42のドレイン電極
は互いに接続され、かつ出力端子45に接続されている。
またMOSFET41,42のそれぞれのゲート電極46,47にはそれ
ぞれ制御信号が加わり、Ｐ型MOSFET41,42によって出力
駆動回路が形成されている。Ｐ型MOSFET43の第１電極及
び第２電極はＰ型MOSFET41の第１電極，第２電極にそれ
ぞれ接続され、ゲート電極は＋VDDに接続されている。
以上の回路構成は第１図の回路における各Ｎ型MOSFETを
Ｐ型MOSFETに置き換え、静電気吸収用のMOSFETを−VSS
と出力端子45の間に設けたもので基本的動作、及び原理
は第１図の回路と場合と同様である。 第５図は本発明の第５の実施例を示す回路図である。
第５図においてＰ型MOSFET51のソース電極は＋VDDに接
続され、Ｎ型MOSFET52のソース電極は−VSSに接続さ
れ、Ｐ型MOSFET51のドレイン電極とＮ型MOSFET52のドレ
イン電極は互いに接続され、かつ出力端子55に接続され
ている。またMOSFET51,52のそれぞれのゲート電極56,57
にはそれぞれ制御信号が加わり、Ｐ型MOSFET51とＮ型MO
SFET52によって出力駆動回路が形成されている。Ｐ型MO
SFET53のソース電極及びドレイン電極はＰ型MOSFET51の
ソース電極，ドレイン電極にそれぞれ接続され、ゲート
電極は＋VDDに接続されている。Ｎ型MOSFET54のソース
電極及びドレイン電極はＮ型MOSFET52のソース電極，ド
レイン電極にそれぞれ接続され、ゲート電極は−VSSに
接続されている。以上の回路構成は相補型（CMOS）の場
合の例を示したもので基本的動作及び原理は同様であ
る。 さて、Ｐ型MOSFET53がない場合には、Ｐ型MOSFET51の
形状が小さく、ドレイン電極によるダイオード面積やド
レイン電極とソース電極間の吸収経路面積が小さいと出
力端子55と＋VDDの間、かつ＋VDDより高い電圧が出力端
子55に加わると静電気の吸収がすみやかに行われず静電
気破壊が起こる。しかし、Ｐ型MOSFET53を設け、かつそ
の形状を充分大きくすればドレイン電極によるダイオー
ド面積とドレイン・ソース間の吸収経路を増大させるこ
とが出来て静電気破壊が防止される。また、Ｐ型MOSFET
のゲート電極は＋VDDに接続されているので、Ｐ型MOSFE
Tは常にオフとなり、動作にともなう雑音の発生もな
く、またＰ型MOSFET51とＮ型もSFETからなる出力駆動回
路の動作にも影響を与えない。また、同様に出力端子55
と−VSSの間、かつ−VSSより低い電圧の静電気に対し
て、Ｎ型MOSFET54を設けることにより静電気破壊が防止
される。従って、第５図の回路によれば、雑音を増大さ
せることなく正極性、および負極性の静電気破壊に対し
てともに静電気吸収能力を有する出力駆動回路となって
いる。 さて以上の回路例は単なる例であって本発明の本質は
出力駆動回路の構成要素であるMOSFETにオフ状態である
MOSFETを並列に接続することにあって、それにより雑音
源とならずに静電気の吸収能力を増加するものであるの
で実施例は前記の例に限らない。 また、幾つかの出力駆動回路であって、オフ状態であ
るMOSFETを並列に付加する際に、出力駆動回路を構成す
るMOSFETとオフ状態であるMOSFETの形状の合計値が各々
の出力駆動回路で等しくなるように構成して、各出力駆
動回路の静電気破壊に対する強さを一定とすることも出
来る。 本明細書でMOSFETの形状とは、MOSFETのチャネル幅を
意味する。 〔発明の効果〕 以上述べたように本発明によれば出力駆動回路の構成
要素であるMOSFETにオフ状態であるMOSFETを並列に接続
しているので出力駆動回路としての駆動能力を低下させ
ることなしに、また過大電流による電源変動や雑音を増
加させることもなく、静電気の吸収経路が増加して静電
気破壊に対して強い出力駆動回路が実現するという効果
がある。また出力駆動回路を構成するMOSFETの形状が異
なり、駆動能力や静電気吸収能力が異なる幾つかの出力
駆動回路に対しては、オフ状態にあるMOSFETを並列に付
加する際に駆動回路としてのMOSFETとオフ状態であるMO
SFETの形状の合計値を同じにすることで、駆動能力の異
なる出力駆動回路に対しても静電気破壊に対する強さを
一定の特性に容易に保証できるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、
第２図は本発明の第２の実施例を示す回路図、
第３図は本発明の第３の実施例を示す回路図、
第４図は本発明の第４の実施例を示す回路図、
第５図は本発明の第５の実施例を示す回路図、
第６図はMOSFETの構造を示す断面図、
第７図、第８図はともに従来の出力駆動回路の例を示す
回路図である。 11,12,13,21,22,23,31,32,33,34,52,54……Ｎ型MOSFET 41,42,43,51,53……Ｐ型MOSFET 15,25,35,45,55……出力端子
回路図である。 11,12,13,21,22,23,31,32,33,34,52,54……Ｎ型MOSFET 41,42,43,51,53……Ｐ型MOSFET 15,25,35,45,55……出力端子
Claims (1)
- (57)【特許請求の範囲】 １．出力駆動用トランジスタ部と静電気吸収用トランジ
スタ部とを有する出力駆動回路が複数設けられた半導体
装置であって、 前記複数の出力駆動回路のうち、第１出力駆動用トラン
ジスタ部を構成し第１の信号制御線が接続されるゲート
電極と第１電源の電位に接続される電極と出力端子に接
続される電極とからなる第１トランジスタと、前記第１
出力駆動用トランジスタ部を構成し第２の信号制御線が
接続されるゲート電極と第２の電源電位に接続される電
極と前記出力端子に接続される電極とからなる第２トラ
ンジスタと、前記第１出力駆動用トランジスタ部に並列
かつオフ状態で接続される第１静電気吸収用トランジス
タ部と、を有する第１出力駆動回路と、 前記複数の出力駆動回路のうち、第２出力駆動用トラン
ジスタ部と、前記第２出力駆動用トランジスタ部に並列
かつオフ状態で接続される第２静電気吸収用トランジス
タ部と、を有する第２出力駆動回路と、 を含み、前記第１出力駆動用トランジスタ部のチャネル
幅と前記第１静電気吸収用トランジスタ部のチャネル幅
との合計値が、前記第２出力駆動用トランジスタ部のチ
ャネル幅と前記第２静電気吸収用トランジスタ部のチャ
ネル幅との合計値と同じであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013224A JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013224A JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181524A JPS63181524A (ja) | 1988-07-26 |
| JP2712162B2 true JP2712162B2 (ja) | 1998-02-10 |
Family
ID=11827205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62013224A Expired - Lifetime JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712162B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269660A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 静電保護回路 |
| JP2573574B2 (ja) * | 1986-06-03 | 1997-01-22 | ソニー株式会社 | 出力バッファ回路 |
-
1987
- 1987-01-22 JP JP62013224A patent/JP2712162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181524A (ja) | 1988-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |