JP2659269B2 - 静電気保護回路 - Google Patents
静電気保護回路Info
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- JP2659269B2 JP2659269B2 JP2227736A JP22773690A JP2659269B2 JP 2659269 B2 JP2659269 B2 JP 2659269B2 JP 2227736 A JP2227736 A JP 2227736A JP 22773690 A JP22773690 A JP 22773690A JP 2659269 B2 JP2659269 B2 JP 2659269B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は静電気保護回路に関し、特にＰ型基板上に形
成した複数の正電源を用いる相補型MOS半導体集積回路
の静電気保護回路に関する。
成した複数の正電源を用いる相補型MOS半導体集積回路
の静電気保護回路に関する。
従来のこの種の静電気保護回路は、入力端子及び出力
端子に接続されている集積回路内の素子を、端子に印加
される静電気から保護するに当り、端子とその端子に接
続されている内部素子に供給している電源端子との間及
び端子と接地端子との間の各々にPN接合ダイオードを接
続し、かつ複数の電源端子と接地端子との間に各々PN接
合ダイオードを接続する構成になっていた。
端子に接続されている集積回路内の素子を、端子に印加
される静電気から保護するに当り、端子とその端子に接
続されている内部素子に供給している電源端子との間及
び端子と接地端子との間の各々にPN接合ダイオードを接
続し、かつ複数の電源端子と接地端子との間に各々PN接
合ダイオードを接続する構成になっていた。
第２図はその従来の静電気保護回路を示す回路図であ
る。
る。
第２図において、互いに異なる正電圧源の端子1,5が
あり、接地端子６があり、正電源端子５で駆動される回
路の入力端子2,4又は出力端子があり、正電源端子１で
駆動される回路入力端子３又は出力端子があり、静電気
保護の為のダイオード17〜24があり、各入力端子又は各
出力端子と内部素子との接続線が接地線と交叉する際に
必然的に付く抵抗15,16,17があり、静電気保護ダイオー
ド19のカソード電極と正電源端子１との接続線が正電源
端子５からの配線と交叉する際に必然的に付く抵抗18が
ある。
あり、接地端子６があり、正電源端子５で駆動される回
路の入力端子2,4又は出力端子があり、正電源端子１で
駆動される回路入力端子３又は出力端子があり、静電気
保護の為のダイオード17〜24があり、各入力端子又は各
出力端子と内部素子との接続線が接地線と交叉する際に
必然的に付く抵抗15,16,17があり、静電気保護ダイオー
ド19のカソード電極と正電源端子１との接続線が正電源
端子５からの配線と交叉する際に必然的に付く抵抗18が
ある。
ここで、端子３を−（マイナス）、端子１を＋（プラ
ス）となる様な静電パルスが印加された場合を考える
と、ダイオード19はその降伏電圧でブレイクダウンし、
ダイオード19と抵抗18を介して電流が流れる。抵抗18の
値がダイオード19の動作抵抗と比較して充分に無視し得
る程小さければ、端子３と端子１との間の電圧は、ダイ
オード19のブレイクダウンによってクランプされる為、
端子３の電位は上らず、端子３に接続する内部回路は静
電パルスによる破壊を回避できるが、一般に要求される
静電耐量を確保するには、ダイオード19の動作抵抗は数
Ω以下でなければならず、従って抵抗18の値をこれより
充分に小さくする為には、抵抗18の幅を極めて大きくし
なければならない。
ス）となる様な静電パルスが印加された場合を考える
と、ダイオード19はその降伏電圧でブレイクダウンし、
ダイオード19と抵抗18を介して電流が流れる。抵抗18の
値がダイオード19の動作抵抗と比較して充分に無視し得
る程小さければ、端子３と端子１との間の電圧は、ダイ
オード19のブレイクダウンによってクランプされる為、
端子３の電位は上らず、端子３に接続する内部回路は静
電パルスによる破壊を回避できるが、一般に要求される
静電耐量を確保するには、ダイオード19の動作抵抗は数
Ω以下でなければならず、従って抵抗18の値をこれより
充分に小さくする為には、抵抗18の幅を極めて大きくし
なければならない。
前述した従来の静電気保護回路は、第２図の様に複数
の正電源系の端子1,5が交互に配置されている場合に
は、静電気保護ダイオード17〜24と直列に必然的に抵抗
15〜18がついてしまい、又静電気保護能力を確保する為
には、その抵抗値を小さくしなくてはならない。
の正電源系の端子1,5が交互に配置されている場合に
は、静電気保護ダイオード17〜24と直列に必然的に抵抗
15〜18がついてしまい、又静電気保護能力を確保する為
には、その抵抗値を小さくしなくてはならない。
即ち、その抵抗の幅を極めて大きくしなければなら
ず、隣接する端子との端子間隔も広くとらなければなら
ないという欠点がある。
ず、隣接する端子との端子間隔も広くとらなければなら
ないという欠点がある。
これでは、LSIのチップ面積を大きくすることにな
り、LSIの静電気保護回路としての重大な欠点である。
り、LSIの静電気保護回路としての重大な欠点である。
本発明の目的は、前記欠点が解決し、抵抗の幅を大き
くしなくて済むようにした静電気保護回路を提供するこ
とにある。
くしなくて済むようにした静電気保護回路を提供するこ
とにある。
本発明の構成は、電源端子、接地端子および入出力端
子のそれぞれが接続された半導体集積回路基板の前記電
源端子および前記入出力端子に設けられた静電気保護回
路において、前記電源端子と前記接地端子との間にゲー
トとソース電極とバックゲート電極とを短絡し前記接地
端子に接続するとともにドレイン電極を前記電源端子に
接続したMOSトランジスタを配置し、前記入出力端子と
前記接地端子との間にゲートとソース電極とバックゲー
ト電極とを短絡し前記接地端子に接続するとともにドレ
イン電極を前記入出力端子に接続MOSトランジスタを配
置したことを特徴とする。
子のそれぞれが接続された半導体集積回路基板の前記電
源端子および前記入出力端子に設けられた静電気保護回
路において、前記電源端子と前記接地端子との間にゲー
トとソース電極とバックゲート電極とを短絡し前記接地
端子に接続するとともにドレイン電極を前記電源端子に
接続したMOSトランジスタを配置し、前記入出力端子と
前記接地端子との間にゲートとソース電極とバックゲー
ト電極とを短絡し前記接地端子に接続するとともにドレ
イン電極を前記入出力端子に接続MOSトランジスタを配
置したことを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例の静電気保護回路を示す回路図であ
る。第１図において、本実施例の静電気保護回路は、端
子1,5が互いに異なる正電圧源端子であり、端子６が接
地端子であり、トランジスタ７〜11はＮチャネルMOSト
ランジスタであり、端子2,4が正電源５で駆動される回
路の入力端子、又は出力端子であり、端子３が正電源１
で駆動される回路の入力端子又は出力端子である。
は本発明の一実施例の静電気保護回路を示す回路図であ
る。第１図において、本実施例の静電気保護回路は、端
子1,5が互いに異なる正電圧源端子であり、端子６が接
地端子であり、トランジスタ７〜11はＮチャネルMOSト
ランジスタであり、端子2,4が正電源５で駆動される回
路の入力端子、又は出力端子であり、端子３が正電源１
で駆動される回路の入力端子又は出力端子である。
本実施例の静電気保護回路の構成は、複雑の正電源を
使うＰ型半導体基板上に形成した相補型MOS集積回路に
おいて、各々の電源端子1,5にドレイン電極を接続し、
接地電極にソース電極，ゲート電極，バックゲート電極
を接続したＮチャネルMOSトランジスタ7,11を正電源の
個数分有し、前記集積回路の入力端子及び出力端子2,3,
4の各々と接地端子６の間に、ＮチャネルMOSトランジス
タ8,9,10のドレイン電極とソース電極を各々に接続し、
これらのゲート電極及びバックゲート電極を各々接地端
子６に接続した事を特徴とする。
使うＰ型半導体基板上に形成した相補型MOS集積回路に
おいて、各々の電源端子1,5にドレイン電極を接続し、
接地電極にソース電極，ゲート電極，バックゲート電極
を接続したＮチャネルMOSトランジスタ7,11を正電源の
個数分有し、前記集積回路の入力端子及び出力端子2,3,
4の各々と接地端子６の間に、ＮチャネルMOSトランジス
タ8,9,10のドレイン電極とソース電極を各々に接続し、
これらのゲート電極及びバックゲート電極を各々接地端
子６に接続した事を特徴とする。
即ち、Ｐ型半導体基板上に形成したLSIにおいて、ソ
ース電極とゲート電極を接続したＮチャネル型MOSトラ
ンジスタを用い、各端子の各々にNMOSダイオードのドレ
イン電極を接続し、接地端子にNMOSダイオード各々のソ
ース電極を接続し、かつ補数の正電源端子各々にドレイ
ン電極を接続し、接地端子にソース電極を接続した正電
源端子数と同じ個数のNMOSダイオードを有している。
ース電極とゲート電極を接続したＮチャネル型MOSトラ
ンジスタを用い、各端子の各々にNMOSダイオードのドレ
イン電極を接続し、接地端子にNMOSダイオード各々のソ
ース電極を接続し、かつ補数の正電源端子各々にドレイ
ン電極を接続し、接地端子にソース電極を接続した正電
源端子数と同じ個数のNMOSダイオードを有している。
ここで、ＮチャネルMOSトランジスタ７〜11が、静電
気保護素子であり、各入力（又は出力）端子１〜５は、
接地端子６との間に静電気保護素子を接続しているだけ
であって、第２図のように各入力（又は出力）端子とそ
れらに接続される回路を駆動する電源端子との間には、
静電気保護素子を接続していない。この為、各入力（又
は出力）端子の周囲には、接地線20のみを配すれば良
く、第１図からも判る様に、各入力（又は出力）端子と
静電気保護素子との間の配線は、電源線と交叉する事な
く従って、抵抗はつかない。
気保護素子であり、各入力（又は出力）端子１〜５は、
接地端子６との間に静電気保護素子を接続しているだけ
であって、第２図のように各入力（又は出力）端子とそ
れらに接続される回路を駆動する電源端子との間には、
静電気保護素子を接続していない。この為、各入力（又
は出力）端子の周囲には、接地線20のみを配すれば良
く、第１図からも判る様に、各入力（又は出力）端子と
静電気保護素子との間の配線は、電源線と交叉する事な
く従って、抵抗はつかない。
又、各入力（又は出力）端子相互及び、各入力（又は
出力）端子と正電源端子の間、正電源端子間は、いずれ
も２個のNMOSダイオードを向い合せて接続しているた
め、〔（ＮチャネルMOSトランジスタの降伏電圧VBVDS）
＋（ドレインとバックゲートによるPN接合のVF）〕でク
ランプされる。従って、これらの端子の電位は上らず、
これらの端子に接続している内部回路は静電パルスによ
る破壊を回避できる。
出力）端子と正電源端子の間、正電源端子間は、いずれ
も２個のNMOSダイオードを向い合せて接続しているた
め、〔（ＮチャネルMOSトランジスタの降伏電圧VBVDS）
＋（ドレインとバックゲートによるPN接合のVF）〕でク
ランプされる。従って、これらの端子の電位は上らず、
これらの端子に接続している内部回路は静電パルスによ
る破壊を回避できる。
以上説明したように、本発明は、静電気保護素子とし
て接地電極と各端子との間にＮチャネルMOSトランジス
タのみを用いる事により、静電気保護ができ、端子間に
配置すべき素子として抵抗は不要で、Ｎ型MOSトランジ
スタ１個だけで済み、この為隣接する端子との端子間隔
も狭くでき、チップ面積をコンパクトにできる効果があ
る。
て接地電極と各端子との間にＮチャネルMOSトランジス
タのみを用いる事により、静電気保護ができ、端子間に
配置すべき素子として抵抗は不要で、Ｎ型MOSトランジ
スタ１個だけで済み、この為隣接する端子との端子間隔
も狭くでき、チップ面積をコンパクトにできる効果があ
る。
第１図は本発明の実施例の静電気保護回路を示す回路、
第２図は従来例の回路である。 1,5……正電源端子、2,3,4……正電源で駆動される回路
の入力（又は出力）端子、６……接地端子、７〜11……
ＮチャネルMOSトランジスタ、17〜24……PN接合ダイオ
ード、15〜18……抵抗。
第２図は従来例の回路である。 1,5……正電源端子、2,3,4……正電源で駆動される回路
の入力（又は出力）端子、６……接地端子、７〜11……
ＮチャネルMOSトランジスタ、17〜24……PN接合ダイオ
ード、15〜18……抵抗。
Claims (1)
- 【請求項１】電源端子、接地端子および入出力端子のそ
れぞれが接続された半導体集積回路基板の前記電源端子
および前記入出力端子に設けられた静電気保護回路にお
いて、前記電源端子と前記接地端子との間にゲートとソ
ース電極とバックゲート電極とを短絡し前記接地端子に
接続するとともにドレイン電極を前記電源端子に接続MO
Sトランジスタを配置し、前記入出力端子と前記接地端
子との間にゲートとソース電極とバックゲート電極とを
短絡し前記接地端子に接続するとともにドレイン電極を
前記入出力端子に接続MOSトランジスタを配置したこと
を特徴とする静電気保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227736A JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227736A JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109664A JPH04109664A (ja) | 1992-04-10 |
| JP2659269B2 true JP2659269B2 (ja) | 1997-09-30 |
Family
ID=16865559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227736A Expired - Fee Related JP2659269B2 (ja) | 1990-08-29 | 1990-08-29 | 静電気保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659269B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3029531B2 (ja) * | 1994-03-02 | 2000-04-04 | シャープ株式会社 | 液晶表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520236U (ja) * | 1978-07-26 | 1980-02-08 | ||
| JPH03257968A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体集積装置 |
-
1990
- 1990-08-29 JP JP2227736A patent/JP2659269B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109664A (ja) | 1992-04-10 |
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