JP3128813B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3128813B2 JP3128813B2 JP02222922A JP22292290A JP3128813B2 JP 3128813 B2 JP3128813 B2 JP 3128813B2 JP 02222922 A JP02222922 A JP 02222922A JP 22292290 A JP22292290 A JP 22292290A JP 3128813 B2 JP3128813 B2 JP 3128813B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に、入力回路のMO
Sトランジスタゲート破壊保護素子を有する半導体集積
回路に関する。
Sトランジスタゲート破壊保護素子を有する半導体集積
回路に関する。
従来、MOSトランジスタを有する半導体集積回路（以
下ICと記す）の入力回路部分においては、入力部MOSト
ランジスタのゲート電極部が、外部から静電気等により
発生した高電圧パルスにより破壊されることのないよ
う、種々の保護回路、保護素子が考案され、使用されて
いる。
下ICと記す）の入力回路部分においては、入力部MOSト
ランジスタのゲート電極部が、外部から静電気等により
発生した高電圧パルスにより破壊されることのないよ
う、種々の保護回路、保護素子が考案され、使用されて
いる。
第５図及び第６図は従来の半導体集積回路の第１の例
を示すレイアウト図及び等価回路図である。
を示すレイアウト図及び等価回路図である。
第５図及び第６図に示すように、一端をパッド部に接
続した多結晶シリコン層からなる保護抵抗１の他端と電
源VDD及び電源VCC間の夫々に接続した保護ダイオード3,
4と、保護抵抗１の他端と内部MOSトランジスタのゲート
電極間に接続した多結晶シリコン層からなる保護抵抗２
とを有して保護回路が構成される。このような構成にお
いて、パッド部に正または負の静電気パルスが印加され
ると、抵抗，ダイオードの各端子の電圧が上昇していく
が保護ダイオード３あるいは保護ダイオード４が順方向
バイアスになった時点でどちらかの保護ダイオードが導
通状態となる。これにより、この部分の電圧はクランプ
され、印加されたパルスのエネルギーは、保護抵抗１に
より消費されていく。保護抵抗２は、パルス電圧の立ち
上りが早く、保護ダイオードが導通状態になるよりも早
く、内部MOSトランジスタのゲート電極部の電圧が上昇
し、ゲート破壊を起こすことがないように挿入されるも
のである。すなわち、この保護抵抗２と、内部MOSトラ
ンジスタのゲート電極の入力容量による遅延回路が構成
され、ゲート電極の電圧上昇時間は遅くなり、ゲート破
壊に達する前に保護ダイオードによる電圧クランプが完
了することになる。
続した多結晶シリコン層からなる保護抵抗１の他端と電
源VDD及び電源VCC間の夫々に接続した保護ダイオード3,
4と、保護抵抗１の他端と内部MOSトランジスタのゲート
電極間に接続した多結晶シリコン層からなる保護抵抗２
とを有して保護回路が構成される。このような構成にお
いて、パッド部に正または負の静電気パルスが印加され
ると、抵抗，ダイオードの各端子の電圧が上昇していく
が保護ダイオード３あるいは保護ダイオード４が順方向
バイアスになった時点でどちらかの保護ダイオードが導
通状態となる。これにより、この部分の電圧はクランプ
され、印加されたパルスのエネルギーは、保護抵抗１に
より消費されていく。保護抵抗２は、パルス電圧の立ち
上りが早く、保護ダイオードが導通状態になるよりも早
く、内部MOSトランジスタのゲート電極部の電圧が上昇
し、ゲート破壊を起こすことがないように挿入されるも
のである。すなわち、この保護抵抗２と、内部MOSトラ
ンジスタのゲート電極の入力容量による遅延回路が構成
され、ゲート電極の電圧上昇時間は遅くなり、ゲート破
壊に達する前に保護ダイオードによる電圧クランプが完
了することになる。
以上述べた保護回路においては、パルスエネルギーを
消費するための保護抵抗１として、比較的大面積を有す
る多結晶シリコン抵抗層と、最高及び最低電位の電源に
接続する２つの接合ダイオードが必要であり、入力保護
回路のレイアウト面積が大きくなるという欠点がある。
消費するための保護抵抗１として、比較的大面積を有す
る多結晶シリコン抵抗層と、最高及び最低電位の電源に
接続する２つの接合ダイオードが必要であり、入力保護
回路のレイアウト面積が大きくなるという欠点がある。
第７図及び第８図は従来の半導体集積回路の第２の例
を示すレイアウト図及び等価回路図である。
を示すレイアウト図及び等価回路図である。
第７図及び第８図に示すように、Ｐ型シリコン基板上
に設けたゲート電極７と、ゲート電極７に整合してＰ型
シリコン基板に設けたＮ型拡散領域からなる、ソース領
域５およびドレイン領域６と、ソース領域５とコンタク
ト孔８を介して接続したソース電極９と、ドレイン領域
６とコンタクト孔10を介して接続したドレイン電極11と
を有するＮチャネルMOSトランジスタ13のドレイン電極1
1と内部MOSトランジスタのゲート電極との間に接続して
設けた多結晶シリコン層からなる保護抵抗14とを備えて
構成される。
に設けたゲート電極７と、ゲート電極７に整合してＰ型
シリコン基板に設けたＮ型拡散領域からなる、ソース領
域５およびドレイン領域６と、ソース領域５とコンタク
ト孔８を介して接続したソース電極９と、ドレイン領域
６とコンタクト孔10を介して接続したドレイン電極11と
を有するＮチャネルMOSトランジスタ13のドレイン電極1
1と内部MOSトランジスタのゲート電極との間に接続して
設けた多結晶シリコン層からなる保護抵抗14とを備えて
構成される。
ＮチャネルMOSトランジスタ13のドレイン電極11と、
保護抵抗14の接続端が、パッド部に接続され、Ｎチャネ
ルMOSトランジスタ13のソース電極８は、コンタクト孔1
2を介してゲート電極７と接続され、さらにグランド電
位であるVSS端子に接続される。
保護抵抗14の接続端が、パッド部に接続され、Ｎチャネ
ルMOSトランジスタ13のソース電極８は、コンタクト孔1
2を介してゲート電極７と接続され、さらにグランド電
位であるVSS端子に接続される。
このような構成とすることで、パッド部に負の静電パ
ルスが印加された時は、ドレイン領域６の電位が約−0.
7Vに達した時点でＮチャネルMOSトランジスタの基板と
ドレイン領域間の接合ダイオードが導通状態となり、電
圧がクランプされる。その時、接合ダイオードとパッド
部との間に電流制限用の抵抗は入っていないので、第１
の例の保護回路の接合ダイオードよりも若干大きい接合
面積が必要とされている。パッド部に正の静電パルスが
印加された時は、ＮチャネルMOSトランジスタのドレイ
ン・ソース間耐圧BVDSに達すると、ドレイン領域６から
ソース領域５に向かってブレークダウン電流が流れ、さ
らに通常最高電位配線と最低電位配線間に挿入されてい
る電源間保護ダイオードを介して電源に流れ、パッド部
分の電圧がクランプされる。この方法は、ＮチャネルMO
Sトランジスタの大きさを、第１の例の保護回路の二つ
の接合ダイオードの接合面積の合計と同程度のドレイン
領域面積があれば十分であり、全体のレイアウト面積と
しては前述の方法に比較すると、パッド側の保護抵抗が
不要であるという利点を有している。
ルスが印加された時は、ドレイン領域６の電位が約−0.
7Vに達した時点でＮチャネルMOSトランジスタの基板と
ドレイン領域間の接合ダイオードが導通状態となり、電
圧がクランプされる。その時、接合ダイオードとパッド
部との間に電流制限用の抵抗は入っていないので、第１
の例の保護回路の接合ダイオードよりも若干大きい接合
面積が必要とされている。パッド部に正の静電パルスが
印加された時は、ＮチャネルMOSトランジスタのドレイ
ン・ソース間耐圧BVDSに達すると、ドレイン領域６から
ソース領域５に向かってブレークダウン電流が流れ、さ
らに通常最高電位配線と最低電位配線間に挿入されてい
る電源間保護ダイオードを介して電源に流れ、パッド部
分の電圧がクランプされる。この方法は、ＮチャネルMO
Sトランジスタの大きさを、第１の例の保護回路の二つ
の接合ダイオードの接合面積の合計と同程度のドレイン
領域面積があれば十分であり、全体のレイアウト面積と
しては前述の方法に比較すると、パッド側の保護抵抗が
不要であるという利点を有している。
なお、保護抵抗14は、通常多結晶シリコン層にて形成
されており、その機能は前述の保護回路の保護抵抗２と
同様であるので、説明は省略する。
されており、その機能は前述の保護回路の保護抵抗２と
同様であるので、説明は省略する。
しかしながら、この従来の半導体集積回路は、内部MO
Sトランジスタ側に多結晶シリコン層からなる保護抵抗
を接続する必要があるので、専用設計して得られるカス
タムICの場合には問題ないが、ゲートアレーに代表され
る配線形成を変更して、種々の回路を実現するセミカス
タムICにおいては、全ての入出力ブロックに、保護抵抗
となる多結晶シリコン層を配置しておくことが必要であ
り、入出力ブロックの面積が大きくなるという問題があ
った。
Sトランジスタ側に多結晶シリコン層からなる保護抵抗
を接続する必要があるので、専用設計して得られるカス
タムICの場合には問題ないが、ゲートアレーに代表され
る配線形成を変更して、種々の回路を実現するセミカス
タムICにおいては、全ての入出力ブロックに、保護抵抗
となる多結晶シリコン層を配置しておくことが必要であ
り、入出力ブロックの面積が大きくなるという問題があ
った。
本発明の半導体集積回路装置は、外部回路接続用のパ
ッド部と内部回路との間に接続して設けた保護素子を有
する半導体集積回路において、前記内部回路の最高電位
又は最低電位の電源配線と接続するゲート電極及びソー
ス領域と、ドレイン領域の一部に設けて前記パッド部と
接続する第１のドレイン電極と、ドレイン領域の他部に
設けて前記内部回路のMOSトランジスタのゲート電極に
接続する第２のドレイン電極とを含んで構成され、且つ
第１のドレイン電極及び第２のドレイン電極がそれぞれ
ドレイン領域と接続するコンタクト孔はいずれもゲート
電極と接するドレイン領域内に設けられている。
ッド部と内部回路との間に接続して設けた保護素子を有
する半導体集積回路において、前記内部回路の最高電位
又は最低電位の電源配線と接続するゲート電極及びソー
ス領域と、ドレイン領域の一部に設けて前記パッド部と
接続する第１のドレイン電極と、ドレイン領域の他部に
設けて前記内部回路のMOSトランジスタのゲート電極に
接続する第２のドレイン電極とを含んで構成され、且つ
第１のドレイン電極及び第２のドレイン電極がそれぞれ
ドレイン領域と接続するコンタクト孔はいずれもゲート
電極と接するドレイン領域内に設けられている。
次に本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示すレイアウ
ト図及び等価回路図である。
ト図及び等価回路図である。
第１図及び第２図に示すように、Ｐ型シリコン基板上
に設けたゲート電極18と、ゲート電極18に整合してＰ型
シリコン基板に設けたＮ型拡散領域からなるソース領域
16およびドレイン領域17とから構成されるＮチャネルMO
Sトランジスタ19が配置されている。ソース領域16とコ
ンタクト孔20を介して接続したアルミニウム層で形成し
たソース電極21と、ゲート電極18にはコンタクト孔22を
介してアルミで形成されたゲート配線23を有し、ソース
電極21およびゲート配線23は最低電位であるVSS配線に
接続されている。ドレイン領域17とコンタクト孔24を介
して接続したアルミニウム層からなるドレイン電極25
と、コンタクト孔26を介して接続したアルミニウム層か
らなるドレイン電極27とを有するが、コンタクト孔24
は、ドレイン領域17の大部分を接続するように多数個配
置し、アルミニウム層で接続されているのに対し、コン
タクト孔26は、コンタクト孔24の端から100μｍ程度離
れたドレイン領域17端に１個配置されている。ドレイン
電極25はパッド部に接続され、ドレイン電極27は内部MO
Sトランジスタのゲート電極に接続される。
に設けたゲート電極18と、ゲート電極18に整合してＰ型
シリコン基板に設けたＮ型拡散領域からなるソース領域
16およびドレイン領域17とから構成されるＮチャネルMO
Sトランジスタ19が配置されている。ソース領域16とコ
ンタクト孔20を介して接続したアルミニウム層で形成し
たソース電極21と、ゲート電極18にはコンタクト孔22を
介してアルミで形成されたゲート配線23を有し、ソース
電極21およびゲート配線23は最低電位であるVSS配線に
接続されている。ドレイン領域17とコンタクト孔24を介
して接続したアルミニウム層からなるドレイン電極25
と、コンタクト孔26を介して接続したアルミニウム層か
らなるドレイン電極27とを有するが、コンタクト孔24
は、ドレイン領域17の大部分を接続するように多数個配
置し、アルミニウム層で接続されているのに対し、コン
タクト孔26は、コンタクト孔24の端から100μｍ程度離
れたドレイン領域17端に１個配置されている。ドレイン
電極25はパッド部に接続され、ドレイン電極27は内部MO
Sトランジスタのゲート電極に接続される。
このような構成とすることにより、ＮチャネルMOSト
ランジスタ19が保護ダイオードとなり、コンタクト孔24
とコンタクト孔26との間のドレイン領域17の抵抗成分28
を、保護抵抗とする、保護回路が構成できる。第３図及
び第４図は本発明の関連技術のものを示すレイアウト図
及び等価回路図である。
ランジスタ19が保護ダイオードとなり、コンタクト孔24
とコンタクト孔26との間のドレイン領域17の抵抗成分28
を、保護抵抗とする、保護回路が構成できる。第３図及
び第４図は本発明の関連技術のものを示すレイアウト図
及び等価回路図である。
第３図及び第４図に示すように、ドレイン領域17の形
状がコンタクト孔24とコンタクト孔26との間の領域幅が
狭く形成しており、且つその部分はゲート電極18に接す
ることなく形成されている以外は本発明の実施例と同様
の構成を有している。
状がコンタクト孔24とコンタクト孔26との間の領域幅が
狭く形成しており、且つその部分はゲート電極18に接す
ることなく形成されている以外は本発明の実施例と同様
の構成を有している。
この関連技術のものは、レイアウトの都合上トランジ
スタ幅の小さいＮチャネルMOSトランジスタの並列配置
により必要なドレイン領域を確保する場合においてドレ
イン領域の抵抗部分の長さを大きくとれない際に有効で
ある。また、保護抵抗となるドレイン領域にのみ、通常
のドレイン領域よりも低濃度の不純物拡散を行なうこと
で、トランジスタ部の性能を落とすことなく、小さい面
積で保護抵抗を形成できるという利点を有する。
スタ幅の小さいＮチャネルMOSトランジスタの並列配置
により必要なドレイン領域を確保する場合においてドレ
イン領域の抵抗部分の長さを大きくとれない際に有効で
ある。また、保護抵抗となるドレイン領域にのみ、通常
のドレイン領域よりも低濃度の不純物拡散を行なうこと
で、トランジスタ部の性能を落とすことなく、小さい面
積で保護抵抗を形成できるという利点を有する。
以上説明したように、本発明は、従来保護抵抗として
多結晶シリコン層を用いていたのに対し、保護素子であ
るＮチャネルMOSトランジスタのドレイン領域の抵抗成
分を保護抵抗として利用したので、多結晶シリコン層に
よる保護抵抗が不要になるので、保護回路全体のレイア
ウト面積が小さくできるという効果を有する。
多結晶シリコン層を用いていたのに対し、保護素子であ
るＮチャネルMOSトランジスタのドレイン領域の抵抗成
分を保護抵抗として利用したので、多結晶シリコン層に
よる保護抵抗が不要になるので、保護回路全体のレイア
ウト面積が小さくできるという効果を有する。
また、ゲートアレー等セミカスタムICの入出力ブロッ
クに、本発明を適用することにより、従来出力ブロック
として利用されている時には無駄となっていた多結晶シ
リコン層の保護抵抗を省略することができ、入出力ブロ
ックとしてMOSトランジスタを配置しておくだけてよい
ので、ブロック内部の布線設計が容易になるという利点
も有る。
クに、本発明を適用することにより、従来出力ブロック
として利用されている時には無駄となっていた多結晶シ
リコン層の保護抵抗を省略することができ、入出力ブロ
ックとしてMOSトランジスタを配置しておくだけてよい
ので、ブロック内部の布線設計が容易になるという利点
も有る。
第１図及び第２図は本発明の一実施例を示すレイアウト
図及び等価回路図、第３図及び第４図は本発明の関連技
術のものを示すレイアウト図及び等価回路図、第５図及
び第６図は従来の半導体集積回路の第１の例を示すレイ
アウト図及び等価回路図、第７図及び第８図は従来の半
導体集積回路の第２の例を示すレイアウト図及び等価回
路図である。 1,2……保護抵抗、3,4……保護ダイオード、5,16……ソ
ース領域、6,17……ドレイン領域、7,18……ゲート電
極、8,20……コンタクト孔、9,21……ソース電極、10…
…コンタクト孔、11……ドレイン電極、12,22……コン
タクト孔、13,19……ＮチャネルMOSトランジスタ、14…
…保護抵抗、23……ゲート電極、24……コンタクト孔、
25……ドレイン電極、26……コンタクト孔、27……ドレ
イン電極、28……抵抗。
図及び等価回路図、第３図及び第４図は本発明の関連技
術のものを示すレイアウト図及び等価回路図、第５図及
び第６図は従来の半導体集積回路の第１の例を示すレイ
アウト図及び等価回路図、第７図及び第８図は従来の半
導体集積回路の第２の例を示すレイアウト図及び等価回
路図である。 1,2……保護抵抗、3,4……保護ダイオード、5,16……ソ
ース領域、6,17……ドレイン領域、7,18……ゲート電
極、8,20……コンタクト孔、9,21……ソース電極、10…
…コンタクト孔、11……ドレイン電極、12,22……コン
タクト孔、13,19……ＮチャネルMOSトランジスタ、14…
…保護抵抗、23……ゲート電極、24……コンタクト孔、
25……ドレイン電極、26……コンタクト孔、27……ドレ
イン電極、28……抵抗。
Claims (1)
- 【請求項１】外部回路接続用のパッド部と内部回路との
間に接続して設けた保護素子を有する半導体集積回路に
おいて、前記内部回路の最高電位又は最低電位の電源配
線と接続するゲート電極及びソース領域と、ドレイン領
域の一部に設けて前記パッド部と接続する第１のドレイ
ン電極と、ドレイン領域の他部に設けて前記内部回路の
MOSトランジスタのゲート電極に接続する第２のドレイ
ン電極とを含み、且つ前記第１のドレイン電極及び前記
第２のドレイン電極がそれぞれ前記ドレイン領域と接続
するコンタクト孔はいずれも前記ゲート電極と接する前
記ドレイン領域内に設けられていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02222922A JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02222922A JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105357A JPH04105357A (ja) | 1992-04-07 |
| JP3128813B2 true JP3128813B2 (ja) | 2001-01-29 |
Family
ID=16789968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02222922A Expired - Fee Related JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128813B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| JP3717227B2 (ja) * | 1996-03-29 | 2005-11-16 | 株式会社ルネサステクノロジ | 入力／出力保護回路 |
| KR100383003B1 (ko) | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 멀티-핑거구조의 ｅｓｄ 보호회로 |
-
1990
- 1990-08-24 JP JP02222922A patent/JP3128813B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04105357A (ja) | 1992-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |