JPH09293836A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09293836A JPH09293836A JP8105728A JP10572896A JPH09293836A JP H09293836 A JPH09293836 A JP H09293836A JP 8105728 A JP8105728 A JP 8105728A JP 10572896 A JP10572896 A JP 10572896A JP H09293836 A JPH09293836 A JP H09293836A
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Abstract
(57)【要約】
【課題】 半導体装置間のデータ通信等のために設けら
れたバスライン等に容易に接続できる入出力回路を有す
る半導体装置でありながら、その端子へ静電気等による
過大な高電圧が印加されたときの耐電圧を向上した半導
体装置を容易に提供できるようにする。 【解決手段】 端子Ｔ１から電源電圧線（ＶDD）の電圧
よりも高電圧の信号を印加できる入出力回路２を有する
半導体装置１０であって、端子Ｔ１と基準電位線（ＧＮ
Ｄ）との間にアノードを基準電位線側にしてダイオード
１３を接続するとともに、端子Ｔ１と電源電圧線との間
に抵抗１６を介してベースをエミッタに接続しコレクタ
を端子Ｔ１側にしたＮＰＮ型のトランジスタ１５とカソ
ードを電源電圧線側にしたダイオード１２とを直列接続
した保護回路４を有し、トランジスタ１５のパンチスル
ー電圧を越える電圧が端子Ｔ１に印加されたときにトラ
ンジスタ１５を介して該電圧による電流（Ｉ１またはＩ
２）を電源電圧線に流せるようにし、入出力回路２に印
加される電圧を低下するようにする。
れたバスライン等に容易に接続できる入出力回路を有す
る半導体装置でありながら、その端子へ静電気等による
過大な高電圧が印加されたときの耐電圧を向上した半導
体装置を容易に提供できるようにする。 【解決手段】 端子Ｔ１から電源電圧線（ＶDD）の電圧
よりも高電圧の信号を印加できる入出力回路２を有する
半導体装置１０であって、端子Ｔ１と基準電位線（ＧＮ
Ｄ）との間にアノードを基準電位線側にしてダイオード
１３を接続するとともに、端子Ｔ１と電源電圧線との間
に抵抗１６を介してベースをエミッタに接続しコレクタ
を端子Ｔ１側にしたＮＰＮ型のトランジスタ１５とカソ
ードを電源電圧線側にしたダイオード１２とを直列接続
した保護回路４を有し、トランジスタ１５のパンチスル
ー電圧を越える電圧が端子Ｔ１に印加されたときにトラ
ンジスタ１５を介して該電圧による電流（Ｉ１またはＩ
２）を電源電圧線に流せるようにし、入出力回路２に印
加される電圧を低下するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは、静電気等の高電圧印加による破壊から保護で
きるように保護回路を設けた半導体装置の構成に関す
る。
詳しくは、静電気等の高電圧印加による破壊から保護で
きるように保護回路を設けた半導体装置の構成に関す
る。
【０００２】
【従来の技術】摩擦等による発生する静電気で数十Ｖ乃
至数十ｋＶもの高電圧に帯電した人や機械等が半導体装
置に触れたとき等に、静電気による電荷が半導体装置の
端子及び内部回路を介して数μｓ乃至数ｍｓの短時間で
放電することにより、半導体装置の内部素子が破壊され
てその機能や特性を損ねる静電破壊といわれる破壊現象
を起こすことがある。特に、回路素子として電界効果型
（ＭＯＳ）トランジスタ等を有するＣＭＯＳやＢｉ−Ｃ
ＭＯＳ等といわれる半導体装置の場合には、そのゲート
酸化膜の耐電圧が比較的低いとともに過大な高電圧が印
加されるとゲート酸化膜が破壊され易いので、静電気等
により印加された高電圧による電流をインピーダンスの
低い電源電圧線（ＶDD）または基準電位線（ＧＮＤ）に
流すようにした保護回路を入出力部毎に設けることによ
り、半導体装置を破壊から保護するようにしている。
至数十ｋＶもの高電圧に帯電した人や機械等が半導体装
置に触れたとき等に、静電気による電荷が半導体装置の
端子及び内部回路を介して数μｓ乃至数ｍｓの短時間で
放電することにより、半導体装置の内部素子が破壊され
てその機能や特性を損ねる静電破壊といわれる破壊現象
を起こすことがある。特に、回路素子として電界効果型
（ＭＯＳ）トランジスタ等を有するＣＭＯＳやＢｉ−Ｃ
ＭＯＳ等といわれる半導体装置の場合には、そのゲート
酸化膜の耐電圧が比較的低いとともに過大な高電圧が印
加されるとゲート酸化膜が破壊され易いので、静電気等
により印加された高電圧による電流をインピーダンスの
低い電源電圧線（ＶDD）または基準電位線（ＧＮＤ）に
流すようにした保護回路を入出力部毎に設けることによ
り、半導体装置を破壊から保護するようにしている。
【０００３】図４に示す従来の半導体装置１０ａは、端
子Ｔ１に接続された入出力部１ａと信号処理等を行う内
部回路３とから構成され、入出力部１ａは端子Ｔ１と内
部回路３との間の信号をバッファするための入出力回路
２と、端子Ｔ１に印加された過大な高電圧が入出力回路
２や内部回路３等にそのまま印加されないようにするた
めの保護回路４ａと、から構成されている。保護回路４
ａは、端子Ｔ１と入出力回路２との間に直列接続された
抵抗１１及び１４と、それらの抵抗の接続点から電源電
圧線（ＶDD）及び基準電位線（ＧＮＤ）に対して各々逆
バイアス状態に接続されたダイオード１２及び１３と、
から構成されている。
子Ｔ１に接続された入出力部１ａと信号処理等を行う内
部回路３とから構成され、入出力部１ａは端子Ｔ１と内
部回路３との間の信号をバッファするための入出力回路
２と、端子Ｔ１に印加された過大な高電圧が入出力回路
２や内部回路３等にそのまま印加されないようにするた
めの保護回路４ａと、から構成されている。保護回路４
ａは、端子Ｔ１と入出力回路２との間に直列接続された
抵抗１１及び１４と、それらの抵抗の接続点から電源電
圧線（ＶDD）及び基準電位線（ＧＮＤ）に対して各々逆
バイアス状態に接続されたダイオード１２及び１３と、
から構成されている。
【０００４】ここで、電源電圧をＶH （Ｖ）、基準電位
をＶL （Ｖ）、各ダイオードの順方向電圧をＶF （Ｖ）
として保護回路４ａの保護動作について説明する。静電
気等により（ＶH ＋ＶF ）を越える電圧が端子Ｔ１に印
加された場合には、抵抗１１及びダイオード１２を介す
る破線Ｉ１で示す経路で電流が流れるので、理論的に
は、抵抗１１で電圧降下された電圧（ＶH ＋ＶF ）しか
入出力回路２や内部回路３等に印加されなくなって、高
電圧印加による破壊から保護されるようになっている。
同様に、（ＶL −ＶF ）より低い負電圧が端子Ｔ１に印
加された場合は、抵抗１１及びダイオード１３を介する
破線Ｉ２で示す経路で電流が流れるので、理論的には、
抵抗１１で電圧降下された電圧（ＶL −ＶF ）しか印加
されなくなり、高電圧印加による破壊から保護されるよ
うになっている。
をＶL （Ｖ）、各ダイオードの順方向電圧をＶF （Ｖ）
として保護回路４ａの保護動作について説明する。静電
気等により（ＶH ＋ＶF ）を越える電圧が端子Ｔ１に印
加された場合には、抵抗１１及びダイオード１２を介す
る破線Ｉ１で示す経路で電流が流れるので、理論的に
は、抵抗１１で電圧降下された電圧（ＶH ＋ＶF ）しか
入出力回路２や内部回路３等に印加されなくなって、高
電圧印加による破壊から保護されるようになっている。
同様に、（ＶL −ＶF ）より低い負電圧が端子Ｔ１に印
加された場合は、抵抗１１及びダイオード１３を介する
破線Ｉ２で示す経路で電流が流れるので、理論的には、
抵抗１１で電圧降下された電圧（ＶL −ＶF ）しか印加
されなくなり、高電圧印加による破壊から保護されるよ
うになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな入出力部１ａを有する半導体装置１０ａは、電源電
圧が印加された図示しない他の半導体装置とつながるバ
スライン等に端子Ｔ１を接続していると、半導体装置１
０ａには電源電圧が印加されていない場合でも、ダイオ
ード１２を介して電源電圧線に入力電圧よりダイオード
１２の順方向電圧（ＶF ）分だけ低い電圧が印加される
ようになり、半導体装置１０ａで不要な電力を消費して
しまうとともに、その動作が不安定になってバスライン
等を介して他の半導体装置に悪影響を与えてしまうこと
があった。
うな入出力部１ａを有する半導体装置１０ａは、電源電
圧が印加された図示しない他の半導体装置とつながるバ
スライン等に端子Ｔ１を接続していると、半導体装置１
０ａには電源電圧が印加されていない場合でも、ダイオ
ード１２を介して電源電圧線に入力電圧よりダイオード
１２の順方向電圧（ＶF ）分だけ低い電圧が印加される
ようになり、半導体装置１０ａで不要な電力を消費して
しまうとともに、その動作が不安定になってバスライン
等を介して他の半導体装置に悪影響を与えてしまうこと
があった。
【０００６】ダイオード１２を無くせばこのような問題
はなくなるが、ダイオード１２を単純に無くしただけで
はその静電破壊に対する保護機能が無くなってしまうの
で、静電気等による過大な高電圧が印加されたときに半
導体装置１０ａの回路素子が破壊されて動作不良になっ
てしまうことがあり、原因究明に手間取ったり半導体装
置１０ａの付け換え作業に時間及び費用がかかることに
なってしまう。
はなくなるが、ダイオード１２を単純に無くしただけで
はその静電破壊に対する保護機能が無くなってしまうの
で、静電気等による過大な高電圧が印加されたときに半
導体装置１０ａの回路素子が破壊されて動作不良になっ
てしまうことがあり、原因究明に手間取ったり半導体装
置１０ａの付け換え作業に時間及び費用がかかることに
なってしまう。
【０００７】そこで本発明はこれらの問題を解決し、半
導体装置間のデータ通信等のために設けられたバスライ
ン等に容易に接続できる入出力回路を有する半導体装置
でありながら、その端子へ静電気等による過大な高電圧
が印加されたときの耐電圧を向上した半導体装置を容易
に提供できるようにすることを目的とする。
導体装置間のデータ通信等のために設けられたバスライ
ン等に容易に接続できる入出力回路を有する半導体装置
でありながら、その端子へ静電気等による過大な高電圧
が印加されたときの耐電圧を向上した半導体装置を容易
に提供できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わる半導体装置は、端子Ｔ１
から電源電圧線（ＶDD）の電圧よりも高電圧の信号を印
加できる入出力回路２を有する半導体装置１０であっ
て、端子Ｔ１と基準電位線（ＧＮＤ）との間にアノード
を基準電位線側にして第１のダイオード１３を接続する
とともに、端子Ｔ１と電源電圧線との間に抵抗１６を介
してベースをエミッタに接続しコレクタを端子Ｔ１側に
したＮＰＮ型のトランジスタ１５とカソードを電源電圧
線側にした第２のダイオード１２とを直列接続した保護
回路４を有し、トランジスタ１５のパンチスルー電圧を
越える電圧が端子Ｔ１に印加されたときにトランジスタ
１５を介して該電圧による電流（Ｉ１またはＩ２）を電
源電圧線に流せるようにし、入出力回路２に印加される
電圧を低下するようにしたことを特徴とする。
めに、請求項１の記載に係わる半導体装置は、端子Ｔ１
から電源電圧線（ＶDD）の電圧よりも高電圧の信号を印
加できる入出力回路２を有する半導体装置１０であっ
て、端子Ｔ１と基準電位線（ＧＮＤ）との間にアノード
を基準電位線側にして第１のダイオード１３を接続する
とともに、端子Ｔ１と電源電圧線との間に抵抗１６を介
してベースをエミッタに接続しコレクタを端子Ｔ１側に
したＮＰＮ型のトランジスタ１５とカソードを電源電圧
線側にした第２のダイオード１２とを直列接続した保護
回路４を有し、トランジスタ１５のパンチスルー電圧を
越える電圧が端子Ｔ１に印加されたときにトランジスタ
１５を介して該電圧による電流（Ｉ１またはＩ２）を電
源電圧線に流せるようにし、入出力回路２に印加される
電圧を低下するようにしたことを特徴とする。
【０００９】また、請求項２の記載に係わる半導体装置
は、請求項１に記載の半導体装置に加えて、保護回路２
を介して流れる電流による電源線（ＶDD、ＧＮＤ）の電
圧変動を抑えるための電源間保護回路５を端子Ｔ１近傍
の基準電位線と電源電圧線との間に設けたことを特徴と
する。このような構成により、請求項１及び請求項２の
記載に係わる半導体装置は、半導体装置に印加されてい
る電源電圧よりも高電圧の信号を接続しても不要な電流
が端子から電源電圧線に対して流れることがないととも
に、端子に静電気等による過大な高電圧が入力されたと
きには入出力回路及び内部回路等に印加される電圧が低
下するように保護回路が動作するとともに、入出力部の
電源電圧線または基準電位線の電圧が変動するのを抑制
するように電源間保護回路が動作するようになる。
は、請求項１に記載の半導体装置に加えて、保護回路２
を介して流れる電流による電源線（ＶDD、ＧＮＤ）の電
圧変動を抑えるための電源間保護回路５を端子Ｔ１近傍
の基準電位線と電源電圧線との間に設けたことを特徴と
する。このような構成により、請求項１及び請求項２の
記載に係わる半導体装置は、半導体装置に印加されてい
る電源電圧よりも高電圧の信号を接続しても不要な電流
が端子から電源電圧線に対して流れることがないととも
に、端子に静電気等による過大な高電圧が入力されたと
きには入出力回路及び内部回路等に印加される電圧が低
下するように保護回路が動作するとともに、入出力部の
電源電圧線または基準電位線の電圧が変動するのを抑制
するように電源間保護回路が動作するようになる。
【００１０】 〔発明の詳細な説明〕
【００１１】
【実施の形態】以下、本発明の実施の形態を各図面を参
照しながら詳細に説明する。尚、本明細書では全図面を
通して同一または同様の回路要素には同一の符号を付し
て重複する説明を簡略化するようにしている。また、以
下の説明では、電源電圧線（ＶDD）の電圧をＶH
（Ｖ）、基準電位線（ＧＮＤ）の電圧をＶL （Ｖ）、各
ダイオードの順方向電圧をＶF （Ｖ）、トランジスタの
パンチスルー電圧をＶPT（Ｖ）とするとともに、電源電
圧線及び基準電位線を電源線と称し、端子Ｔ１に印加さ
れる入力信号の内保護回路のトランジスタ１５が導通す
る電圧（（ＶH ＋ＶPT＋ＶF ）または（ＶPT＋ＶF ））
より低い電圧を「通常入力電圧」と称し、通常電圧を越
える過大な高電圧（（ＶH ＋ＶPT＋ＶF ）より高い入力
電圧または（ＶL−ＶF ）より低い電圧）を「異常入力
電圧」と称して説明する。
照しながら詳細に説明する。尚、本明細書では全図面を
通して同一または同様の回路要素には同一の符号を付し
て重複する説明を簡略化するようにしている。また、以
下の説明では、電源電圧線（ＶDD）の電圧をＶH
（Ｖ）、基準電位線（ＧＮＤ）の電圧をＶL （Ｖ）、各
ダイオードの順方向電圧をＶF （Ｖ）、トランジスタの
パンチスルー電圧をＶPT（Ｖ）とするとともに、電源電
圧線及び基準電位線を電源線と称し、端子Ｔ１に印加さ
れる入力信号の内保護回路のトランジスタ１５が導通す
る電圧（（ＶH ＋ＶPT＋ＶF ）または（ＶPT＋ＶF ））
より低い電圧を「通常入力電圧」と称し、通常電圧を越
える過大な高電圧（（ＶH ＋ＶPT＋ＶF ）より高い入力
電圧または（ＶL−ＶF ）より低い電圧）を「異常入力
電圧」と称して説明する。
【００１２】図１は本発明の半導体装置１０の回路構成
例を示し、半導体装置１０の入力端子または及び出力端
子となる端子Ｔ１と、図示しない半導体装置につながる
バスライン等に接続されて外部回路と信号伝達を行うた
めの入出力部１と、伝達された信号を受けて信号処理等
を行う内部回路３と、から構成されている。そして、入
出力部１は端子Ｔ１と内部回路３との間の信号をバッフ
ァするための入出力回路２と、端子Ｔ１に異常入力電圧
が印加されたときに入出力回路２や内部回路３等が破壊
されることがないようにするための保護回路４と、入出
力部１の電源線間に接続された電源間保護回路５とから
構成されている。通常、入出力部１は主に半導体チップ
の周辺部に複数配置され、保護回路４は保護効果を上げ
るために端子Ｔ１のできるだけ近傍に配置されている。
尚、図１では説明を簡単にするために端子Ｔ１につなが
る入出力部１を一つのみ示している。
例を示し、半導体装置１０の入力端子または及び出力端
子となる端子Ｔ１と、図示しない半導体装置につながる
バスライン等に接続されて外部回路と信号伝達を行うた
めの入出力部１と、伝達された信号を受けて信号処理等
を行う内部回路３と、から構成されている。そして、入
出力部１は端子Ｔ１と内部回路３との間の信号をバッフ
ァするための入出力回路２と、端子Ｔ１に異常入力電圧
が印加されたときに入出力回路２や内部回路３等が破壊
されることがないようにするための保護回路４と、入出
力部１の電源線間に接続された電源間保護回路５とから
構成されている。通常、入出力部１は主に半導体チップ
の周辺部に複数配置され、保護回路４は保護効果を上げ
るために端子Ｔ１のできるだけ近傍に配置されている。
尚、図１では説明を簡単にするために端子Ｔ１につなが
る入出力部１を一つのみ示している。
【００１３】入出力回路２は、外部回路からの信号を内
部回路３に伝達する入力回路としてＣＭＯＳインバータ
回路による入力回路２ａと、内部回路３からの信号を端
子Ｔ１を介して外部回路に出力する出力回路としてＮＭ
ＯＳオープンドレイン出力回路による出力トランジスタ
２ｂとから構成されている。保護回路４は、端子Ｔ１と
入出力回路２との間に直列接続された抵抗１１及び抵抗
１４と、各抵抗の接続点と基準電位との間にアノードを
基準電位側に接続されたダイオード１３と、各抵抗の接
続点と電源電圧との間に直列接続されたトランジスタ１
５及びダイオード１２とから構成されている。トランジ
スタ１５のコレクタは各抵抗の接続点に接続され、ベー
スは抵抗１６を介してエミッタに接続され、エミッタが
ダイオード１２のアノードに接続され、ダイオード１２
を介して電源電圧に接続されている。トランジスタ１５
のパンチスルー電圧は電源電圧よりも高い数Ｖ乃至十数
Ｖに設定されいる。抵抗１１及び１４は電源電圧線に対
して寄生ダイオードが形成されないようにポリシリコン
等で形成され、その抵抗値はそれぞれ数１０Ω乃至数１
００Ω及び数１００Ω以上に設定され、抵抗１１は電流
容量が大きくなるように抵抗１４に比べて太く形成され
ている。電源間保護回路５については、図２及び図３で
後述する。
部回路３に伝達する入力回路としてＣＭＯＳインバータ
回路による入力回路２ａと、内部回路３からの信号を端
子Ｔ１を介して外部回路に出力する出力回路としてＮＭ
ＯＳオープンドレイン出力回路による出力トランジスタ
２ｂとから構成されている。保護回路４は、端子Ｔ１と
入出力回路２との間に直列接続された抵抗１１及び抵抗
１４と、各抵抗の接続点と基準電位との間にアノードを
基準電位側に接続されたダイオード１３と、各抵抗の接
続点と電源電圧との間に直列接続されたトランジスタ１
５及びダイオード１２とから構成されている。トランジ
スタ１５のコレクタは各抵抗の接続点に接続され、ベー
スは抵抗１６を介してエミッタに接続され、エミッタが
ダイオード１２のアノードに接続され、ダイオード１２
を介して電源電圧に接続されている。トランジスタ１５
のパンチスルー電圧は電源電圧よりも高い数Ｖ乃至十数
Ｖに設定されいる。抵抗１１及び１４は電源電圧線に対
して寄生ダイオードが形成されないようにポリシリコン
等で形成され、その抵抗値はそれぞれ数１０Ω乃至数１
００Ω及び数１００Ω以上に設定され、抵抗１１は電流
容量が大きくなるように抵抗１４に比べて太く形成され
ている。電源間保護回路５については、図２及び図３で
後述する。
【００１４】図１の回路の動作について説明する。ま
づ、半導体装置１０に一定の電源電圧が印加されている
とともに、端子Ｔ１に（ＶH ＋ＶPT＋ＶF ）以内の通常
入力電圧の信号が入出力される通常の動作状態では次の
ような動作を行う。即ち、信号入力時には、出力トラン
ジスタ２ｂが非導通状態（ＯＦＦ状態）に設定されると
ともに、他の半導体装置から端子Ｔ１に信号が入力さ
れ、入力回路２ａを介して内部回路３に入力信号が伝達
される。このとき、トランジスタ１５は非導通状態なの
で電源電圧線に電流が流れることはない。また、信号出
力時には、内部回路３からの出力信号に応じて出力トラ
ンジスタ２ｂを導通状態（ＯＮ状態）または非導通状態
にすることにより、端子Ｔ１に接続されたバスライン等
を低レベルにしたり高レベルに保持することにより出力
信号を伝達する。
づ、半導体装置１０に一定の電源電圧が印加されている
とともに、端子Ｔ１に（ＶH ＋ＶPT＋ＶF ）以内の通常
入力電圧の信号が入出力される通常の動作状態では次の
ような動作を行う。即ち、信号入力時には、出力トラン
ジスタ２ｂが非導通状態（ＯＦＦ状態）に設定されると
ともに、他の半導体装置から端子Ｔ１に信号が入力さ
れ、入力回路２ａを介して内部回路３に入力信号が伝達
される。このとき、トランジスタ１５は非導通状態なの
で電源電圧線に電流が流れることはない。また、信号出
力時には、内部回路３からの出力信号に応じて出力トラ
ンジスタ２ｂを導通状態（ＯＮ状態）または非導通状態
にすることにより、端子Ｔ１に接続されたバスライン等
を低レベルにしたり高レベルに保持することにより出力
信号を伝達する。
【００１５】また、半導体装置１０に電源電圧が印加さ
れていないとともに、端子Ｔ１に（ＶPT＋ＶF ）以内の
通常入力電圧の信号が入出力されている動作停止状態で
も、保護回路４のトランジスタ１５は導通しないので、
ダイオード１２を介して電源電圧線に電流が流れること
はなく、半導体装置１０の電源電圧が供給されて動作す
ることはない。
れていないとともに、端子Ｔ１に（ＶPT＋ＶF ）以内の
通常入力電圧の信号が入出力されている動作停止状態で
も、保護回路４のトランジスタ１５は導通しないので、
ダイオード１２を介して電源電圧線に電流が流れること
はなく、半導体装置１０の電源電圧が供給されて動作す
ることはない。
【００１６】一方、静電気等による異常入力電圧が端子
Ｔ１に印加されたような場合には、以下のような動作を
行う。即ち、通常入力電圧（（ＶH ＋ＶPT＋ＶF ）また
は（ＶH ＋ＶPT））以上の電圧が端子Ｔ１に印加された
場合には、トランジスタ１５がパンチスルーを起こして
導通し破線Ｉ１で示す経路に沿って電流が流れるので、
半導体装置１０の入出力回路２及び内部回路３等に印加
される電圧は抵抗１１によって電圧降下され、理論上は
（ＶH ＋ＶPT＋ＶF ）の電圧まで低くなる。また、端子
Ｔ１に絶対値が（ＶL −ＶF ）以上の負電圧が印加され
た場合には、破線Ｉ２で示す経路で電流が流れるので、
内部回路等に印加される電圧は抵抗１１によって電圧降
下され、理論上は（ＶL −ＶF ）の電圧まで低くなる。
Ｔ１に印加されたような場合には、以下のような動作を
行う。即ち、通常入力電圧（（ＶH ＋ＶPT＋ＶF ）また
は（ＶH ＋ＶPT））以上の電圧が端子Ｔ１に印加された
場合には、トランジスタ１５がパンチスルーを起こして
導通し破線Ｉ１で示す経路に沿って電流が流れるので、
半導体装置１０の入出力回路２及び内部回路３等に印加
される電圧は抵抗１１によって電圧降下され、理論上は
（ＶH ＋ＶPT＋ＶF ）の電圧まで低くなる。また、端子
Ｔ１に絶対値が（ＶL −ＶF ）以上の負電圧が印加され
た場合には、破線Ｉ２で示す経路で電流が流れるので、
内部回路等に印加される電圧は抵抗１１によって電圧降
下され、理論上は（ＶL −ＶF ）の電圧まで低くなる。
【００１７】このように動作するので、通常動作時や動
作停止時には半導体装置１０に印加されている電源電圧
よりも高い電圧の入力信号を端子Ｔ１に印加しても不要
な電流が流れて半導体装置１０で消費されることがない
とともに、異常入力電圧が印加された場合には保護回路
４を介して電流が流れることにより入出力回路２や内部
回路３等を破壊から保護できるようになっている。
作停止時には半導体装置１０に印加されている電源電圧
よりも高い電圧の入力信号を端子Ｔ１に印加しても不要
な電流が流れて半導体装置１０で消費されることがない
とともに、異常入力電圧が印加された場合には保護回路
４を介して電流が流れることにより入出力回路２や内部
回路３等を破壊から保護できるようになっている。
【００１８】尚、上記の実施形態に代えて、トランジス
タ１５とダイオード１２との接続順番を変えたり、抵抗
１１の端子Ｔ１側にトランジスタ１５及びダイオード１
２の保護回路を配置したり、抵抗１１の端子Ｔ１側に出
力トランジスタ２ｂのドレインを接続して出力インピー
ダンスを下げるようにしても良い。また、端子Ｔ１を出
力としてのみ使用する場合には抵抗１１及び１４の抵抗
値をできるだけ小さくするか省略して使用したり、ダイ
オード１３として出力トランジスタ２ｂにより寄生的に
形成されるダイオードを用いるようにしても良い。入出
力回路２は入出力部１に設けるのではなく内部回路３内
に設けるようにしたり、入出力部１と内部回路３との間
に個別に設けるようにしても良く、入出力回路２内の回
路構成は任意で構わない。更に、端子Ｔ１に入力する信
号の電圧は、半導体装置１０に印加されている電源電圧
と同じまたは電源電圧より低くても構わない。ように、
になっている。
タ１５とダイオード１２との接続順番を変えたり、抵抗
１１の端子Ｔ１側にトランジスタ１５及びダイオード１
２の保護回路を配置したり、抵抗１１の端子Ｔ１側に出
力トランジスタ２ｂのドレインを接続して出力インピー
ダンスを下げるようにしても良い。また、端子Ｔ１を出
力としてのみ使用する場合には抵抗１１及び１４の抵抗
値をできるだけ小さくするか省略して使用したり、ダイ
オード１３として出力トランジスタ２ｂにより寄生的に
形成されるダイオードを用いるようにしても良い。入出
力回路２は入出力部１に設けるのではなく内部回路３内
に設けるようにしたり、入出力部１と内部回路３との間
に個別に設けるようにしても良く、入出力回路２内の回
路構成は任意で構わない。更に、端子Ｔ１に入力する信
号の電圧は、半導体装置１０に印加されている電源電圧
と同じまたは電源電圧より低くても構わない。ように、
になっている。
【００１９】図２は図１の電源間保護回路５の具体的な
回路構成例（５ａ）を示し、出願人が特許願平７−３３
０８１８で出願したものと同様な構成を示している。即
ち、ドレイン及びゲートが共に電源電圧に接続されると
ともにソースが基準電位に接続されたＮＭＯＳ型のトラ
ンジスタ５ｃと、カソードが電源電圧に接続されアノー
ドが基準電位に接続されたダイオード５ｄと、から構成
されている。尚、トランジスタ５ｃは、内部回路３等に
用いられる厚さが数百Å（オングストローム）のゲート
酸化膜を用いたトランジスタと同一ではなく、素子を分
離または保護するために形成された数千Å乃至１万数千
Åの厚さをしたフィールド酸化膜をゲート酸化膜を用い
てトランジスタが構成されているとともに、ソース及び
ドレイン間のチャネル長を内部回路３等で主に用いるト
ランジスタのチャネル長よりも長い数μｍに形成するこ
とにより、トランジスタのスレッショルド電圧（ＶTH）
を十数Ｖになるように形成している。
回路構成例（５ａ）を示し、出願人が特許願平７−３３
０８１８で出願したものと同様な構成を示している。即
ち、ドレイン及びゲートが共に電源電圧に接続されると
ともにソースが基準電位に接続されたＮＭＯＳ型のトラ
ンジスタ５ｃと、カソードが電源電圧に接続されアノー
ドが基準電位に接続されたダイオード５ｄと、から構成
されている。尚、トランジスタ５ｃは、内部回路３等に
用いられる厚さが数百Å（オングストローム）のゲート
酸化膜を用いたトランジスタと同一ではなく、素子を分
離または保護するために形成された数千Å乃至１万数千
Åの厚さをしたフィールド酸化膜をゲート酸化膜を用い
てトランジスタが構成されているとともに、ソース及び
ドレイン間のチャネル長を内部回路３等で主に用いるト
ランジスタのチャネル長よりも長い数μｍに形成するこ
とにより、トランジスタのスレッショルド電圧（ＶTH）
を十数Ｖになるように形成している。
【００２０】このような構成により、図１に破線Ｉ１と
して示した経路に流れる電流により入出力部１の電源電
圧線の抵抗値に応じてその電圧が部分的に上昇したよう
な場合は、導通した電源間保護回路５を介して破線Ｉ３
で示す経路に沿って基準電位線にも電流が流れ、電源電
圧線の電圧変動が抑制されるようになる。また、同図に
破線Ｉ２として示した経路に流れる電流により入出力部
１の基準電位線の抵抗値に応じてその電圧が部分的に低
下したような場合は、導通した電源間保護回路５を介し
て破線Ｉ４で示す経路に沿って電源電圧線にも電流が流
れ、基準電位線の電圧変動が抑制されるようになる。更
に、電源電圧線と基準電位線間の電圧がトランジスタ５
ｃのスレッショルド電圧よりも大きくなった場合には、
トランジスタ５ｃが導通して電源電圧線から基準電位線
に向けて電流が流れるようになり電源電圧線と基準電位
線間の電圧変動が抑制されるようになる。また、基準電
位線の電圧が部分的に（ＶH ＋ＶF ）よりも高くなった
ような場合には、ダイオード５ｄを介して基準電位線か
ら電源電圧線へ電流が流れるようになる。
して示した経路に流れる電流により入出力部１の電源電
圧線の抵抗値に応じてその電圧が部分的に上昇したよう
な場合は、導通した電源間保護回路５を介して破線Ｉ３
で示す経路に沿って基準電位線にも電流が流れ、電源電
圧線の電圧変動が抑制されるようになる。また、同図に
破線Ｉ２として示した経路に流れる電流により入出力部
１の基準電位線の抵抗値に応じてその電圧が部分的に低
下したような場合は、導通した電源間保護回路５を介し
て破線Ｉ４で示す経路に沿って電源電圧線にも電流が流
れ、基準電位線の電圧変動が抑制されるようになる。更
に、電源電圧線と基準電位線間の電圧がトランジスタ５
ｃのスレッショルド電圧よりも大きくなった場合には、
トランジスタ５ｃが導通して電源電圧線から基準電位線
に向けて電流が流れるようになり電源電圧線と基準電位
線間の電圧変動が抑制されるようになる。また、基準電
位線の電圧が部分的に（ＶH ＋ＶF ）よりも高くなった
ような場合には、ダイオード５ｄを介して基準電位線か
ら電源電圧線へ電流が流れるようになる。
【００２１】図３は図１の電源間保護回路５の他の回路
構成例（５ｂ）を示し、図２の電源間保護回路５ａに用
いているＭＯＳトランジスタ５ｃに代えて、パンチスル
ー電圧（ＶPT2 ）が電源電圧よりも高い十数Ｖに設定さ
れたＮＰＮ型のトランジスタ５ｅを用いた構成で、エミ
ッタが基準電位に接続されるとともにベースが抵抗５ｆ
を介して基準電位に接続され、コレクタが電源電圧に接
続されている。このような構成により、ＭＯＳトランジ
スタ５ｃのスレッショルド電圧ではなく、トランジスタ
５ｅのパンチスルー電圧を導通の基準電圧として図２の
回路と同様な動作を行うようになっている。
構成例（５ｂ）を示し、図２の電源間保護回路５ａに用
いているＭＯＳトランジスタ５ｃに代えて、パンチスル
ー電圧（ＶPT2 ）が電源電圧よりも高い十数Ｖに設定さ
れたＮＰＮ型のトランジスタ５ｅを用いた構成で、エミ
ッタが基準電位に接続されるとともにベースが抵抗５ｆ
を介して基準電位に接続され、コレクタが電源電圧に接
続されている。このような構成により、ＭＯＳトランジ
スタ５ｃのスレッショルド電圧ではなく、トランジスタ
５ｅのパンチスルー電圧を導通の基準電圧として図２の
回路と同様な動作を行うようになっている。
【００２２】尚、電源間保護回路５は上述の回路に限定
されるものではなく、例えば、図２及び図３に示す電源
間保護回路を一つの入出力部１に同時に形成したり、半
導体チップの周辺に形成された複数の入出力部毎に配置
したり、複数の端子に連なるなるように配置したりして
も良い。また、図２及び図３に示すダイオード５ｄを省
略し、素子形成時に寄生的に形成されるダイオードによ
り同様な効果を得るようにしても良い。
されるものではなく、例えば、図２及び図３に示す電源
間保護回路を一つの入出力部１に同時に形成したり、半
導体チップの周辺に形成された複数の入出力部毎に配置
したり、複数の端子に連なるなるように配置したりして
も良い。また、図２及び図３に示すダイオード５ｄを省
略し、素子形成時に寄生的に形成されるダイオードによ
り同様な効果を得るようにしても良い。
【００２３】
【発明の効果】以上のように本発明によれば、請求項１
及び請求項２の記載に係わる半導体装置は、半導体装置
に印加されている電源電圧線の電圧よりも高電圧の信号
を接続しても不要な電流が端子から電源電圧線に対して
流れることがないので、半導体装置間に設けられたデー
タ通信のためのバスライン等に容易に接続することので
きる半導体装置を提供できるという効果がある。また、
端子に静電気等による異常入力電圧が印加されたときに
は入出力回路及び内部回路等に印加される電圧が低下す
るように保護回路が動作するとともに、入出力部の電源
電圧線または基準電位線の電圧が変動するのを抑制する
ように電源間保護回路が動作するので、入出力回路及び
内部回路等に印加される電圧が抑制されて静電気等が印
加されることによる破壊に対する耐電圧を向上できるよ
うになり、半導体装置の信頼性を向上できるという効果
がある。
及び請求項２の記載に係わる半導体装置は、半導体装置
に印加されている電源電圧線の電圧よりも高電圧の信号
を接続しても不要な電流が端子から電源電圧線に対して
流れることがないので、半導体装置間に設けられたデー
タ通信のためのバスライン等に容易に接続することので
きる半導体装置を提供できるという効果がある。また、
端子に静電気等による異常入力電圧が印加されたときに
は入出力回路及び内部回路等に印加される電圧が低下す
るように保護回路が動作するとともに、入出力部の電源
電圧線または基準電位線の電圧が変動するのを抑制する
ように電源間保護回路が動作するので、入出力回路及び
内部回路等に印加される電圧が抑制されて静電気等が印
加されることによる破壊に対する耐電圧を向上できるよ
うになり、半導体装置の信頼性を向上できるという効果
がある。
【図１】本発明の実施形態を示す回路図、
【図２】本発明に用いる電源間保護回路の具体例を示す
回路図、
回路図、
【図３】本発明に用いる電源間保護回路の他の具体例を
示す回路図、
示す回路図、
【図４】従来の保護回路例を示す回路図である。
１ ：入出力部 ２ ：入出力回路 ３ ：内部回路 ４ ：保護回路 ５ ：電源間保護回路 １０：半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 Ｈ０１Ｌ 27/06 ３１１Ａ 19/003 ３１１Ｃ Ｈ０３Ｋ 19/00 １０１Ｋ
Claims (2)
- 【請求項１】 端子から電源電圧線の電圧よりも高電圧
の信号を印加できる入出力回路を有する半導体装置であ
って、前記端子と基準電位線との間にアノードを基準電
位線側にして第１のダイオードを接続するとともに、前
記端子と電源電圧線との間に抵抗を介してベースをエミ
ッタに接続しコレクタを前記端子側にしたＮＰＮ型のト
ランジスタとカソードを電源電圧線側にした第２のダイ
オードとを直列接続した保護回路を有し、前記トランジ
スタのパンチスルー電圧を越える電圧が前記端子に印加
されたときに前記トランジスタを介して該電圧による電
流を電源電圧線に流せるようにし、前記入出力回路に印
加される電圧を低下するようにしたことを特徴とする半
導体装置。 - 【請求項２】 前記保護回路を介して流れる電流による
電源線の電圧変動を抑えるための電源間保護回路を前記
端子近傍の基準電位線と電源電圧線との間に設けたこと
を特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105728A JPH09293836A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置 |
| US08/768,889 US5903184A (en) | 1995-12-19 | 1996-12-17 | Semiconductor device having protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105728A JPH09293836A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006346113A Division JP4279311B2 (ja) | 2006-12-22 | 2006-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293836A true JPH09293836A (ja) | 1997-11-11 |
Family
ID=14415367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105728A Pending JPH09293836A (ja) | 1995-12-19 | 1996-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110959193A (zh) * | 2019-02-21 | 2020-04-03 | 深圳市汇顶科技股份有限公司 | 具有低阈值电压和高击穿电压的二极管 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181722A (ja) * | 1983-03-30 | 1984-10-16 | Fujitsu Ltd | 静電破壊保護回路 |
| JPS6015973A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS61201352U (ja) * | 1985-06-06 | 1986-12-17 | ||
| JPS6242454A (ja) * | 1985-08-19 | 1987-02-24 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS63186474A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体装置の入力保護装置 |
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| JPH02140979A (ja) * | 1988-07-06 | 1990-05-30 | Natl Semiconductor Corp <Ns> | 改良型ｅｓｄ低抵抗入力構成体 |
| JPH0428453U (ja) * | 1990-06-29 | 1992-03-06 | ||
| JPH0478162A (ja) * | 1990-07-19 | 1992-03-12 | Nec Corp | 集積回路用保護装置 |
| JPH04105357A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | 半導体集積回路 |
| JPH05335493A (ja) * | 1992-05-28 | 1993-12-17 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPH07193195A (ja) * | 1993-12-27 | 1995-07-28 | Rohm Co Ltd | Ｃｍｏｓ集積回路装置 |
| JPH07235604A (ja) * | 1994-02-25 | 1995-09-05 | Matsushita Electron Corp | 半導体装置 |
-
1996
- 1996-04-25 JP JP8105728A patent/JPH09293836A/ja active Pending
Patent Citations (13)
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| JPH07235604A (ja) * | 1994-02-25 | 1995-09-05 | Matsushita Electron Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110959193A (zh) * | 2019-02-21 | 2020-04-03 | 深圳市汇顶科技股份有限公司 | 具有低阈值电压和高击穿电压的二极管 |
| CN110959193B (zh) * | 2019-02-21 | 2023-09-05 | 深圳市汇顶科技股份有限公司 | 具有低阈值电压和高击穿电压的二极管 |
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| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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| A521 | Written amendment |
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