JPH05335493A

JPH05335493A - 入力保護回路

Info

Publication number: JPH05335493A
Application number: JP13690892A
Authority: JP
Inventors: Hiroaki Iijima; 広明飯島
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-05-28
Filing date: 1992-05-28
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】高融点金属シリサイドで形成される入力保護
抵抗を具備した入力保護回路において、係るパターン面
積を小さく、且つ外部から印加される過大入力電圧に対
し、入力保護抵抗自体の破壊を防止しつつ、内部回路を
充分保護し得る信頼性の高い入力保護回路を提供する。【構成】入力保護抵抗（１３）と、保護ダイオード
（１８）, （１９）とを接続して成る入力保護回路（２
８）と、入力保護抵抗（２１）と保護ダイオード（２
６）,（２７）とを接続して成る入力保護回路（２９）
を入力端子（１１）と内部回路（３０）の間に直列に２
段接続する。入力端子（１１）に接続される前記入力保
護抵抗（１３）の抵抗値を、前記入力保護抵抗（２１）
の抵抗値よりも低減化し、且つその抵抗幅を広く形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路における
入力保護回路に関するものである。

【０００２】

【従来の技術】一般に、ＭＯＳトランジスタは、そのゲ
ートに、過大入力電圧が印加されると破壊されてしまう
ため、各種の入力保護方法が提案されており、例えば、
ポリシコンゲートのＭＯＳ型集積回路においては、図３
に示すような入力保護回路が設けられている。図４は、
図３における破線内の部分のパターンレイアウト例を示
す図である。図においてアルミニウム膜からなる入力端
子（１）は、コンタクト（２）を介してポリシリコン抵
抗（３）に接続され、このポリシリコン抵抗（３）は、
コンタクト（４）を介してアルミニウム配線（５）に接
続されている。そして、このアルミニウム配線（５）
は、コンタクト（６）,（７）を介して、せれぞれ、Ｐ⁺
Ｎ型保護ダイオード（８）及び、Ｎ⁺Ｐ型保護ダイオー
ド（９）に接続され、さらにこの配線（５）は、内部回
路（１０）に接続される。

【０００３】上述した従来例の構成において、入力端子
（１）に過大入力電圧が印加されると、この電圧がポリ
シリコン抵抗（３）及びアルミニウム配線（５）を通し
て前記保護ダイオード（８）,（９）に達し、この保護
ダイオード（８）及び（９）がオン状態となって、電源
電位Ｖｃｃ及び、接地電位Ｖｓｓに放電される。これに
より、内部回路（１０）を、過大入力電圧から保護す
る。

【０００４】ここで、ポリシリコン抵抗（３）は、放電
に伴う電流を制限し、且つ高電圧が内部回路（１０）の
ゲート入力に達する前に、ある程度その電圧を減衰させ
る役割を担っている。従って、上述した目的からその抵
抗値を１〜２ＫΩ程度にすることが一般的に行われてい
た。また、ポリシリコン抵抗（３）は、外部から過大入
力電圧が直接印加されるため、該抵抗自体の溶断あるい
は電界集中等による破壊を引き起こすことがあった。こ
のため、その抵抗幅Ｗを１０μｍ程度に太く形成する必
要もあった。しかし、ポリシリコン抵抗の場合には、そ
のシート抵抗値が３０Ω程度であるので、例えば１．５
ＫΩの抵抗値を得るには、その抵抗幅Ｗを１０μｍとし
ても抵抗長Ｌは５００μｍ程度で足りる。したがって、
パターン面積の上でもチップサイズにそれ程影響を与え
ずに小さく形成することができた。

【０００５】なお、ここで抵抗幅Ｗとは、図４における
パターンレイアウトにおいて、記号Ｗで示されたパター
ン設計サイズを表し、抵抗長Ｌとは、同図における記号
Ｌで示されるパターン設計サイズを言うものである。

【０００６】

【発明が解決しようとする課題】ところで、近年の半導
体集積回路においては、信号の伝搬遅延を低減化し、そ
の動作スピードの向上を目的として、ポリシリコンに代
わり、これよりもシート抵抗値の低い高融点金属シリサ
イド（例えば、タングステンシリサイド：シート抵抗値
３Ω程度）が使用される傾向にある。

【０００７】しかしながら、高融点金属シリサイドで前
記入力保護抵抗を形成すると、抵抗幅Ｗを従来と同等値
を維持しつつ且つ同等の抵抗値を確保するには、抵抗長
Ｌが、従来の１０倍程度になってしまう。このため、入
力保護抵抗の占めるパターン面積が増大するという問題
があった。一方、パターン面積の増大を抑えるため前記
抵抗幅Ｗを狭くした場合には、外部から印加される過大
入力電圧によって前記入力保護抵抗自体が破壊されると
いう問題がある。

【０００８】本発明は、上述した問題点に鑑みて為され
たものであり、入力保護抵抗を高融点金属シリサイドで
形成した入力保護回路において、パターン面積が小さ
く、且つ入力保護抵抗自体の破壊を防止しつつ、内部回
路を十分に保護する入力保護回路を提供することを目的
としている。

【０００９】

【課題を解決するための手段】本発明は、高融点金属シ
リサイドで形成される入力保護抵抗（１３）と、前記入
力保護抵抗（１３）と電源電位Ｖｃｃ、接地電位Ｖｓｓ
間に接続された保護用クランプ素子としての保護ダイオ
ード（１８）,（１９）とから構成される前段の入力保
護回路（２８）と、高融点金属シリサイドで形成される
入力保護抵抗（２１）と、前記入力保護抵抗（２１）と
電源電位Ｖｃｃ，接地電位Ｖｓｓ間に接続された保護用
クランプ素子としての保護ダイオード（２６）,（２
７）とから構成される後段の入力保護回路（２９）と
を、入力端子（１１）と内部回路（３０）との間に直列
に接続し、前段の入力保護抵抗（１３）を後段の入力保
護抵抗（２１）より低抵抗にし、且つ前段の入力保護抵
抗（１３）の抵抗幅Ｗ１を後段の入力保護抵抗（２１）
の抵抗幅Ｗ２より広く形成したことを特徴としている。

【００１０】

【作用】上述の手段によれば、入力端子（１１）に直接
接続される前段の入力保護抵抗（１３）は比較的低い抵
抗値なので、その抵抗幅Ｗ１を広く形成しても抵抗長Ｌ
１は小さくて済む。また、後段の入力保護抵抗（２１）
は、前段の入力保護回路（１３）によって、入力端子
（１１）に印加される過大入力電圧はある程度減衰され
ているので破壊のおそれがない。したがって、その抵抗
幅Ｗ２を狭く形成できるので抵抗長Ｌ２の大幅な増大を
招くことなく、高い抵抗値が実現できる。

【００１１】これにより、入力保護回路に係るパターン
面積の増大を抑制することができると共に、入力保護抵
抗自体の破壊を防止しつつ内部回路を十分保護すること
が可能となる。

【００１２】

【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は、本発明の実施例による入力保護回路に係る
等価回路図である。図２は、図１におけるパターンレイ
アウト例を示すものである。なお図において、図１及び
図２と同一符号を付した部分は、同一の構成部分であ
る。

【００１３】まず図１及び、図２を参照しながら本発明
の入力保護回路の構成を説明する。アルミニウム膜から
なる入力端子（１１）は、コンタクト（１２）を介し
て、高融点金属シリサイドで形成された前段の入力保護
抵抗（１３）に接続され、この抵抗（１３）は、コンタ
クト（１４）を介してアルミニウム配線（１５）に接続
される。そして、このアルミニウム配線（１５）は、コ
ンタクト（１６）,（１７）を介して入力端子（１１）
の両脇に配置された保護用クランプ素子としての保護ダ
イオード（１８）,（１９）にそれぞれ接続され、前段
の入力保護回路（２８）が構成されている。

【００１４】さらに、前記アルミニウム配線（１５）
は、コンタクト（２０）を介して、高融点金属シリサイ
ドで形成された後段の入力保護抵抗（２１）に接続さ
れ、この抵抗（２１）はコンタクト（２２）を介して、
アルミニウム配線（２３）に接続される。そして、この
アルミニウム配線（２３）は、コンタクト（２４）,
（２５）を介して、入力端子（１１）の両脇に配置され
た保護用クランプ素子としての保護ダイオード（２
６）,（２７）にそれぞれ接続されて、後段の入力保護
回路（２９）が構成されている。さらに、前記アルミニ
ウム配線（２３）は、内部回路（３０）に接続されてい
る。

【００１５】なお、上述の構成において保護用クランプ
素子として、保護ダイオードを用いているが、過大入力
電圧を減衰した電圧にクランプする素子であれば、これ
に限らず他の素子であっても構わない。例えば、ＭＯＳ
トランジスタのソースドレイン間のブレークダウンを用
いたクランプ素子でもよい。上記構成に基く本発明の特
徴とする点は以下の点にある。従来の入力保護回路を前段、後段の入力保護回路（２
８）,（２９）の２段構成とし、且つ直列に接続したこ
とである。前段の入力保護抵抗（１３）を後段の入力保護抵抗
（２１）よりも低抵抗に形成し、且つ抵抗幅Ｗ１を、抵
抗幅Ｗ２より広く形成したことである。

【００１６】具体的には、本実施例において、前記抵抗
値と抵抗幅はそれぞれＲ１＝２００Ω、Ｒ２＝１．０Ｋ
Ω、Ｗ１＝１０μｍ、Ｗ２＝４μｍとしている。ここ
で、入力保護抵抗（１３）については、入力端子（１
１）の周辺を取り囲む形で形成し、入力保護抵抗（２
１）については、つづら折りの形状とすることで、入力
端子（１１）周辺の空き領域の有効利用を図っている。

【００１７】次に上述した入力保護回路の動作は以下の
如くである。即ち、入力端子（１１）に印加された過大
入力電圧は、まず、前段の入力保護回路（２８）の入力
保護抵抗（１３）によって、前記入力保護抵抗（１３）
に接続された前段の保護ダイオード（１８）,（１９）
の接合破壊を防止する程度に、その電圧および電流を制
限すると共に、前記入力保護抵抗（１３）に接続された
前記保護ダイオード（１８）,（１９）による放電作用
により、前段の入力保護回路（２８）によって、後段の
入力保護抵抗（２１）が破壊に至らない程度に減衰され
る。

【００１８】その後さらに、抵抗値の高い後段の入力保
護抵抗（２１）と、保護ダイオード（２６）,（２７）
よりなる後段の入力保護回路（２９）によって、内部回
路（３０）を保護するのに十分低い電圧レベルまで減衰
される。ここで、前段の入力保護抵抗（１３）の抵抗幅
Ｗ１は、１０μｍと広く形成しているので、過大入力電
圧が直接印加されても破壊するおそれはない。

【００１９】したがって、上述した入力保護回路によれ
ば、パターン面積が小さく、且つ静電破壊強度を向上す
ることが可能となる。さらに、本発明の入力保護回路
は、静電破壊試験の一方法である人体帯電モデルをシミ
ュレートしたＭＩＬ規格（容量＝１００ＰＦ、抵抗値＝
１．５ＫΩの放電モデル）において、前記モードの試験
耐圧を大幅に向上できるという利点も有している。これ
は、前段の入力保護抵抗（１３）の抵抗値を低くした結
果、入力端子（１１）に印加される試験電圧が、試験抵
抗と前記入力保護抵抗（１３）の抵抗分割で決まる電圧
まで実質的に下げられるためである。

【００２０】

【発明の効果】本発明の入力保護回路によれば、高融点
金属シリサイドで入力保護抵抗を形成した場合でも、パ
ターン面積が小さく、且つ入力保護抵抗（１３）自体の
破壊を防止した、信頼性の高い入力保護回路が実現でき
る。また、前段の入力保護抵抗（１３）の抵抗値を低く
しているので、ＭＩＬ規格における静電耐圧の大幅な向
上が実現できる利点も有している。

【図面の簡単な説明】

【図１】本発明の実施例に係る入力保護回路の等価回路
図である。

【図２】図１における入力保護回路のパターンレイアウ
トの例を示す図である。

【図３】従来例の入力保護回路を示す等価回路図であ
る。

【図４】図３における破線内の部分のパターンレイアウ
トの例を示す図である。

Claims

【特許請求の範囲】

【請求項１】高融点金属シリサイドで形成される入力
保護抵抗と保護用クランプ素子を接続してなる入力保護
回路を入力端子と内部回路の間に直列に２段接続し、前
段の入力保護抵抗を後段の入力保護抵抗よりも低抵抗と
し、且つその抵抗幅を後段の入力保護抵抗の抵抗幅より
も広く形成したことを特徴とする入力保護回路。
【請求項２】前記保護用クランプ素子が保護ダイオード
であることを特徴とする請求項１記載の入力保護回路。