JP4279311B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、詳しくは、静電気等の高電圧印加による破壊から保護できるように保護回路を設けた半導体装置の構成に関する。

摩擦等による発生する静電気で数十Ｖ乃至数十ｋＶもの高電圧に帯電した人や機械等が半導体装置に触れたとき等に、静電気による電荷が半導体装置の端子及び内部回路を介して数μｓ乃至数ｍｓの短時間で放電することにより、半導体装置の内部素子が破壊されてその機能や特性を損ねる静電破壊といわれる破壊現象を起こすことがある。特に、回路素子として電界効果型（ＭＯＳ）トランジスタ等を有するＣＭＯＳやＢｉ−ＣＭＯＳ等といわれる半導体装置の場合には、そのゲート酸化膜の耐電圧が比較的低いとともに過大な高電圧が印加されるとゲート酸化膜が破壊され易いので、静電気等により印加された高電圧による電流をインピーダンスの低い電源電圧線（ＶDD）または基準電位線（ＧＮＤ）に流すようにした保護回路を入出力部毎に設けることにより、半導体装置を破壊から保護するようにしている。

図４に示す従来の半導体装置１０ａは、端子Ｔ１に接続された入出力部１ａと信号処理等を行う内部回路３とから構成され、入出力部１ａは端子Ｔ１と内部回路３との間の信号をバッファするための入出力回路２と、端子Ｔ１に印加された過大な高電圧が入出力回路２や内部回路３等にそのまま印加されないようにするための保護回路４ａと、から構成されている。保護回路４ａは、端子Ｔ１と入出力回路２との間に直列接続された抵抗１１及び１４と、それらの抵抗の接続点から電源電圧線（ＶDD）及び基準電位線（ＧＮＤ）に対して各々逆バイアス状態に接続されたダイオード１２及び１３と、から構成されている。

ここで、電源電圧をＶH （Ｖ）、基準電位をＶL （Ｖ）、各ダイオードの順方向電圧をＶF （Ｖ）として保護回路４ａの保護動作について説明する。静電気等により（ＶH ＋ＶF ）を越える電圧が端子Ｔ１に印加された場合には、抵抗１１及びダイオード１２を介する破線Ｉ１で示す経路で電流が流れるので、理論的には、抵抗１１で電圧降下された電圧（ＶH ＋ＶF ）しか入出力回路２や内部回路３等に印加されなくなって、高電圧印加による破壊から保護されるようになっている。同様に、（ＶL −ＶF ）より低い負電圧が端子Ｔ１に印加された場合は、抵抗１１及びダイオード１３を介する破線Ｉ２で示す経路で電流が流れるので、理論的には、抵抗１１で電圧降下された電圧（ＶL −ＶF ）しか印加されなくなり、高電圧印加による破壊から保護されるようになっている。

しかしながら、このような入出力部１ａを有する半導体装置１０ａは、電源電圧が印加された図示しない他の半導体装置とつながるバスライン等に端子Ｔ１を接続していると、半導体装置１０ａには電源電圧が印加されていない場合でも、ダイオード１２を介して電源電圧線に入力電圧よりダイオード１２の順方向電圧（ＶF ）分だけ低い電圧が印加されるようになり、半導体装置１０ａで不要な電力を消費してしまうとともに、その動作が不安定になってバスライン等を介して他の半導体装置に悪影響を与えてしまうことがあった。

ダイオード１２を無くせばこのような問題はなくなるが、ダイオード１２を単純に無くしただけではその静電破壊に対する保護機能が無くなってしまうので、静電気等による過大な高電圧が印加されたときに半導体装置１０ａの回路素子が破壊されて動作不良になってしまうことがあり、原因究明に手間取ったり半導体装置１０ａの付け換え作業に時間及び費用がかかることになってしまう。

そこで本発明はこれらの問題を解決し、半導体装置間のデータ通信等のために設けられたバスライン等に容易に接続できる入出力回路を有する半導体装置でありながら、その端子へ静電気等による過大な高電圧が印加されたときの耐電圧を向上した半導体装置を容易に提供できるようにすることを目的とする。

上述の問題を解決するために、請求項１の記載に係わる半導体装置は、端子Ｔ１から電源電圧線（ＶDD）の電圧よりも高電圧の信号を印加できる入出力回路２を有する半導体装置１０であって、端子Ｔ１と基準電位線（ＧＮＤ）との間にアノードを基準電位線側にして第１のダイオード１３を接続するとともに、端子Ｔ１と電源電圧線との間に抵抗１６を介してベースをエミッタに接続しコレクタを端子Ｔ１側にしたＮＰＮ型のトランジスタ１５とカソードを電源電圧線側にした第２のダイオード１２とを直列接続した保護回路４を有し、トランジスタ１５のパンチスルー電圧を越える電圧が端子Ｔ１に印加されたときにトランジスタ１５を介して該電圧による電流（Ｉ１またはＩ２）を電源電圧線に流せるようにし、入出力回路２に印加される電圧を低下するようにしたことを特徴とする。

また、請求項２の記載に係わる半導体装置は、請求項１に記載の半導体装置に加えて、保護回路２を介して流れる電流による電源線（ＶDD、ＧＮＤ）の電圧変動を抑えるための電源間保護回路５を端子Ｔ１近傍の基準電位線と電源電圧線との間に設けたことを特徴とする。このような構成により、請求項１及び請求項２の記載に係わる半導体装置は、半導体装置に印加されている電源電圧よりも高電圧の信号を接続しても不要な電流が端子から電源電圧線に対して流れることがないとともに、端子に静電気等による過大な高電圧が入力されたときには入出力回路及び内部回路等に印加される電圧が低下するように保護回路が動作するとともに、入出力部の電源電圧線または基準電位線の電圧が変動するのを抑制するように電源間保護回路が動作するようになる。

本発明によれば、半導体装置に印加されている電源電圧線の電圧よりも高電圧の信号を接続しても不要な電流が端子から電源電圧線に対して流れることがないので、半導体装置間に設けられたデータ通信のためのバスライン等に容易に接続することのできる半導体装置を提供できるという効果がある。また、端子に静電気等による異常入力電圧が印加されたときには入出力回路及び内部回路等に印加される電圧が低下するように保護回路が動作するとともに、入出力部の電源電圧線または基準電位線の電圧が変動するのを抑制するように電源間保護回路が動作するので、入出力回路及び内部回路等に印加される電圧が抑制されて静電気等が印加されることによる破壊に対する耐電圧を向上できるようになり、半導体装置の信頼性を向上できるという効果がある。

以下、本発明の実施の形態を各図面を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して重複する説明を簡略化するようにしている。また、以下の説明では、電源電圧線（ＶDD）の電圧をＶH （Ｖ）、基準電位線（ＧＮＤ）の電圧をＶL （Ｖ）、各ダイオードの順方向電圧をＶF （Ｖ）、トランジスタのパンチスルー電圧をＶPT（Ｖ）とするとともに、電源電圧線及び基準電位線を電源線と称し、端子Ｔ１に印加される入力信号の内保護回路のトランジスタ１５が導通する電圧（（ＶH ＋ＶPT＋ＶF ）または（ＶPT＋ＶF ））より低い電圧を「通常入力電圧」と称し、通常電圧を越える過大な高電圧（（ＶH ＋ＶPT＋ＶF ）より高い入力電圧または（ＶL−ＶF ）より低い電圧）を「異常入力電圧」と称して説明する。

図１は本発明の半導体装置１０の回路構成例を示し、半導体装置１０の入力端子または及び出力端子となる端子Ｔ１と、図示しない半導体装置につながるバスライン等に接続されて外部回路と信号伝達を行うための入出力部１と、伝達された信号を受けて信号処理等を行う内部回路３と、から構成されている。そして、入出力部１は端子Ｔ１と内部回路３との間の信号をバッファするための入出力回路２と、端子Ｔ１に異常入力電圧が印加されたときに入出力回路２や内部回路３等が破壊されることがないようにするための保護回路４と、入出力部１の電源線間に接続された電源間保護回路５とから構成されている。通常、入出力部１は主に半導体チップの周辺部に複数配置され、保護回路４は保護効果を上げるために端子Ｔ１のできるだけ近傍に配置されている。尚、図１では説明を簡単にするために端子Ｔ１につながる入出力部１を一つのみ示している。

入出力回路２は、外部回路からの信号を内部回路３に伝達する入力回路としてＣＭＯＳインバータ回路による入力回路２ａと、内部回路３からの信号を端子Ｔ１を介して外部回路に出力する出力回路としてＮＭＯＳオープンドレイン出力回路による出力トランジスタ２ｂとから構成されている。保護回路４は、端子Ｔ１と入出力回路２との間に直列接続された抵抗１１及び抵抗１４と、各抵抗の接続点と基準電位との間にアノードを基準電位側に接続されたダイオード１３と、各抵抗の接続点と電源電圧との間に直列接続されたトランジスタ１５及びダイオード１２とから構成されている。トランジスタ１５のコレクタは各抵抗の接続点に接続され、ベースは抵抗１６を介してエミッタに接続され、エミッタがダイオード１２のアノードに接続され、ダイオード１２を介して電源電圧に接続されている。トランジスタ１５のパンチスルー電圧は電源電圧よりも高い数Ｖ乃至十数Ｖに設定されている。抵抗１１及び１４は電源電圧線に対して寄生ダイオードが形成されないようにポリシリコン等で形成され、その抵抗値はそれぞれ数１０Ω乃至数１００Ω及び数１００Ω以上に設定され、抵抗１１は電流容量が大きくなるように抵抗１４に比べて太く形成されている。電源間保護回路５については、図２及び図３で後述する。

図１の回路の動作について説明する。まず、半導体装置１０に一定の電源電圧が印加されているとともに、端子Ｔ１に（ＶH ＋ＶPT＋ＶF ）以内の通常入力電圧の信号が入出力される通常の動作状態では次のような動作を行う。即ち、信号入力時には、出力トランジスタ２ｂが非導通状態（ＯＦＦ状態）に設定されるとともに、他の半導体装置から端子Ｔ１に信号が入力され、入力回路２ａを介して内部回路３に入力信号が伝達される。このとき、トランジスタ１５は非導通状態なので電源電圧線に電流が流れることはない。また、信号出力時には、内部回路３からの出力信号に応じて出力トランジスタ２ｂを導通状態（ＯＮ状態）または非導通状態にすることにより、端子Ｔ１に接続されたバスライン等を低レベルにしたり高レベルに保持することにより出力信号を伝達する。

また、半導体装置１０に電源電圧が印加されていないとともに、端子Ｔ１に（ＶPT＋ＶF ）以内の通常入力電圧の信号が入出力されている動作停止状態でも、保護回路４のトランジスタ１５は導通しないので、ダイオード１２を介して電源電圧線に電流が流れることはなく、半導体装置１０の電源電圧が供給されて動作することはない。

一方、静電気等による異常入力電圧が端子Ｔ１に印加されたような場合には、以下のような動作を行う。即ち、通常入力電圧（（ＶH ＋ＶPT＋ＶF ）または（ＶH ＋ＶPT））以上の電圧が端子Ｔ１に印加された場合には、トランジスタ１５がパンチスルーを起こして導通し破線Ｉ１で示す経路に沿って電流が流れるので、半導体装置１０の入出力回路２及び内部回路３等に印加される電圧は抵抗１１によって電圧降下され、理論上は（ＶH ＋ＶPT＋ＶF ）の電圧まで低くなる。また、端子Ｔ１に絶対値が（ＶL −ＶF ）以上の負電圧が印加された場合には、破線Ｉ２で示す経路で電流が流れるので、内部回路等に印加される電圧は抵抗１１によって電圧降下され、理論上は（ＶL −ＶF ）の電圧まで低くなる。

このように動作するので、通常動作時や動作停止時には半導体装置１０に印加されている電源電圧よりも高い電圧の入力信号を端子Ｔ１に印加しても不要な電流が流れて半導体装置１０で消費されることがないとともに、異常入力電圧が印加された場合には保護回路４を介して電流が流れることにより入出力回路２や内部回路３等を破壊から保護できるようになっている。

尚、上記の実施形態に代えて、トランジスタ１５とダイオード１２との接続順番を変えたり、抵抗１１の端子Ｔ１側にトランジスタ１５及びダイオード１２の保護回路を配置したり、抵抗１１の端子Ｔ１側に出力トランジスタ２ｂのドレインを接続して出力インピーダンスを下げるようにしても良い。また、端子Ｔ１を出力としてのみ使用する場合には抵抗１１及び１４の抵抗値をできるだけ小さくするか省略して使用したり、ダイオード１３として出力トランジスタ２ｂにより寄生的に形成されるダイオードを用いるようにしても良い。入出力回路２は入出力部１に設けるのではなく内部回路３内に設けるようにしたり、入出力部１と内部回路３との間に個別に設けるようにしても良く、入出力回路２内の回路構成は任意で構わない。更に、端子Ｔ１に入力する信号の電圧は、半導体装置１０に印加されている電源電圧と同じまたは電源電圧より低くても構わない。ように、になっている。

図２は図１の電源間保護回路５の具体的な回路構成例（５ａ）を示し、出願人が特許願平７−３３０８１８で出願したものと同様な構成を示している。即ち、ドレイン及びゲートが共に電源電圧に接続されるとともにソースが基準電位に接続されたＮＭＯＳ型のトランジスタ５ｃと、カソードが電源電圧に接続されアノードが基準電位に接続されたダイオード５ｄと、から構成されている。尚、トランジスタ５ｃは、内部回路３等に用いられる厚さが数百Å（オングストローム）のゲート酸化膜を用いたトランジスタと同一ではなく、素子を分離または保護するために形成された数千Å乃至１万数千Åの厚さをしたフィールド酸化膜をゲート酸化膜を用いてトランジスタが構成されているとともに、ソース及びドレイン間のチャネル長を内部回路３等で主に用いるトランジスタのチャネル長よりも長い数μｍに形成することにより、トランジスタのスレッショルド電圧（ＶTH）を十数Ｖになるように形成している。

このような構成により、図１に破線Ｉ１として示した経路に流れる電流により入出力部１の電源電圧線の抵抗値に応じてその電圧が部分的に上昇したような場合は、導通した電源間保護回路５を介して破線Ｉ３で示す経路に沿って基準電位線にも電流が流れ、電源電圧線の電圧変動が抑制されるようになる。また、同図に破線Ｉ２として示した経路に流れる電流により入出力部１の基準電位線の抵抗値に応じてその電圧が部分的に低下したような場合は、導通した電源間保護回路５を介して破線Ｉ４で示す経路に沿って電源電圧線にも電流が流れ、基準電位線の電圧変動が抑制されるようになる。更に、電源電圧線と基準電位線間の電圧がトランジスタ５ｃのスレッショルド電圧よりも大きくなった場合には、トランジスタ５ｃが導通して電源電圧線から基準電位線に向けて電流が流れるようになり電源電圧線と基準電位線間の電圧変動が抑制されるようになる。また、基準電位線の電圧が部分的に（ＶH ＋ＶF ）よりも高くなったような場合には、ダイオード５ｄを介して基準電位線から電源電圧線へ電流が流れるようになる。

図３は図１の電源間保護回路５の他の回路構成例（５ｂ）を示し、図２の電源間保護回路５ａに用いているＭＯＳトランジスタ５ｃに代えて、パンチスルー電圧（ＶPT2 ）が電源電圧よりも高い十数Ｖに設定されたＮＰＮ型のトランジスタ５ｅを用いた構成で、エミッタが基準電位に接続されるとともにベースが抵抗５ｆを介して基準電位に接続され、コレクタが電源電圧に接続されている。このような構成により、ＭＯＳトランジスタ５ｃのスレッショルド電圧ではなく、トランジスタ５ｅのパンチスルー電圧を導通の基準電圧として図２の回路と同様な動作を行うようになっている。

尚、電源間保護回路５は上述の回路に限定されるものではなく、例えば、図２及び図３に示す電源間保護回路を一つの入出力部１に同時に形成したり、半導体チップの周辺に形成された複数の入出力部毎に配置したり、複数の端子に連なるなるように配置したりしても良い。また、図２及び図３に示すダイオード５ｄを省略し、素子形成時に寄生的に形成されるダイオードにより同様な効果を得るようにしても良い。

本発明の実施形態を示す回路図、 本発明に用いる電源間保護回路の具体例を示す回路図、 本発明に用いる電源間保護回路の他の具体例を示す回路図、 従来の保護回路例を示す回路図である。

符号の説明

１ ：入出力部
２ ：入出力回路
３ ：内部回路
４ ：保護回路
５ ：電源間保護回路
１０：半導体装置

Claims (2)

1. 端子から電源電圧線の電圧よりも高電圧の信号を印加できる入出力回路を有する半導体装置であって、前記端子と基準電位線との間にアノードを基準電位線側にして第１のダイオードを接続するとともに、前記端子と電源電圧線との間に抵抗を介してベースをエミッタに接続しコレクタを前記端子側にしたＮＰＮ型のトランジスタとカソードを電源電圧線側にした第２のダイオードとを直列接続した保護回路を有し、前記トランジスタのパンチスルー電圧を越える電圧が前記端子に印加されたときに前記トランジスタを介して該電圧による電流を電源電圧線に流せるようにし、前記入出力回路に印加される電圧を低下するようにしたことを特徴とする半導体装置。
2. 前記保護回路を介して流れる電流による電源線の電圧変動を抑えるための電源間保護回路を前記端子近傍の基準電位線と電源電圧線との間に設けたことを特徴とする請求項１に記載の半導体装置。

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