JP2005101622A

JP2005101622A - 半導体装置

Info

Publication number: JP2005101622A
Application number: JP2004293145A
Authority: JP
Inventors: Noriaki Hiraga; 則秋平賀
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2004-10-06
Filing date: 2004-10-06
Publication date: 2005-04-14

Abstract

【課題】半導体装置の端子へ静電気等による高電圧が印加されたときの耐電圧を向上できるようにするとともに、高速な信号の伝達が可能な入出力回路を有する半導体装置を提供できるようにする。
【解決手段】半導体装置１０の入出力部１の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタと、カソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードと、ドレイン及びゲートが共に電源電圧に接続されるとともにソースが基準電位に接続されたＮＭＯＳのトランジスタとからなる電源間保護回路を同一チップに複数の電源間保護回路４が構成することで、前記トランジスタのパンチスルー電圧を前記所定電圧とすることで半導体装置の内部回路３に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする。
【選択図】図１

Description

本発明は半導体装置に関し、詳しくは、入出力部に保護回路を設けて静電気等の高電圧印加による破壊から保護できるようにした半導体装置に関する。

摩擦等による発生する静電気で数十Ｖ乃至数十ｋＶもの高電圧に帯電した人や機械等が半導体装置に触れたとき等に、静電気による電荷が半導体装置の端子及び内部回路を介して数μｓ乃至数ｍｓの短時間で放電することにより半導体装置の内部素子が破壊され、その機能や特性を損ねることがある。特に、ゲート酸化膜の耐電圧が比較的低い電界効果型（ＭＯＳ）トランジスタを内部回路に有するＣＭＯＳやＢｉ−ＣＭＯＳ等の半導体装置の場合は、過大な高電圧の印加によりトランジスタのゲート酸化膜が破壊され易いので、一般的に、静電気等により印加された高電圧による電流をインピーダンスの低い電源電圧線（ＶDD）または基準電位線（ＧＮＤ）に流すして半導体装置を破壊から保護するようにした保護回路を入出力部毎に設けるようにしている。

図４に示す従来の半導体装置１０ａは、端子Ｔ１に接続された入出力部１ａと信号処理等を行う内部回路３とから構成され、更に、入出力部１ａは端子Ｔ１と内部回路３との間の信号をバッファするための入出力回路２と、端子Ｔ１と入出力回路２との間に直列接続されたポリシリコン等からなる抵抗１１及び抵抗１４とそれらの抵抗の接続点から電源電圧線及び基準電位線に対して各々逆バイアス状態に接続されたダイオード１２及び１３とからなる保護回路と、から構成されている。

ここで、電源電圧をＶH （Ｖ）、基準電位をＶL （Ｖ）、各ダイオードの順方向電圧をＶF
（Ｖ）とすると、静電気等により（ＶH ＋ＶF ）を越える電圧が端子Ｔ１に印加された場合には、抵抗１１及びダイオード１２を介する点線Ｉ１で示す経路で電流が流れて抵抗１１により電圧降下するので、理論的には、入出力回路２や内部回路３に（ＶH
＋ＶF ）より高い電圧が印加されることはなく、内部回路３は高電圧印加による破壊から保護されるようになっている。同様に、（ＶL −ＶF ）より低い負電圧が端子Ｔ１に印加された場合は、抵抗１１及びダイオード１３を介する点線Ｉ２で示す経路で電流が流れて抵抗１１により電圧降下するので、（ＶL
−ＶF ）より低い電圧が印加されて入出力回路２や内部回路３が破壊することはないようになっている。

しかしながら、電源電圧線や基準電位線等の各電源線は、アルミニウム等の配線を形成す金属の配線抵抗や、配線と素子との接続部による接続（コンタクト）抵抗等の抵抗を有しているので、実際的には、各ダイオードを経由して流入した電流により各電源線の電圧が変動することがある。

特に、入出力部１ａが半導体装置の電源電圧端子や基準電位端子から離れた位置に配置されているような場合には、各電源線の配線抵抗が大きくなっているので、電源電圧線または基準電位線のみを使用して電流を流しても各電源線の電圧変動を十分に抑制することができず、電源電圧線が（ＶH ＋ＶF ）より高い電圧になったり、基準電位線が（ＶL −ＶF ）より低い電圧になったりし易かった。また、一般的な製造条件で形成された半導体装置の場合には、保護回路を構成する各ダイオードの逆バイアスされたときの耐電圧やインバータ回路２ａ等の入力ゲートの耐電圧は特別高くはないので高電圧印加により破壊され易いとともに、各ダイオードは大電流が流れることにより熱破壊され易いので、前述のように各電源線間の電圧が変動して入出力部１ａや内部回路３の耐電圧よりも高い電圧になる場合には、半導体装置の回路素子が破壊されて所定の機能を実現できなくなることもあった。

従って、静電気等が端子Ｔ１に印加されることにより流れる電流で各電源線の電圧が変動して半導体装置が破壊されるのを防止するためには、抵抗１１の抵抗値を数百Ω以上できるだけ大きく設定するとともに抵抗１１の許容電流が大きくなるように抵抗の配線幅を広くし、十分な電圧降下及び電流制限効果が得られるようにしなければならなかった。また、入出力回路２の寄生容量とともに積分回路を形成する抵抗１４の抵抗値も可能な限り大きくする方が効果も大きくなっていた。しかし、各抵抗の抵抗値を大きくすると、時定数が大きくなってしまうために高速な入力信号を伝達することが困難になるとともに、半導体装置のチップサイズが大型化して半導体装置が高価になっていた。

更に、携帯機器等の基板に半導体装置１０ａを取り付けた状態で機器の外部からの静電気等が印加されるような場合でも、半導体装置１０ａの耐電圧が十分にないと入出力部１ａや内部回路３が破壊されて機器動作が不良になってしまうことがあり、原因究明に手間取ったり半導体装置の付け換え作業に時間及び費用がかかっていた。

そこで本発明はこれらの問題を解決し、半導体装置の端子へ静電気等による高電圧が印加されたときの耐電圧を向上できるようにするとともに、高速な信号の伝達が可能な入出力回路を有する半導体装置を提供できるようにすることを目的とする。

前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタと、カソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードと、ドレイン及びゲートが共に電源電圧に接続されるとともにソースが基準電位に接続されたＮＭＯＳのトランジスタとからなる電源間保護回路を同一チップに複数の電源間保護回路が構成することで、前記トランジスタのパンチスルー電圧を前記所定電圧とすることで半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする。

請求項２の記載に係わる半導体装置は、前記電源線間保護回路を複数の入出力部毎に配置したことを特徴とする。

従って、請求項１乃至請求項２の記載に係わる半導体装置は、電源電圧線及び
基準電位線間の電圧が所定電圧を越えたときに電源間保護回路が電源電圧線及び基準電位線間を導通するように動作する。

以上のように本発明によれば、請求項１乃至請求項２の記載に係わる半導体装置は、電源電圧線及び基準電位線間の電圧が所定の基準電圧を越えたときに電源間保護回路が電源電圧線及び基準電位線間を導通するように動作するので、入出力部の電源電圧線または基準電位線の電圧が所定の電圧よりも大きくなるのを抑制することができるようになり、入出力回路及び内部回路に異常電圧が印加されることが抑制され、静電気等による破壊に対する耐電圧が向上するという効果がある。

以下、本発明の実施の形態を図１乃至図３を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して重複する説明を簡略化するようにしている。また、以下の説明では、電源電圧線の電圧をＶH （Ｖ）、基準電位線の電圧をＶL （Ｖ）、ダイオードの順方向電圧をＶF （Ｖ）、電源電圧線及び基準電位線を電源線、端子Ｔ１に印加された電圧による電流が配線抵抗を有する各電源線に流れることにより各電源線電圧が変動して電源間保護回路４で予め設定した電源線間電圧を越えるような印加電圧を「異常電圧」として説明する。

図１は本発明の電源間保護回路４を設けた半導体装置１０の回路構成を示し、半導体チップの周辺部に主に配置されて外部と信号を伝達するための入出力部１と、信号処理等を行う内部回路３と、半導体装置１０の入力または出力となる端子Ｔ１と、から構成されている。そして、入出力部１は端子Ｔ１と内部回路３との間の信号をバッファするための入出力回路２と、端子Ｔ１と入出力回路２との間に直列接続された抵抗１１及び抵抗１４と、抵抗１１及び１４の接続点から各電源線に対して各々逆バイアス状態に接続されたダイオード１２及び１３とからなる保護回路と、入出力部１の電源線の間に接続された電源間保護回路４とから構成されている。また、入出力回路２は端子Ｔ１からの信号を内部回路３に供給するためのインバータ回路２ａと、内部回路３からの信号を端子Ｔ１を介して外部に出力するためにオープンドレイン形式で接続されたＮＭＯＳ型のトランジスタ２ｂとから構成されている。

動作について説明する。まづ、端子Ｔ１に定格の電源電圧範囲内の信号が入出力される通常の動作では、信号入力時には出力トランジスタ２ｂが非導通状態（ＯＦＦ状態）に設定されるとともに、図示しない他の回路から端子Ｔ１に定格電圧範囲内の信号が入力され、インバータ２ａを介して内部回路３に供給するように動作する。また、信号出力時には内部回路３からの出力信号に応じてトランジスタ２ｂを導通状態（ＯＮ状態）または非導通状態にすることにより、端子Ｔ１から信号を出力するように動作する。このように通常の動作状態では、端子Ｔ１には定格電圧内の電圧が入出力されるだけなので、ダイオード１２、１３及び電源間保護回路４に電流は流れない。

一方、静電気等が端子Ｔ１に印加された場合には、以下のような動作を行う。即ち、端子Ｔ１に（ＶH ＋ＶF ）以上で異常電圧以下の電圧が印加された場合にはＩ１で示す経路に沿って電流が流れ、異常電圧を越える電圧が印加されて電源電圧線の電圧が部分的に上昇したような場合にはＩ１で示す経路で電流が流れるとともに、Ｉ３で示す経路に沿って導通した電源間保護回路４を介して基準電位線にも電流が流れるようになる。同様に、絶対値が（ＶL
−ＶF ）以上で異常電圧以下の電圧が印加された場合にはＩ２で示す経路で電流が流れ、異常電圧を越える電圧が印加されて基準電位線の電圧が部分的に低下したような場合にはＩ２で示す経路で電流が流れるとともに、Ｉ４で示す経路に沿って導通した電源間保護回路４を介して電源電圧線にも電流が流れるようになる。

また、入出力部１の基準電位線に静電気等による電圧印加により大電流が流れて基準電位線の電圧が部分的に電源間保護回路４で予め設定した電圧よりも高くなったような場合には、電源間保護回路４を介して基準電位線から電源電圧線に向けて電流が流れるようになる。このような動作により、静電気等による異常電圧が端子Ｔ１に印加された場合には、電源間保護回路４で予め設定された電圧で電源間保護回路４が導通することにより、各電源線を介して異常電圧による電流を流せるようになるので、各電源線間の電圧変動は従来に比べて小さくなり、電圧変動によって入出力回路２や内部回路３等が破壊されるのをより抑制できるようになる。また、このように保護効果が向上するので、従来と同程度の保護効果を期待する場合には抵抗１１の抵抗値を従来に比べて小さくでき、より高速な信号の入出力が可能になる。

尚、上記の実施の形態に代えて、出力インピーダンスを下げるためにトランジスタ２ｂのドレインを抵抗１１の端子Ｔ１側に接続しても良い。また、端子Ｔ１を出力としてのみ使用する場合には抵抗１１及び１４の抵抗値をできるだけ小さくするか省略して使用したり、ダイオード１２及び１３として出力トランジスタにより寄生的に形成されるダイオードを用いるようにしても構わない。また、入出力回路２は入出力部１に設けないで内部回路３内に設けたり、入出力部１と内部回路３との間に個別に設けても良く、入出力回路２内の回路構成及び位置は任意で構わない。

図２は図１の電源間保護回路４の具体的な回路例を示し、ドレイン及びゲートが共に電源電圧に接続されるとともにソースが基準電位に接続されたＮＭＯＳ型のトランジスタ４ｃと、カソードが電源電圧に接続されアノードが基準電位に接続されたダイオード４ｄと、から構成されている。尚、トランジスタ４ｃは、内部回路３等に用いられる厚さが数百Ａ（オングストローム）のゲート酸化膜を用いたトランジスタではなく、素子を分離または保護するために形成された数千Ａ乃至１万数千Ａの厚さをしたフィールド酸化膜をゲート酸化膜として用いてトランジスタを構成されているとともに、ソース及びドレイン間のチャネル長を内部回路３等で主に用いるトランジスタのチャネル長よりも長い数μｍに形成することにより、トランジスタのスレッショルド電圧（ＶTH）を十数Ｖになるように形成している。

このような構成により、図１にＩ１として示した経路に流れる電流により入出力部１の電源電圧線の電圧が部分的に上昇するか、同図にＩ２として示した経路に流れる電流により入出力部１の基準電位線の電圧が部分的に低下して電源電圧線と基準電位線間の電圧がトランジスタ４ｃのスレッショルド電圧よりも大きくなった場合には、トランジスタ４ｃが導通して電源電圧線から基準電位線に向けて電流が流れるようになる。また、基準電位線の電圧が部分的に（ＶH ＋ＶF ）よりも高くなったような場合には、ダイオード４ｄを介して基準電位線から電源電圧線へ電流が流れるようになる。

図３は本発明の電源間保護回路の他の具体的な回路例を示し、電源保護回路４ｂは、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタ４ｅと、カソードが電源電圧に接続されアノードが基準電位に接続されたダイオード４ｆと、から構成された複数の電源間保護回路４ｇが分布定数的に接続された構成で、トランジスタ４ｅのパンチスルー電圧が十数Ｖになるように形成されている。尚、図３中の各抵抗は配線抵抗やコンタクト抵抗等の寄生抵抗を表している。また、トランジスタ４ｅのベースには接合容量等の寄生容量が存在するが、容量値が小さいのでノイズ等で長時間トランジスタ４ｅが導通し続けることはなく、通常の動作を行うことができる。

このような構成により、図１のＩ１に示す経路で流れる電流により入出力部１の電源電圧線の電圧が部分的に上昇するか、同図にＩ２で示す経路で流れる電流により入出力部１の基準電位線の電圧が部分的に低下して電源電圧線と基準電位線間の電圧がトランジスタ４ｅのパンチスルー電圧よりも大きくなった場合には、トランジスタ４ｅが導通して電源電圧線から基準電位線に向けて電流が流れるようになる。また、基準電位線の電圧が部分的に電源電圧よりも高くなったような場合には、ダイオード４ｆを介して基準電位線から電源電圧線へ電流が流れるようになる。

尚、本発明は上述の実施の形態に限定されるものではなく、例えば、図２及び図３に示す電源間保護回路を一つの入出力部に同時に形成したり、複数の入出力部毎に配置するように形成しても良い。更に、図１では１つの入出力部１しか示していないが、通常の半導体装置では複数の入出力部１と複数の端子Ｔ１が半導体チップの周辺に形成されているので、図２の電源間保護回路４ａを複数の端子に連なるなるように配置したり、図３の電源間保護回路４ｇを個別の端子毎に配置するようにしても良い。また、図２に示すダイオード４ｄや図３に示すダイオード４ｆを省略し、素子形成時に寄生的に形成されるダイオードにより同様な効果を得るようにしても良いし、図３に示す電源間保護回路４ｂの場合にはダイオードの順方向電圧に代えてトランジスタ４ｅの逆方向のパンチスルー電圧を使用するようにしても良い。更に、抵抗１１の端子Ｔ１側にもダイオードを付加したり、抵抗１１を拡散抵抗で形成することににより分布定数的にダイオードを形成したり、出力形式に合わせてダイオードを省略したりした半導体装置の場合でも本発明の電源間保護回路を同様に使用することができる。

本発明の実施の形態を示す回路図、本発明の電源間保護回路の具体例を示す回路図、本発明の他の電源間保護回路の具体例を示す回路図、従来の保護回路例を示す回路図である。

符号の説明

１：入出力部
２：入出力回路
３：内部回路
４：電源間保護回路

Claims

入力または出力となる端子を有する入出力部と前記入出力部と信号を伝達して信号処理を行う内部回路とを有する半導体装置において、
前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタと、カソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードと、ドレイン及びゲートが共に電源電圧に接続されるとともにソースが基準電位に接続されたＮＭＯＳのトランジスタとからなる電源間保護回路を同一チップに複数の電源間保護回路が構成することで、前記トランジスタのパンチスルー電圧を前記所定電圧とすることで半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする半導体装置。
前記電源線間保護回路を複数の入出力部毎に配置した請求項１に記載の半導体装置。