JPH1070246A - 半導体装置の保護素子 - Google Patents
半導体装置の保護素子Info
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- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 本発明は、電流密集化現像を防止して素子の
熱的破壊を防ぐことのできる半導体装置の保護素子を提
供することを目的とする。 【解決手段】 本発明の半導体装置の保護素子は、ウェ
ル、ソース及びドレイン領域を有している半導体基板
と、前記半導体基板の上に形成されている複数の平行な
ゲート枝と、前記複数のゲート枝の間に形成され、前記
ドレイン領域と接続している複数のドレイン枝と、前記
ドレイン枝を連結する複数の抵抗と、前記複数のゲート
枝の間に形成されて前記ソース領域及び前記ウェルと接
続されているソース／ウェルパターンとからなることを
特徴とする。
熱的破壊を防ぐことのできる半導体装置の保護素子を提
供することを目的とする。 【解決手段】 本発明の半導体装置の保護素子は、ウェ
ル、ソース及びドレイン領域を有している半導体基板
と、前記半導体基板の上に形成されている複数の平行な
ゲート枝と、前記複数のゲート枝の間に形成され、前記
ドレイン領域と接続している複数のドレイン枝と、前記
ドレイン枝を連結する複数の抵抗と、前記複数のゲート
枝の間に形成されて前記ソース領域及び前記ウェルと接
続されているソース／ウェルパターンとからなることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の保護
素子に係り、より詳しくは半導体装置の保護素子で用い
られる梯子構造のＮＭＯＳトランジスタに関するもので
ある。
素子に係り、より詳しくは半導体装置の保護素子で用い
られる梯子構造のＮＭＯＳトランジスタに関するもので
ある。
【０００２】
【従来の技術】一般的な半導体装置の入出力保護回路は
内部回路の入力端、または出力端に大きい電流が急に流
入する場合に、内部回路を保護するために付加されるも
ので、このとき、大きい電流が流入するのは主に静電気
放電（ＥＳＤ：electrostaticdischarge)のためであ
る。保護回路に使用される保護素子としては主にダイオ
ード、抵抗、トランジスタなどがある。
内部回路の入力端、または出力端に大きい電流が急に流
入する場合に、内部回路を保護するために付加されるも
ので、このとき、大きい電流が流入するのは主に静電気
放電（ＥＳＤ：electrostaticdischarge)のためであ
る。保護回路に使用される保護素子としては主にダイオ
ード、抵抗、トランジスタなどがある。
【０００３】この中でもトランジスタ、特にＮＭＯＳ
（Ｎ type metal−oxide semiconduct−or）トランジス
タはダイオードに比べて漏洩電流が大きい欠点がある以
外にはトリガ(trigger)電圧、スナップバック(snap−ba
ck)電圧、動的抵抗(dynamic re−sistance)などの保護
特性の異なる他の素子よりも優秀であるので、ＣＭＯＳ
(complementary ＭＯＳ）回路で主に使用されている。
（Ｎ type metal−oxide semiconduct−or）トランジス
タはダイオードに比べて漏洩電流が大きい欠点がある以
外にはトリガ(trigger)電圧、スナップバック(snap−ba
ck)電圧、動的抵抗(dynamic re−sistance)などの保護
特性の異なる他の素子よりも優秀であるので、ＣＭＯＳ
(complementary ＭＯＳ）回路で主に使用されている。
【０００４】Ｐ型基板に形成されているＮ+ソース、ド
レイン及びその上のゲートとからなるＮＭＯＳトランジ
スタを保護素子で用いる際には、ゲートとウェル(well)
及びソースを接地させて、ドレインは入力端、または出
力端のパッド(pad)に連結して使用する。
レイン及びその上のゲートとからなるＮＭＯＳトランジ
スタを保護素子で用いる際には、ゲートとウェル(well)
及びソースを接地させて、ドレインは入力端、または出
力端のパッド(pad)に連結して使用する。
【０００５】このようなＮＭＯＳトランジスタの保護能
力はゲートの幅に大きく依存するが、保護能力を向上さ
せるためにはゲート幅を大きく維持しなければならな
い。
力はゲートの幅に大きく依存するが、保護能力を向上さ
せるためにはゲート幅を大きく維持しなければならな
い。
【０００６】ところが、半導体チップ(chip)の大きさが
制限されている場合とか、回路配置のために片側の方向
にゲートの幅を伸ばせない場合には、梯子(ladder）、
または指（finger）構造を用いる。
制限されている場合とか、回路配置のために片側の方向
にゲートの幅を伸ばせない場合には、梯子(ladder）、
または指（finger）構造を用いる。
【０００７】以下、添付図面を参照して従来の梯子構造
のＭＯＳトランジスタについて説明する。
のＭＯＳトランジスタについて説明する。
【０００８】図２は従来の梯子構造のＭＯＳトランジス
タの配置図であって次のような構造からなる。まず、ゲ
ートパターン１の構造を見ると、横方向に一つの枝が形
成され、その枝から直角に多数のゲート枝Ｇが平行に分
かれる構造になっている。
タの配置図であって次のような構造からなる。まず、ゲ
ートパターン１の構造を見ると、横方向に一つの枝が形
成され、その枝から直角に多数のゲート枝Ｇが平行に分
かれる構造になっている。
【０００９】次に、ゲートパターン１のもとの枝と平行
にドレインパターン３のもとの枝が横に形成され、ゲー
ト枝Ｇが形成されている部分の横にソース／ウェルパタ
ーン２のもとの枝が形成されている。ドレインパターン
３及びソース／ウェルパターン２のもとの枝からゲート
パターン１のゲート枝Ｇの間に交互にドレイン枝Ｄ及び
ソース枝Ｓが形成され、両端のゲート枝Ｇの外側にはそ
れぞれソース／ウェル枝Ｓ／Ｗが形成されている。ソー
ス枝Ｓ及びドレイン枝Ｄは下部に形成されている多数の
ソース接触口１０及びドレイン接触口３０を通じて半導
体基板のＮ活性領域４０と連結されている。
にドレインパターン３のもとの枝が横に形成され、ゲー
ト枝Ｇが形成されている部分の横にソース／ウェルパタ
ーン２のもとの枝が形成されている。ドレインパターン
３及びソース／ウェルパターン２のもとの枝からゲート
パターン１のゲート枝Ｇの間に交互にドレイン枝Ｄ及び
ソース枝Ｓが形成され、両端のゲート枝Ｇの外側にはそ
れぞれソース／ウェル枝Ｓ／Ｗが形成されている。ソー
ス枝Ｓ及びドレイン枝Ｄは下部に形成されている多数の
ソース接触口１０及びドレイン接触口３０を通じて半導
体基板のＮ活性領域４０と連結されている。
【００１０】一方、左右の両端に位置するソース／ウェ
ル枝Ｓ／Ｗは外側の接触口２０を通じて半導体基板のＰ
活性領域５０と連結され、また内側のソース接触口１０
を通じてＮ活性領域４０と連結されている。また、ソー
ス／ウェルパターン２のもとの枝にもウェル接触口２０
が形成されている。結局、ソース接触口１０とウェル接
触口２０は梯子の姿のＭＯＳトランジスタを囲んでい
る。
ル枝Ｓ／Ｗは外側の接触口２０を通じて半導体基板のＰ
活性領域５０と連結され、また内側のソース接触口１０
を通じてＮ活性領域４０と連結されている。また、ソー
ス／ウェルパターン２のもとの枝にもウェル接触口２０
が形成されている。結局、ソース接触口１０とウェル接
触口２０は梯子の姿のＭＯＳトランジスタを囲んでい
る。
【００１１】一方、ドレインパターン３は入力端、また
は出力端と連結され、ソースパターン２は接地されてい
る。
は出力端と連結され、ソースパターン２は接地されてい
る。
【００１２】
【発明が解決しようとする課題】しかしながら、この構
造では電流密集化による素子破壊現像のために静電気保
護性能が低下する問題点がある。
造では電流密集化による素子破壊現像のために静電気保
護性能が低下する問題点がある。
【００１３】この構造で電流密集化(localization)現像
が発生する理由は、ウェル接触口２０とソース接触口１
０との間の距離の違いから発生する抵抗の差のためであ
る。ウェル接触口２０から遠く離れているソースでは、
その下のウェル領域の抵抗は大きくなる。ソースとウェ
ルとを接地する際、ドレインに陽の静電気が印加される
と、ウェル接触口２０と遠く離れているソースが最先に
ターンオンされる。一旦、ソースが順方向にターンオン
されると、ターンオンされるソースと一番近いドレイン
側に電流が密集して素子の放電力が低下する。
が発生する理由は、ウェル接触口２０とソース接触口１
０との間の距離の違いから発生する抵抗の差のためであ
る。ウェル接触口２０から遠く離れているソースでは、
その下のウェル領域の抵抗は大きくなる。ソースとウェ
ルとを接地する際、ドレインに陽の静電気が印加される
と、ウェル接触口２０と遠く離れているソースが最先に
ターンオンされる。一旦、ソースが順方向にターンオン
されると、ターンオンされるソースと一番近いドレイン
側に電流が密集して素子の放電力が低下する。
【００１４】本発明の目的は、かかる問題点を解決する
ためのもので、電流密集化現象を防止して素子の熱的破
壊を防ぐことに目的がある。
ためのもので、電流密集化現象を防止して素子の熱的破
壊を防ぐことに目的がある。
【００１５】
【発明を解決するための手段】かかる目的を達成するた
めの本発明に従う半導体装置の保護素子は、ウェル、ソ
ース及びドレイン領域を有している半導体基板と、前記
半導体基板の上に形成されている複数の平行なゲート枝
と、前記複数のゲート枝の間に形成され、前記ドレイン
領域と接続している複数のドレイン枝と、前記ドレイン
枝を連結する複数の抵抗と、前記複数のゲート枝の間に
形成されて前記ソース領域及び前記ウェルと接続されて
いるソース／ウェルパターンとからなることを特徴とす
る。
めの本発明に従う半導体装置の保護素子は、ウェル、ソ
ース及びドレイン領域を有している半導体基板と、前記
半導体基板の上に形成されている複数の平行なゲート枝
と、前記複数のゲート枝の間に形成され、前記ドレイン
領域と接続している複数のドレイン枝と、前記ドレイン
枝を連結する複数の抵抗と、前記複数のゲート枝の間に
形成されて前記ソース領域及び前記ウェルと接続されて
いるソース／ウェルパターンとからなることを特徴とす
る。
【００１６】ここに、ドレイン枝は半導体装置の入出力
端と連結され、ソース／ウェルパターンは接地されてい
ることが望ましく、このとき、ウェルとソース／ウェル
パターンとの接続点は半導体装置の入出力端の側に形成
されていることが良い。
端と連結され、ソース／ウェルパターンは接地されてい
ることが望ましく、このとき、ウェルとソース／ウェル
パターンとの接続点は半導体装置の入出力端の側に形成
されていることが良い。
【００１７】このように構成したことにより、外部から
流れ込む電流がウェルとソース／ウェルパターンの接続
点から遠いところから順番に流れて電流の密集化現像を
防止することができる。
流れ込む電流がウェルとソース／ウェルパターンの接続
点から遠いところから順番に流れて電流の密集化現像を
防止することができる。
【００１８】
【発明の実施の形態】本発明の一実施形態に従う半導体
装置の保護素子に係り、図面を参照して詳細に説明す
る。
装置の保護素子に係り、図面を参照して詳細に説明す
る。
【００１９】図１は本発明の実施形態に従う梯子構造の
ＮＭＯＳトランジスタであって、図２に図示する構造と
比較すると次の点が違う。
ＮＭＯＳトランジスタであって、図２に図示する構造と
比較すると次の点が違う。
【００２０】まず、図２でソース／ウェル枝Ｓ／Ｗは左
右の両端に形成されていたが、本実施形態ではソース／
ウェル枝Ｓ／Ｗが入力端、または出力端に近いドレイン
枝Ｄ3側のみに一つ形成されている。ソース／ウェル枝
Ｓ／Ｗの外側には半導体基板のＰ活性領域５０と連結さ
れるウェル接触口２０が形成されており、Ｐ活性領域５
０もウェル接触口２０下部のみに形成されており、ソー
ス／ウェルパターン２のもとの枝の下部には形成されて
いない。最後に、ドレイン枝Ｄ1、Ｄ2、Ｄ3の間にはそ
れぞれ抵抗Ｒ1、Ｒ2が形成されている。
右の両端に形成されていたが、本実施形態ではソース／
ウェル枝Ｓ／Ｗが入力端、または出力端に近いドレイン
枝Ｄ3側のみに一つ形成されている。ソース／ウェル枝
Ｓ／Ｗの外側には半導体基板のＰ活性領域５０と連結さ
れるウェル接触口２０が形成されており、Ｐ活性領域５
０もウェル接触口２０下部のみに形成されており、ソー
ス／ウェルパターン２のもとの枝の下部には形成されて
いない。最後に、ドレイン枝Ｄ1、Ｄ2、Ｄ3の間にはそ
れぞれ抵抗Ｒ1、Ｒ2が形成されている。
【００２１】それでは、かかる保護素子の動作を詳細に
説明する。
説明する。
【００２２】入力端、または出力端から電流が入ると、
前記のようにウェル接触口２０から遠く離れているドレ
イン枝Ｄ1から電流が流入する。そして、この電流が密
集化されて素子の熱的破壊現象が発生する前に、この電
流により抵抗Ｒ1に印加される電圧とドレイン枝Ｄ1に印
加される電圧が合わせてドレイン枝Ｄ2にかかって、抵
抗がない場合より早く電流が流入する。同様にドレイン
枝Ｄ3にも電圧が印加されて電流が早く流入する。
前記のようにウェル接触口２０から遠く離れているドレ
イン枝Ｄ1から電流が流入する。そして、この電流が密
集化されて素子の熱的破壊現象が発生する前に、この電
流により抵抗Ｒ1に印加される電圧とドレイン枝Ｄ1に印
加される電圧が合わせてドレイン枝Ｄ2にかかって、抵
抗がない場合より早く電流が流入する。同様にドレイン
枝Ｄ3にも電圧が印加されて電流が早く流入する。
【００２３】
【発明の効果】このようにドレイン枝の間に抵抗を形成
し、半導体装置の入出力端と近いドレイン枝の側のみに
ウェル接触口を形成するので、電流の密集化現象が発生
する前に電流を分散させて素子の破壊を防ぐことができ
る。
し、半導体装置の入出力端と近いドレイン枝の側のみに
ウェル接触口を形成するので、電流の密集化現象が発生
する前に電流を分散させて素子の破壊を防ぐことができ
る。
【図１】本発明の一実施形態に従う梯子構造のＮＭＯＳ
トランジスタの構造を示す配置図である。
トランジスタの構造を示す配置図である。
【図２】半導体装置の保護素子で用いられる従来の梯子
構造のＮＭＯＳトランジスタの構造を示す配置図であ
る。
構造のＮＭＯＳトランジスタの構造を示す配置図であ
る。
１ ゲートパターン ２ ソース／ウェルパターン ３ ドレインパターン １０ ソース接触口 ２０ ウェル接触口 ３０ ドレイン接触口 ４０ Ｎ活性領域 ５０ Ｐ活性領域 Ｄ、Ｄ1、Ｄ2、Ｄ3 ドレイン枝 Ｒ1、Ｒ2 抵抗 Ｓ／Ｗ ソース／ウェル枝
Claims (3)
- 【請求項１】 ウェル、ソース及びドレイン領域を有し
ている半導体基板と、 前記半導体基板の上に形成されている複数の平行なゲー
ト枝と、 前記複数のゲート枝の間に形成され、前記ドレイン領域
と接続している複数のドレイン枝と、 前記ドレイン枝を連結する複数の抵抗と、 前記複数のゲート枝の間に形成されて前記ソース領域及
び前記ウェルと接続されているソース／ウェルパターン
とからなることを特徴とする半導体装置の保護素子。 - 【請求項２】 前記ドレイン枝は前記半導体装置の入出
力端と連結されており、前記ソース／ウェルパターンは
接地されていることを特徴とする請求項１に記載の半導
体装置の保護素子。 - 【請求項３】 前記ソース／ウェルパターンと前記ウェ
ルとの接続点は前記半導体装置の入出力端に近いドレイ
ン枝側に形成されていることを特徴とする請求項２に記
載の半導体装置の保護素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024426A KR100188135B1 (en) | 1996-06-27 | 1996-06-27 | Protection device of semiconductor device |
| KR1996-24426 | 1996-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070246A true JPH1070246A (ja) | 1998-03-10 |
Family
ID=19463826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172414A Pending JPH1070246A (ja) | 1996-06-27 | 1997-06-27 | 半導体装置の保護素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5977595A (ja) |
| JP (1) | JPH1070246A (ja) |
| KR (1) | KR100188135B1 (ja) |
| TW (1) | TW327254B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004521477A (ja) * | 2000-06-15 | 2004-07-15 | サーノフ コーポレイション | Ｅｓｄ−センシティブ回路のためマルチ・フィンガ電流バラスティングｅｓｄ保護回路及びインタリーブ配置されたバラスティング |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4376348B2 (ja) * | 1998-05-18 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
| JP3758876B2 (ja) * | 1999-02-02 | 2006-03-22 | Ｎｅｃマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
| US6587320B1 (en) | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| US6750517B1 (en) * | 2000-11-06 | 2004-06-15 | Taiwan Semiconductor Manufacturing Company | Device layout to improve ESD robustness in deep submicron CMOS technology |
| KR100699845B1 (ko) * | 2005-06-10 | 2007-03-27 | 삼성전자주식회사 | 액티브 영역의 면적을 감소시킨 반도체 메모리 장치 |
| US7402846B2 (en) * | 2005-10-20 | 2008-07-22 | Atmel Corporation | Electrostatic discharge (ESD) protection structure and a circuit using the same |
| JP5431791B2 (ja) * | 2009-05-27 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 静電気保護回路 |
| JP6100026B2 (ja) * | 2013-03-06 | 2017-03-22 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH842H (en) * | 1989-06-30 | 1990-11-06 | American Telephone And Telegraph Company | Metal conductor structure having low electro-migration at high currents for semiconductor devices |
-
1996
- 1996-06-27 KR KR1019960024426A patent/KR100188135B1/ko not_active IP Right Cessation
-
1997
- 1997-06-05 TW TW086107784A patent/TW327254B/zh not_active IP Right Cessation
- 1997-06-18 US US08/878,483 patent/US5977595A/en not_active Expired - Lifetime
- 1997-06-27 JP JP9172414A patent/JPH1070246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004521477A (ja) * | 2000-06-15 | 2004-07-15 | サーノフ コーポレイション | Ｅｓｄ−センシティブ回路のためマルチ・フィンガ電流バラスティングｅｓｄ保護回路及びインタリーブ配置されたバラスティング |
Also Published As
| Publication number | Publication date |
|---|---|
| US5977595A (en) | 1999-11-02 |
| KR980006260A (ko) | 1998-03-30 |
| KR100188135B1 (en) | 1999-06-01 |
| TW327254B (en) | 1998-02-21 |
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