JP5431791B2

JP5431791B2 - 静電気保護回路

Info

Publication number: JP5431791B2
Application number: JP2009127426A
Authority: JP
Inventors: 泰之森下
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-05-27
Filing date: 2009-05-27
Publication date: 2014-03-05
Anticipated expiration: 2029-05-27
Also published as: US20100302694A1; US8493698B2; JP2010278109A

Description

本発明は、半導体装置を静電気から保護する技術に関する。

半導体装置において、回路をＥＳＤ（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ）から保護するために、ＥＳＤ保護回路が用いられている。ＥＳＤ保護回路は、トリガ回路と、放電回路とを備える。トリガ回路は、サージ電圧に応答してトリガ信号を生成して放電回路に供給する。放電回路は、トリガ信号に応答して電源線からグランド線に電流を流すことにより、保護対象となる回路に過電流・過電圧が流れることを防ぐ。

一般的にＥＳＤ保護回路は複数の放電回路を備えている。複数の放電回路は、半導体装置の各部に配置される。複数の放電回路は、それぞれの寄生抵抗などに起因して遅延時間が互いに異なる。この遅延時間差により、複数の放電回路が放電を行うタイミングがずれ、ＥＳＤ保護の性能に影響を及ぼす場合がある。そのような場合、各放電回路にバッファ回路を設けることにより、遅延時間差を緩和することができる。

ＥＳＤ保護回路の一例として、以下の特許文献１を挙げる。

米国特許第６３８５０２１号明細書

近年、半導体装置の小型化や高密度化に伴い、回路の面積を小型化することが求められている。特に放電回路に用いられるスイッチング素子はある程度の大きさが要求されるため、放電回路の面積の増大を防ぐためには、他の回路の小型化が求められる。そこで本願発明の発明者は、特許文献１に例示される技術において各放電回路に設けられるバッファ回路に関して、小型化の可能性があることに着目した。

以下に、［発明を実施するための形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の一側面における静電気保護回路は、各々がＭＯＳトランジスタ（Ｔｒ１〜Ｔｒｎ）を備える複数の保護回路（４−１〜４−ｎ）と、低電位ノード（ＧＮＤ）と高電位ノード（ＶＤＤ）との間のサージ電圧に応答して複数の保護回路の各々のＭＯＳトランジスタのゲート電極にトリガ信号を供給するトリガ回路（３）とを備える。複数の保護回路の各々は、ゲート電極にトリガ信号が供給されたとき低電位ノードと高電位ノードとを導通する。複数の保護回路のうちトリガ回路の出力との間の寄生抵抗（Ｒｍ１〜Ｒｍｎ）が最も大きい保護回路の寄生抵抗をＲｍａｘとして、複数の保護回路の各々のゲート電極にはＲｍａｘよりも抵抗値が大きい抵抗素子（Ｒｇ１〜Ｒｇｎ）が接続されている。

本発明により、面積の増加を抑制しつつ複数の放電回路の遅延時間差を緩和することができる。

図１は、半導体装置の平面図を示す。図２は、トリガ回路と複数の保護回路との構成を示す。図３は、トリガ回路と保護回路の接続配線のパターンの一例を示す。図４は、保護回路におけるゲート電極と抵抗素子の構成例を示す平面図である。図５は、ゲート電極と抵抗素子の構成例を示す保護回路の平面図である。図６は、トランジスタのゲート電極と抵抗素子の構成例を示す保護回路の平面図である。

以下、図面を参照して本発明の実施形態について説明する。図１は、本実施形態における半導体装置の平面図である。半導体装置１は、典型的にはＬＳＩである。半導体装置１は、保護対象回路２を有する。保護対象回路２の周囲には、保護対象回路２に電力を供給する電源スロットなどの多数のスロットが形成される。スロットは、少なくとも１つのトリガ回路３と、複数の保護回路（保護素子スロット）４−１〜４−４とを含む。保護回路４−１〜４−４の個数は、半導体装置１の設計に応じて適宜決められる。

図２は、トリガ回路３と複数の保護回路４−１〜４−ｎ（ｎは２以上の整数）との構成を示す。保護対象回路２に、電力を供給するためのグランド線ＧＮＤと電源線ＶＤＤとが接続される。そのグランド線ＧＮＤと電源線ＶＤＤとの間にトリガ回路３が接続される。グランド線ＧＮＤは低電位ノードを提供し、電源線ＶＤＤは高電位ノードを提供する。トリガ回路３は、抵抗素子６と、容量素子８と、バッファ１０とを備える。抵抗素子６の一端は電源線ＶＤＤに接続される。抵抗素子６の他端はバッファ１０の入力ノードに接続される。バッファ１０の入力ノードに、容量素子８の一端が接続される。容量素子８の他端はグランド線ＧＮＤに接続される。バッファ１０は直列接続された奇数個（図２の例では３個）のインバータによって形成される。

複数の保護回路４−１〜４−ｎの各々は、同様の構成を備える。各保護回路４−ｊ（ｊは１〜ｎのいずれかの整数）は、ＮＭＯＳトランジスタＴｒｊを備える。Ｔｒｊのソースはグランド線ＧＮＤに接続される。Ｔｒｊのドレインは電源線ＶＤＤに接続される。Ｔｒｊのゲートは、遅延時間差を緩和するために設けられる抵抗素子Ｒｇｊの一端に接続される。抵抗素子Ｒｇｊの他端はトリガ回路３の出力ノード、即ちバッファ１０の出力ノードに接続される。Ｒｍ１〜Ｒｍｎは、それぞれトリガ回路３と保護回路４−１〜４−ｎとの間の寄生抵抗を示す。図２の例ではトリガ回路３の出力ノードに接続された共通線に、複数の保護回路４−１〜４−ｎが並列に接続されている。しかし、この出力ノードに対する複数の保護回路４−１〜４−ｎの接続配線のパターンは任意的である。また本実施の形態で説明する遅延時間差の緩和手段は、放電用のスイッチング素子としてＰＭＯＳトランジスタを採用した保護回路の場合にも当然に適用できる。

次に、抵抗素子Ｒｇｊの抵抗値について説明する。図３は、トリガ回路３と保護回路４−１〜４−３の接続配線のパターンの一例を示す。この例では保護回路４−１〜４−３は３個だが、以下の説明は任意個数の保護回路４−１〜４−３に適用できる。第１の保護回路４−１の抵抗素子Ｒｇ１は、直列接続された寄生抵抗Ｒｍ１、Ｒｍ２を介してトリガ回路３の出力ノードに接続される。第２の保護回路４−２の抵抗素子Ｒｇ２は、直列接続された寄生抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３を介してトリガ回路３の出力ノードに接続される。第３の保護回路４−３の抵抗素子Ｒｇ３は、直列接続された寄生抵抗Ｒｍ１、Ｒｍ４、Ｒｍ５、Ｒｍ６を介してトリガ回路３の出力ノードに接続される。

このような半導体装置１を設計するとき、設計者は、半導体装置１のスロット上へのトリガ回路３と保護回路４−１〜４−３の配置と、互いを接続する接続配線のルーティングを決定する。続いて、トリガ回路３と複数の保護回路４−１〜４−３の各々との間の寄生抵抗値を計算する。計算された寄生抵抗値のうち最大の寄生抵抗値Ｒｍａｘを抽出して、各保護回路に設けられる抵抗素子Ｒｇ１〜Ｒｇ３の決定に用いる。図３の例では、保護回路４−３の接続配線の寄生抵抗Ｒｍ１＋Ｒｍ４＋Ｒｍ５＋Ｒｍ６が最大の寄生抵抗値Ｒｍａｘであるものとする。抵抗素子Ｒｇ１〜Ｒｇ３の各々の抵抗値は、この最大の寄生抵抗値Ｒｍａｘよりも大きい値となるように決定する。抵抗素子Ｒｇ１〜Ｒｇ３の各々の抵抗値とＲｍａｘとは１０倍以上異なることが望ましい。例えば各々の抵抗素子Ｒｇ１〜Ｒｇ３の抵抗値は、その１０倍乃至１００倍に決定される。保護回路４−１〜４−３の各々の抵抗素子Ｒｇ１〜Ｒｇ３の抵抗値は互いに同じであることが望ましい。以上のような抵抗素子Ｒｇ１〜Ｒｇ３の抵抗値の決定は、シート抵抗値を用いて行ってもよい。すなわち、抵抗素子Ｒｇ１〜Ｒｇ３の各々のシート抵抗値が、シート抵抗値最大の寄生抵抗よりも大きくなるように設定してもよい。

次に、半導体装置１の動作について説明する。半導体装置１のグランド線ＧＮＤと電源線ＶＤＤの間に静電気によりパルス的なサージ電圧が発生すると、トリガ回路３は、抵抗素子６と容量素子８とのＲＣ時定数によって決まる時間の間、トリガ信号を出力する。トリガ信号はバッファ１０によって強められている。このトリガ信号は、保護回路４−１〜４−ｎの各々に供給される。各保護回路４−ｊ（ｊは１〜ｎのいずれかの整数）では、トリガ信号に応答してＮＭＯＳトランジスタＴｒｊがターンオンされて電源線ＶＤＤとグランド線ＧＮＤが導通し、電源線ＶＤＤからグランド線ＧＮＤに電流が流れる。その結果、保護対象回路２がＥＳＤの影響から保護される。

保護回路４−１〜４−ｎの各々に分配されるトリガ信号には、寄生抵抗Ｒｍ１〜Ｒｍｎの影響によって遅延時間差が発生する。しかしながら、保護素子スロット４−１〜４−ｎの各々のスイッチング素子（トランジスタＴｒ１〜Ｔｒｎ）のゲート電極には、最大の寄生抵抗Ｒｍａｘよりも抵抗値が大きい抵抗素子が接続されている。そのため、遅延時間差が緩和され、複数の保護回路４−１〜４−ｎは、概ね同時にサージ電流を放出することができる。

通常の寄生抵抗値Ｒｍａｘは高々数オーム程度であるため、抵抗素子Ｒｇ１〜Ｒｇ３の抵抗値は数１０〜数１００オームに決定すれば十分である。この程度の抵抗素子は、例えばインバータなどによって実現されるバッファ回路に比べて小さい面積で実現することができる。そのため、小さい面積の保護回路４−１〜４−ｎによって、高いＥＳＤ保護性能を実現することができる。更に、遅延時間差を緩和するために追加される回路（抵抗素子Ｒｇ１〜Ｒｇ３）が単純であるため、設計が容易である。

図４は、保護回路４（図２の保護回路４−１〜４−ｎの任意の一つに相当）の各々のスイッチング素子であるトランジスタＴｒのゲート電極Ｇと抵抗素子Ｒｇの構成例を示す平面図である。ゲート電極ＧのソースＳ、ドレインＤとは異なる側に導電部材１２の一端が接続される。導電部材１２の他端は抵抗素子Ｒｇの一端に接続される。抵抗素子Ｒｇの他端は導電部材によって形成された配線１４に接続される。トリガ回路３が生成するトリガ信号は、この配線１４から抵抗素子Ｒｇ、導電部材１２を介してゲート電極Ｇに供給される。抵抗素子Ｒｇは、例えば表面がシリサイド化されていないポリシリコンによって形成することが可能である。

図５は、トランジスタＴｒのゲート電極Ｇと抵抗素子Ｒｇの他の構成例を示す保護回路４ａの平面図である。ゲート電極Ｇを構成する部材のうち、ソースＳ、ドレインＤの間に形成されるチャネルの上側の領域は、表面がシリサイド化される。一方、ゲート電極Ｇを構成する部材のうち、ソースＳ、ドレインＤと異なる側に設定され配線１４に接続される領域は、表面がシリサイド化されない。このように同一の材料で形成された部材の一部をシリサイド化しないことにより、簡易な構成で抵抗素子Ｒｇとしての機能を持たせることができる。

図６は、トランジスタＴｒのゲート電極Ｇと抵抗素子Ｒｇの更に他の構成例を示す保護回路４ｂの平面図である。この構成例のトランジスタＴｒでは、複数のゲートＧが互いに平行に形成される。複数のソースＳ１、Ｓ２、Ｓ３と複数のドレインＤ１、Ｄ２が交番的に配置される。隣接するソースとドレインは、各々のゲート電極を挟む位置に配置される。すなわち各々のゲートＧは、隣接するソースとドレインとの間のチャネル上にそれぞれ配置される。ＥＳＤ保護回路には、大電流を流すためにこのような構成のトランジスタが採用されることがある。このような構成のトランジスタＴｒの場合、複数のゲートＧに対して、共通の抵抗素子Ｒｇを形成すれば足りる。複数のゲートＧのそれぞれの端部は、導電部材１２ａを介して共通の抵抗素子Ｒｇの一端に並列に接続される。このような構成によれば、同一の保護回路に含まれる複数のゲートに対して、ゲートの数よりも少数の抵抗素子Ｒｇを用意するのみで遅延時間差を緩和することができる。そのため、保護回路の面積を小さくすることができる。

１半導体装置
２保護対象回路
３トリガ回路
４、４−１〜４−４、４ａ、４ｂ保護回路
６抵抗素子
８容量素子
１０バッファ
１２導電部材
１４配線
Ｄ、Ｄ１、Ｄ２ドレイン
Ｇゲート
ＧＮＤグランド線
Ｒｍ１〜Ｒｍｎ寄生抵抗
Ｒｇ１〜Ｒｇｎ抵抗素子
Ｓ、Ｓ１、Ｓ２、Ｓ３ソース
Ｔｒトランジスタ
ＶＤＤ電源線

Claims

各々がＭＯＳトランジスタを備える複数の保護回路と、
低電位ノードと高電位ノードとの間のサージ電圧に応答して前記複数の保護回路の各々の前記ＭＯＳトランジスタのゲート電極にトリガ信号を供給するトリガ回路とを具備し、
前記複数の保護回路の各々は、前記ゲート電極に前記トリガ信号が供給されたとき前記低電位ノードと前記高電位ノードとを導通し、
前記複数の保護回路のうち前記トリガ回路の出力との間の寄生抵抗が最も大きい保護回路の寄生抵抗をＲｍａｘとして、前記複数の保護回路の各々の前記ゲート電極にはＲｍａｘよりも抵抗値が１０倍以上大きい抵抗素子が接続されている
静電気保護回路。