KR101262066B1 - Ｉ/ｏ 셀 ｅｓｄ 시스템 - Google Patents

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프리스케일 세미컨덕터, 인크.
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Abstract

집적 회로의 I/O 셀들을 위한 ESD 보호 시스템이 개시된다. 셀들의 뱅크(201)의 I/O 셀들은 ESD 트리거 회로들을 갖는 제 1 형태의 I/O 셀들(211)과, ESD 클램프 디바이스들(241)을 갖는 제 2 형태의 I/O 셀들(213)을 포함한다. 한 실시예에서, 제 1 형태의 ESD 트리거 회로들은 제 2 형태의 I/O 셀들의 ESD 클램프 디바이스들에 대한 플로어 플랜에서의 영역과 동일한 능동 회로 플로어 플랜의 영역에 위치된다.
Figure R1020077018466
I/O 셀, ESD 트리거 회로, ESD 클램프 디바이스, 능동 회로 플로어 플랜, 뱅크

Description

Ｉ/Ｏ 셀 ＥＳＤ 시스템{I/O Cell ESD system}
본 발명은 일반적으로 정전 방전(ESD: electrostatic discharge), 및 특히 집적 회로의 ESD 회로 구성(ESD circuitry arrangement)에 관한 것이다.
집적 회로는 제조 공정시, 조립 및 테스트 동안, 또는 최종 시스템 응용시 유해한 정전 방전(ESD) 이벤트에 영향을 받을 수 있다. 종래의 집적 회로(IC) ESD 보호 방식에서, 특정한 클램프 회로들은 흔히, 전원 공급 레일들 사이에서 ESD 전류를 분로하는데 사용되고 그에 의해 내부 소자들을 손상으로부터 보호한다. 능동 금속 산화 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 클램프 회로로서 알려진 ESD 클램프 회로의 형태는, 통상적으로, 트리거 회로와 대형 MOSFET 클램프 트랜지스터의 두 부분들을 포함한다. 클램프 트랜지스터의 도전성은 트리거 회로에 의해 제어된다. 능동 MOSFET 클램프 회로들은, IC에서의 모든 입력/출력(I/O) 패드들에 대한 강력하고 일관성 있는 ESD 보호를 제공하기 위해 전원 버스들을 따라 분산된 네트워크들에서 채용될 수 있다. 이러한 네트워크들의 여러 실시예들은 발명의 명칭이 "Electrostatic Discharge (ESD) Protection Circuit"인 미국 특허 출원 제6,385,021호, 및 발명의 명칭이 "Electrostatic Discharge Protection and Method of Operation"인 미국 특허 출원 제6,724,603호에서 알 수 있다. 두 특허 출원들은 본 양수인에 의해 양도되어 있다.
도 1은 I/O 셀들의 뱅크에서의 다중 I/O 패드들을 보호하기 위하여 IC에서 하나의 이러한 분산된 ESD 네트워크(100)를 도시한다. 5개의 I/O 셀들(110 내지 114)이 도 1에 도시된다. 그러나, 분산된 네트워크는 도 1에 도시된 소자들의 왼쪽 오른쪽에 배치된 점선들로 표시된 IC 주변 영역 주위의 I/O 셀들의 대형 뱅크를 포함할 수 있다. I/O 셀(110)은 외부 접속(I/O) 패드(120)를 포함하며, 이 외부 접속(I/O) 패드(120)는 각각 다이오드들(122 및 123)을 통해 VSS 버스(102)와 VDD 버스(103) 사이에 결합된다. 클램프 N-채널 MOSFET(NMOSFET)(125)는 VSS 버스와 VDD 버스 사이에 접속된다. 클램프 NMOSFET(125)의 게이트는 트리거 버스(109)에 접속된다. I/O 셀(110)에는 도시되지 않았지만, 정규(즉, ESD가 아닌) I/O 셀 동작을 위한 회로가 존재한다고 가정한다. I/O 셀들(111 내지 114)은 I/O 셀(110)에 각각 동일하다. I/O 셀들은 입력 신호들, 출력 신호들, 또는 입력 신호들 및 출력 신호들 모두를 전달하기 위한 회로를 포함하는 셀들이다.
I/O 셀들 외에도, IC 주변 주위의 I/O 링은 통상적으로 여러 개의 전원(VDD) 및 접지(VSS) 셀들을 포함한다. 예시적 VDD 셀(116) 및 VSS 셀(117)이 도 1에 도시되어 있다. VDD 셀은 온칩(on-chip) VDD 버스(103)에 접속하는 외부 접속 VDD 패드(130)를 포함하고 VSS 셀은 온칩 VSS 버스(102)에 접속하는 외부 접속 VSS 패드(132)를 포함한다. VDD 셀은 VDD 버스 및 VSS 버스에 의해 전원을 공급받는 트리거 회로(135)를 포함하고, 트리거 버스(109)를 구동하는 출력 신호를 제공한다. VDD 셀은 또한 클램프 NMOSFET(136)를 포함한다. 클램프 NMOSFET(136)의 게이트(MOSFET의 제어 단자)는 트리거 버스에 접속된다. VSS 셀은 트리거 회로(140)와 클램프 NMOSFET(141)을 포함하며, 이들은 VDD 셀에서 트리거 회로 및 클램프 디바이스와 유사하다.
집적 회로들은 접지된 VSS에 참조된 I/O 패드 상에 결합된 양의 ESD 이벤트들 동안 가장 손상받기 쉽다. 도 1에서 I/O 패드(120)에 인가된 이 이벤트에 대한 ESD 네트워크(100)의 응답은 다음과 같다. 다이오드(123)는 I/O 패드 전압이 약 0.8V 이상 매우 급속하게 램프될 때 순방향 바이어스한다. 이것은 VDD 버스(103) 상에서 시간에 걸친(dV/dt 또는 전압 슬루 레이트(voltage slew rate)) 신속한 전압 증가를 유발한다. 트리거 회로들(135 및 140)은 초고속 ESD-관련 과도들에만 응답하도록 튜닝된 저항-커패시터(RC) 기반 전압 슬루 레이트 센서와, 트리거 회로 출력을 구동하기 위한 일련의 반전 버퍼단들을 포함하는 트리거 회로의 형태가 될 수 있다. VDD 버스 상의 ESD dV/dt 과도에 응답하여, 트리거 회로들(135 및 140)은 VDD 버스 전압으로 트리거 버스(109)를 구동한다. 이것은 I/O 및 전원/접지 셀들에 각각 분산된 다중 클램프 NMOSFET들(125, 136 및 141)을 턴온한다. 턴온되면, 이 클램프 NMOSFET들의 누적 네트워크는 VDD 버스와 VSS 버스 사이의 낮은 저항 분로로서 작용한다. 클램프 NMOSFET들은, 트리거 회로의 RC 시간 상수에 의해 결정되는 시간 기간 동안 도전성으로 남아 있다. 트리거 회로는 ESD 이벤트의 통상적 지속기간(예 를 들면 300 내지 600나노초)을 초과하는 시간 기간 동안 클램프 NMOSFET들을 구동시켜야 하지만, VDD 버스의 정규 램프업 동안 클램프 NMOSFET들의 폴스 트리거링(false triggering)을 회피해야 한다. 어떤 예들에서, VDD 램프업은 정규 동작 동안 통상적으로 1 내지 5마이크로초를 요구한다.
어떤 IC 설계들에서는, I/O 링에 배치된 전원 또는 접지 패드들 셀들이 거의 없다. 이것은, 트리거 회로들이 근처의 I/O 셀들에 분산된 클램프 NMOSFET들을 효율적으로 구동하기 위하여 10 내지 15개의 I/O 셀들마다 적어도 한번씩 통상적으로 배치되어야 하기 때문에, 도 1의 ESD 네트워크 방식이 가진 문제이다. 예를 들면, 전력 또는 접지 셀들을 어느 것도 간섭하지 않고 배치된 20개 이상의 I/O 셀들의 손상되지 않고 단단히 밀접된 뱅크를 ESD 보호하는 것은 어렵게 된다. 그 외에도, 진보된 패키징 옵션들은 흔히 I/O 링에서 전원 또는 접지 셀들을 완전히 제거한다. 예를 들면, 플립-칩 패키징용으로 설계된 IC에서, 전원 및 접지 버스들에 대한 오프칩(off-chip) 접속들은 통상적으로, I/O 셀들의 뱅크에서 임의의 주변 전원 또는 접지 셀들을 필요로 하지 않고, IC 코어 영역에서의 버스들 상에 직접 다운되게 한다. 따라서, 특히, 전원 또는 접지 셀들을 어느 것도 간섭하지 않고, 단단히 밀접된 I/O 셀들의 대형 뱅크를 전적으로 보호할 수 있는 새로운 ESD 네트워크 방식이 필요하다.
본 발명은 당업자가 첨부 도면들을 참조하여 더욱 양호하게 이해할 수 있고, 다수의 목적들, 특징들 및 이점들이 명백해진다.
상이한 도면들의 동일한 참조 부호들의 사용은 달리 표시되지 않으면 동일한 항목들을 나타낸다. 도면들은 비례하여 도시될 필요가 없다.
다음은 본 발명을 실행하기 위한 모드의 상세한 기술을 기재한다. 이 기술은 본 발명을 예시하는 것으로 의도되며, 제한하는 것으로 취해져서는 안된다.
도 1은 종래 기술의 ESD 보호 네트워크를 도시한 개략적 회로도.
도 2는 본 발명에 따른 ESD 보호 네트워크의 한 실시예를 도시한 개략적 회로도.
도 3은 본 발명에 따른 ESD의 보호 네트워크의 다른 실시예를 도시한 개략적 회로도.
도 4는 본 발명에 따른 ESD 트리거 회로의 한 실시예를 도시한 개략적 회로도.
도 5는 본 발명에 따른 집적 회로의 능동 회로의 한 실시예를 도시한 부분 상면도.
도 6은 본 발명에 따른 ESD의 보호 네트워크의 다른 실시예를 도시한 개략적 회로도.
본 발명의 실시예에서, ESD 트리거 회로는 I/O 셀 뱅크의 제 4 또는 제 5 I/O 셀마다 위치되며, 뱅크의 나머지 I/O 셀들은 ESD 클램프 NMOSFET들(또는 다른 형태의 ESD 클램프 디바이스)을 포함하고, ESD 트리거 회로들은 이웃하는 I/O 셀들의 NMOSFET들을 구동한다. 어떤 실시예들에서, 트리거 버스는 제 1 형태의 I/O 셀들(즉, 트리거 회로들을 가진 셀들)에서의 트리거 회로들의 출력을 제 2 형태의 I/O 셀들(즉, 클램프 NMOSFET들을 가진 셀들)에 분산된 클램프 NMOSFET들(또는 다른 형태의 ESD 클램프 디바이스들)의 게이트들에 결합하기 위해 사용된다. 어떤 실시예들에서, 두 형태들의 I/O 셀들은 모든 다른 관점들에서 동일할 수 있다. 어떤 실시예들에서, I/O 셀 뱅크의 하나의 I/O 셀에서의 ESD 트리거 회로는 인접하는 I/O 셀들에서의 적어도 2개의 클램프 NMOSFET들을 구동할 수 있다. 적어도 일부의 실시예들은 ESD 보호 네트워크를 구현하여, 단단히 밀접된 I/O 셀들의 대형 뱅크가 전원 또는 접지 셀들을 어느 것도 간섭하지 않고 보호될 수 있다. 전원 및 접지 셀들은 종래 기술의 ESD 보호 네트워크들에서 트리거 셀 배치에 이용되었다.
도 2는 본 발명의 한 실시예에 따른 집적 회로 내의 I/O 셀들에서의 ESD 보호 네트워크를 도시한다. 각각의 I/O 셀은 도 2에 도시된 도식 센스와, IC 주변의 특정 영역을 점유하는 물리적 레이아웃 센스(예를 들면 도 5를 참조) 둘 다에서 기술될 수 있다. 도 2의 실시예에 도시된 바와 같이, 뱅크(201)는 ESD 소자들 및 I/O 패드를 갖는 I/O 셀들을 포함한다. 도 2의 I/O 셀들에 도시되지 않았지만, 예를 들면, P-채널 MOSFET(PMOSFET) 및 N-채널 MOSFET(NMOSFET) 출력 구동기들, 입력 버퍼들, 및 정규의 I/O 동작을 위해 통상적으로 포함된 다른 회로 구성성분들과 같이, ESD 손상으로부터 보호되기를 원하는 I/O 회로가 있다고 가정한다. 한 실시예에서, 뱅크(201)는 도 2에 도시된 소자들의 왼쪽 및 오른쪽에 배치된 점선들로 표시된 IC 주변 영역 주위의 I/O 셀들의 대형 뱅크의 일부이다. 용어 "I/O 셀들"은 입력 전용 셀들, 출력 전용 셀들 또는 입력과 출력 셀들을 포함한다. 용어 "I/O 패드들"은 입력 신호들만, 출력 신호들만, 또는 입력 신호들과 출력 신호들 모두를 전달하는 패드들을 포함한다.
각각의 I/O 패드(예를 들면 243)는 각각의 셀을 위한 다이오드 A1로서 지정된 다이오드(예를 들면 다이오드(245))를 통해 VDD 전원 공급 버스(203)에 결합되고, 다이오드 B(예를 들면 다이오드(247))로서 지정된 다이오드를 통해 VSS 전원 공급 버스(207)에 결합된다. 다른 실시예들에서, 각각의 I/O 셀은 2개의 I/O 패드들 또는 I/O 패드 및 전력 패드(전압 또는 접지 패드)와 같은 다중 패드들을 포함할 수 있다.
뱅크(201)는 두 가지 형태들의 I/O 셀들을 포함한다. 첫 번째 형태의 I/O 셀들(예를 들면 셀들(211, 221))은 이후 트리거 I/O 셀들이라 칭해지며, ESD 트리거 회로(예를 들면 (231, 232))를 포함한다. 두 번째 형태의 I/O 셀들(예를 들면 셀들(209, 213, 215, 217, 219 및 223))은 이후 클램프 I/O 셀들이라 칭해지며, ESD 클램프 디바이스(M1로 표시됨)를 포함하며, 도시된 실시예에서 NMOSFET(예를 들면 NMOSFET(241))로 구현된다. 다른 실시예들은 다른 형태들의 ESD 클램프 디바이스들, 예를 들면, PMOSFET, 바이폴라 트랜지스터, 또는 반도체 제어 정류기(SCR)를 포함할 수 있다.
트리거 I/O 셀들(211 및 221)에서의 각각의 ESD 트리거 회로(231 및 232)는 ESD 이벤트를 검출하기 위한 회로를 포함한다. 한 실시예에서, ESD 이벤트는 예를 들면 100피코초 내지 60 나노초의 신속한 상승 시간 특성을 갖는 이벤트로 규정된다. 그러나 ESD 이벤트는 다른 실시예들에서 다른 상승 시간들을 가지거나 다른 특성들로 규정될 수 있다. ESD 이벤트를 검출하는 것에 응답하여, 트리거 회로는 VDD 버스(203)로부터 VSS 버스(207)로 ESD 이벤트의 전류를 방전하기 위하여 클램프 I/O 셀들(209, 213, 215, 217, 219, 및 223)의 M1 클램프 디바이스들을 도전성으로 만들기 위하여 대략 VDD 버스(203)의 전압 레벨로 트리거 버스(205)를 구동한다.
뱅크(201)에서의 ESD 보호 네트워크의 동작을 도시한 한 예에서, 양의 ESD 이벤트는 접지된 VSS 버스(207)에 대한 I/O 패드(233)에 결합된다. 이것은 순방향 바이어스된 A1 다이오드(235)를 통해 VDD 버스(203) 상에서 큰 슬루 레이트(dV/dt)를 가진 전압을 생성한다. 트리거 회로들(231 및 232)은 VDD 버스(203) 상에서 신속한 dV/dt를 감지하고, 응답시, 트리거 버스(205)를 VDD 버스(203)의 전압 레벨과 대략 동일한 전압 레벨로 구동하고, 이것은 M1 클램프 NMOSFET들의 각각에 도전성을 만든다. 이러한 방식으로, VDD 버스(203)는 병렬로 동작하는 다중 M1 클램프 NMOSFET들의 도전성을 소싱하기 위해 드레인을 통해 접지로 방전된다. 도 2에 도시된 ESD 네트워크는 다른 형태들의 ESD 이벤트들을 마찬가지로 방전한다.
도 2에 도시된 실시예의 한 장점은 I/O 셀 뱅크(201)를 보호하기 위한 ESD 네트워크의 모든 소자들이 I/O 셀들 자체 내에 상주한다는 점이다. 전원 또는 접지 셀들이 도 2의 실시예에서 ESD 보호에 필요없다는 것을 주지한다. 이것은, 어떤 실시예들에서 종래 기술의 분산된 레일 클램프 네트워크들보다 상당히 개선될 수 있다.
도 2는 뱅크(201)에서 8개의 I/O 셀들을 도시한다. 그러나, 뱅크(201)는 셀(209) 및 셀(223)에 인접하게 위치된 트리거 및 클램프 I/O 셀들 둘 모두를 더 많이 포함할 수 있다. 한 실시예에서, 트리거 I/O 셀들은 약 4개 또는 5개의 클램프 I/O 셀들마다 하나씩 배치된다. 다른 실시예들에서, 배치 빈도는 가변할 수 있다. 어떤 실시예들에서, 배치 빈도는 1 내지 20개의 클램프 I/O 셀들 마다 하나의 트리거 I/O 셀의 범위에 있을 수 있다. 한 실시예에서, 뱅크(201)는 수백 또는 수천의 I/O 셀들을 가진 전체 IC 주위에 닫힌 링을 형성할 수 있다. 이 경우, VDD 버스(203) 및 VSS 버스(207)는 IC 주변의 주위에 손상되지 않은 링들을 또한 형성할 수 있다. 다른 실시예들에서, IC는 도 2와 유사하거나 다른 설계들을 갖는 I/O 셀들의 다중 뱅크들을 포함할 수 있다. 이들 다중 I/O 뱅크들의 각각은 동일하거나 상이한 VDD 버스 및 VSS 버스를 이용할 수 있다. 어떤 실시예들에서, I/O 뱅크들은 집적 회로의 주변의 주위에만 위치된다. 다른 실시예들에서, I/O 뱅크들은 IC 코어 영역 내에 부분적으로 또는 독점적으로 위치될 수 있다.
도 3은 본 발명에 따른 집적 회로의 I/O 셀들의 뱅크(301)의 다른 실시예를 도시한 것이다. 도 3의 실시예에서, ESD 보호 네트워크는 부가의 부스트 버스(additional boost bus; 302)를 포함한다. 도 2의 네트워크와 반대로, 부스트 버 스(302)는 VDD 버스(303)보다는, 트리거 회로들(예를 들면, I/O 셀(315)에서 트리거 회로(331))에 전원을 공급한다. 뱅크(301)의 각각의 I/O 패드는 A2 다이오드(예를 들면, I/O 셀(313)에서 다이오드(329))를 통해 부스트 버스(302)에 결합된다.
이 네트워크의 특징은 ESD 트리거 회로들이, 높은 ESD 전류로부터 VDD 버스(303)를 분리하는 부스트 버스(302)를 통해 임의의 가압된 I/O 패드에 결합되는 것이다. 예를 들면, 접지된 VSS 버스(307)에 대한 I/O 패드(321)에 양의 ESD 이벤트가 인가된 동안, 주요(높은 전류) ESD 경로는 VDD 버스에 순방향 바이어스된 A1 다이오드(327)를 통하고, VSS 버스(307)에 M1 클램프들의 각각을 통한다. 상당한 IR 전압 강하들이 높은 ESD 전류(예를 들면 2 내지 4암페어 이상)로 인해 이 경로를 따라 발생하여, M1 클램프 NMOSFET 드레인 대 소스 전압(Vds)은 흔히 가압된 I/O 패드(321) 상에서의 전압의 절반 이하가 된다. 보조(낮은 전류) ESD 경로는 부스트 버스(302)에 순방향 바이어스된 A2 다이오드(329)를 통하고, 이것은 트리거 회로들에 전원을 공급한다. 그 다음, 트리거 회로들은 부스트 버스(302) 상에서 dV/dt 과도를 검출하고, M1 클램프 게이트들을 트리거 버스(305)를 통해 대략 부스트 버스 전압으로 구동한다. M1 클램프 게이트들을 구동하는 것은 전류를 거의 요구하지 않는다. 따라서, 부스트 및 트리거 버스들을 따라 라우팅된 매우 작은 ESD 전류로 인해, A2 다이오드로 인한 다이오드 전압 강하(~0.8V)가 있지만, M1 클램프들의 게이트들과 가압된 I/O 패드(321) 사이에는 IR 전압 강하가 거의 없다. 실제로, 부스트 및 트리거 버스들은 ESD 이벤트들 동안 임의의 상당한 IR 강하를 제공하지 않고, 매우 협소하고 저항성 있게 만들어질 수 있다. 따라서, 트리거 회로들이 높은 IR 강하 VDD 버스(303)보다는 낮은 IR 강하 부스트 버스(302)를 통해 가압된 I/O 패드에 결합되는 사실로 인해, 다중 M1 클램프들에 대한 게이트 대 소스 전압(Vgs)은 드레인 대 소스 전압(Vds)보다 통상적으로 더 크다. 클램프 NMOSFET의 온-저항(on-resistance)은 이들 바이어스 상태들 하에 Vgs에 대략 반비례한다. 이것은, 분산된 레일 클램프 네트워크 성능을 최대화하고, 주어진 성능 레벨의 강력한 ESD 보호 회로들을 구현하기 위해 요구된 레이아웃 영역을 최소화하도록 돕는다. 도 3에 도시된 "부스트된(boosted)" ESD 네트워크는 도 2에 도시된 논-부스트된 회로(non-boosted circuit)에 비해 향상된 ESD 보호를 제공할 수 있다. 부스트된 ESD 보호 네트워크들의 더욱 상세한 설명 및 예들은 미국 특허 제6,724,603호에서 찾을 수 있다.
도 2의 ESD 네트워크에서와 같이, 뱅크(301)가 두 가지 형태들의 I/O 셀들, 예를 들면 트리거 I/O 셀들 및 클램프 I/O 셀들을 포함한다. 트리거 회로(331)를 가진 단일 트리거 I/O 셀(315)은 도 3에 도시된다. 또한, M1으로 지정된 ESD 클램프 디바이스들(도시된 실시예에서 NMOSFET들로 구현됨)(예를 들면, 323)을 가진 다중 클램프 I/O 셀들(예를 들면, 309, 311, 313, 317)도 또한 도시된다. 도 3은 뱅크(301) 내의 5개의 I/O 셀들을 도시한다. 뱅크(301)는 I/O 셀(309)의 왼쪽과 I/O 셀(317)의 오른쪽에 도시된 3개의 점선들로 표시된 두 형태들의 부가의 I/O 셀들을 포함할 수 있다. 도 3의 ESD 네트워크에서, I/O 뱅크 내의 제 4 또는 제 5 I/O 셀마다, 남아있는 근처의 클램프 I/O 셀들에서의 클램프 NMOSFET들을 구동하기 위한 트리거 회로를 포함한다. 그러나, 다른 실시예들에서, 클램프 I/O 셀들 중 트리거 I/O 셀들의 배치의 빈도는 가변할 수 있다. 뱅크(301)는 전체 IC 주위의 닫힌 링을 형성할 수 있거나 IC에서 다중 I/O 뱅크들 중 하나를 형성할 수 있다. 도 3에는 전원 또는 접지 셀들이 도시되어 있지 않음을 주지한다. I/O 셀 뱅크(301)를 보호하기 위한 ESD 네트워크의 모든 소자들은 I/O 셀들 자체 내에 상주한다.
한 실시예에서, 다중 ESD 트리거 회로들은 단일 트리거 버스(예를 들면, 305)를 병렬로 구동하도록 동작할 수 있다. 다른 실시예에서, 트리거 버스가 분할될 수 있어서, 단일 트리거 회로(예를 들면, 331)는 트리거 버스 분할을 구동한다. 이 실시예에서, 각각의 ESD 클램프 디바이스는 단일 트리거 회로에 의해 구동된다. 다른 실시예들에서, 부스트 버스(예를 들면, 302)는 마찬가지로 분할될 수 있다.
도 2 및 도 3에 도시된 ESD 네트워크들의 이점은 I/O 뱅크 내의 전원 또는 접지 셀 배치 빈도에 대한 어떠한 ESD 특정 규칙들 없이 IC 설계들을 위한 강력한 ESD 보호를 가능하게 할 수 있다는 점이다. 이것은 I/O 링 설계자에 대한 설계 옵션들과 유연성을 크게 증가시킬 수 있다. 한 실시예에서, 전원 또는 접지 셀들은 I/O 링에서 매우 빈번하게 배치될 수 있다(즉, 20개의 I/O 셀들 이상 마다 하나씩). 다른 실시예에서, I/O 링은 플립-칩 패키지들에 대해 경계된 어떤 집적 회로들에 대한 경우가 될 수 있으므로, 임의의 전력 또는 접지 셀들을 포함할 수 없다. 트리거 및 클램프 I/O 셀들 내에서 발견된 것 이외의 ESD 소자들에 대한 요건들이 없이, I/O 셀 뱅크에 대한 완전한 능동 MOSFET 레일 클램프 ESD 보호 회로는 뱅크 내의 I/O 셀들의 물리적 범위 내에 완전히 포함될 수 있다.
도 4는 ESD 트리거 회로(331)의 한 실시예의 회로도이다. 트리거 회로(331)는 부스트 버스(302) 상의 dV/dt 과도를 검출하기 위한 용량성 소자(405) 및 저항성 소자(407)의 RC 회로를 포함한다. 전압 상승 시간이 상당히 고속이면(예를 들면, 60ns 이하), 트랜지스터(409)는 VSS 버스(307)의 전압으로 노드(410)를 끌어 내리기(논리 레벨 로우)에 충분한 길이로 턴온된다. 인버터(417)는 그 다음에 M1 클램프 디바이스들(예를 들면 도 3의 323)을 턴온하기 위해 트리거 버스(305)상에 부스트 버스(302)와 거의 동일한 전압(논리 레벨 하이)을 출력한다. 전류원(411) 및 용량성 소자(415)는 ESD 이벤트를 완전히 방전하기에 적당한 시간 기간 동안(예를 들면, 어떤 실시예들에 대해 통상적으로 300 내지 600ns), 인버터(417)의 입력을 로우로 유지하기 위한 딜레이-온 회로로서 작동한다.
어떤 실시예들에서, 트리거 회로(331)는 VDD 부스트 회로(도 4에 도시되지 않음)를 또한 포함할 수 있다. VDD 부스트 회로는 VDD 버스에 직접 인가된 양의 ESD 이벤트 동안 부스트 버스 전압을 VDD 버스에 인가된 전압으로 증가시키는데 이용될 수 있다. 부스트 회로는 전압 비교기 회로를 포함할 수 있고, VDD 버스의 전압이 ESD 이벤트 동안 부스트 버스를 초과하는 경우에, 부스트 회로는 부스트 버스를 VDD 버스의 전압으로 끌어 올린다.
도 4는 도 3의 ESD 보호 네트워크에서 구현될 수 있는 ESD 트리거 회로의 한 형태를 도시한다. 이 트리거 회로는 부스트 버스보다는 VDD 버스로 트리거 회로에 전원을 공급함으로써 도 2의 논-부스트 네트워크에 사용될 수 있다. 다른 실시예들은 예를 들면, 다른 형태들의 RC 또는 과도 검출기 트리거 회로들 또는 전압 문턱값 검출기 트리거 회로들을 포함하는 다른 형태들의 ESD 트리거 회로들을 구현할 수 있다.
도 5는 집적 회로(501)의 I/O 셀 뱅크(예를 들면 301) 내의 2개의 I/O 셀들의 능동 회로(예를 들면, 트랜지스터들, 커패시터들, 저항기들, 다이오드들)의 물리적 레이아웃의 부분 상면도이다. 한 실시예에서, 능동 회로는, 예를 들면 벌크 반도체(예를 들면, 실리콘, SiGe, GaAs) 디바이스들을 가진 것과 같은 기판의 반도체 재료로 구현된 부분들을 갖는 디바이스들을 포함한다. 다른 실시예에서, 능동 디바이스들은 실리콘 상 절연체(SOI) 구조들로 구현될 수 있다. 도 5는 클램프 I/O 셀(313)과 트리거 I/O 셀(315)의 2개의 I/O 셀들에 대한 활성 영역의 물리적 레이아웃의 부분들을 도시한다. (두 형태들의)다른 I/O 셀들이 도 5에 도시된 셀들의 오른쪽 및 왼쪽에서 찾을 수 있다고 가정한다. 한 실시예에서, I/O 셀들(313 및 315)은 IC의 주변 I/O 링에 위치된다.
도 5에 도시된 바와 같이, 셀들(313 및 315)에 대한 능동 회로 물리적 레이아웃들은 I/O 셀들의 두 형태들에 대해 유사한, 능동 회로 플로어 플랜(active circuitry floor plan)을 따라 각각 레이아웃된다. 예를 들면, 두 셀들의 A1 다이오드들(327 및 337)은 각각의 플로어 플랜의 동일 영역에 위치된다. 또한, B 다이오드들(예를 들면 325 및 335), A2 다이오드들(329 및 339), NMOSFET 버퍼들(셀(313)의 버퍼(507) 및 셀(315)의 버퍼(514)) 및 PMOSFET 버퍼들(셀(313)의 버퍼(505) 및 셀(315)의 버퍼(511))은 플로어 플랜들의 동일 영역에 위치된다. 또한, 셀(313)은 부가의 I/O 회로(539)를 포함하고, 셀(315)은 부가의 I/O 회로(541)를 포함하며, 이들은 도 5에 부분적으로 도시되고, 플로어 플랜들의 동일 영역에 위치된다. 제 2 서브세트의 각각의 I/O 셀은 제 1 서브세트의 적어도 하나의 I/O 셀에 의해 서로 분리된다. 제 2 서브세트의 각각의 I/O 셀은 제 1 서브세트의 적어도 두 개의 I/O 셀들에 의해 서로 분리된다.
도시된 실시예에서, 클램프 I/O 셀(313)은 NMOS 출력 버퍼(507)와 PMOS 출력 버퍼(505) 사이에 위치된 M1 클램프 디바이스(323)를 포함한다. 뱅크(301)의 다른 클램프 I/O 셀들(예를 들면 셀들(309, 311 및 317))에 대해, M1 클램프 디바이스는 셀(313)에서와 같이 플로어 플랜의 동일 영역에 위치된다.
도시된 실시예에서, 트리거 I/O 셀(315)의 트리거 회로(331)는 NMOS 출력 버퍼(514)와 PMOS 출력 버퍼(511) 사이의 영역(531)에 위치된다. 영역(531)은 M1 클램프 디바이스(323)가 클램프 I/O 셀(313) 내에 상주할 때 트리거 I/O 셀(315)의 능동 회로 플로어 플랜의 동일 영역에 상주한다. 영역(531)은 예를 들면, 용량성 소자(405) 및 저항성 소자(407)를 포함하는 여러 능동 디바이스들(직사각형으로 도시됨)을 포함하는 도 5에 도시된다. 디바이스(545)는 인버터(417)에서 PMOSFET 풀업 트랜지스터이다. 뱅크(301)의 다른 트리거 I/O 셀들이 존재한다면, 셀(315)에서와 같이 플로어 플랜의 동일 영역(예를 들면 531)에 위치된 ESD 트리거 회로를 또한 포함한다. 영역(531)은 다른 실시예들에서 다른 디바이스들을 포함할 수 있다.
도 5의 실시예에서, 클램프 I/O 셀(313)에서의 M1 클램프 디바이스(323)와, 트리거 I/O 셀(315)의 영역(531)에서의 트리거 회로(331)는 거의 동일한 물리적 크기이고, 각각의 I/O 셀들의 플로어 플랜의 동일한 물리적 레이아웃 영역을 점유한다. 이러한 이유로, 단일 기본 I/O 셀 플로어 플랜의 설계 레이아웃은 이 클램프/트리거 회로 영역에 배치되지 않고 생성될 수 있다. 클램프 I/O 셀 또는 트리거 I/O 셀은 M1 클램프 디바이스(예를 들면, 323) 또는 트리거 회로(예를 들면, 331)를 드롭시킴으로써 이 기본 I/O 셀 플로어 플랜으로부터 설계될 수 있다. I/O 뱅크(예를 들면, 도 3의 I/O 뱅크(301))를 위한 설계는 필요에 따라 트리거 I/O 셀들 또는 클램프 I/O 셀들을 배치함으로써 쉽게 생성될 수 있다. 상호 교환 가능한 M1 클램프 또는 트리거 회로를 가진 기본 I/O 셀 플로어 플랜을 이용한 이러한 방식은 I/O 셀들의 뱅크에서 ESD 네트워크를 구현하는 매우 효율적인 수단을 제공한다.
어떤 실시예에서, 기본 I/O 셀의 플로어 플랜이 구성되어, 부스트 버스(302), VDD 버스(303), 트리거 버스(305) 및 VSS 버스(307)에 대한 모든 접속들은, M1 클램프 디바이스 또는 트리거 회로에 의해 점유될 영역 내에서 쉽게 만들어질 수 있다.
어떤 실시예들에서, 트리거 회로(331) 및 M1 클램프 디바이스(323)는 I/O 셀들의 플로어 플랜들의 거의 동일한 레이아웃 영역을 점유한다. 그렇지 않으면, 어떤 영역은 기본 I/O 셀 플로어 플랜이 대형의 2개의 ESD 소자들을 수용해야 하기 때문에, 소형의 2개의 ESD 소자들을 가진 I/O 셀에서 허비될 수 있다. 따라서, 이 러한 동일한 영역 고려는, M1 클램프 디바이스들의 크기, 트리거 회로 소자들의 크기, 및 I/O 셀들의 뱅크에서 최적의 트리거 회로 배치 빈도(트리거 I/O 셀 배치 빈도)를 결정하기 위하여, 예를 들면 SPICE에서 ESD 네트워크 회로 시뮬레이션들을 실행할 때 제약이 될 수 있다.
도 5를 다시 참조하면, 집적 회로의 다른 뱅크들의 다른 I/O 셀들은 상이한 플로어 플랜들을 가진 다른 물리적 레이아웃들을 가질 수 있다. 예를 들면, 도 5의 레이아웃은 ESD 회로(예를 들면, M1 클램프 디바이스, A1 다이오드, A2 다이오드, B 다이오드 및 트리거 회로)와 상호 혼합된 PMOSFET 버퍼들(예를 들면 505) 및 NMOSFET 버퍼들(예를 들면 507)을 도시한다. 그러나, 다른 실시예들에서, 이들 영역들은 ESD 디바이스들로부터 분리될 수 있거나 다른 구성들에서 상호 혼합될 수 있다. 또한, 다른 실시예들에서, ESD 디바이스들은 도 5에 도시된 바와 같이 분리되는 대신, I/O 셀의 다른 I/O 회로(예를 들면 539 및 541)와 상호 혼합될 수 있다. 또한, 다른 실시예들에서, I/O 셀의 플로어 플랜은 도 5에 도시된 것과 다른 형태들을 가질 수 있다. 예를 들면, 입력으로만 구성된 I/O 셀은 PMOSFET 및 NMOSFET를 포함할 필요가 없다. I/O 셀들의 다른 실시예들이 다른 회로를 포함할 수 있다.
도 6은 본 발명에 따른 집적 회로의 I/O 셀들(601)이 뱅크의 다른 실시예의 회로도이다. 도 6의 ESD 보호 네트워크는, ESD 트리거 회로들(예를 들면 625)을 가진 I/O 셀들(예를 들면 615)의 제 1 형태가 또한 클램프 디바이스를 포함하고, M2 클램프 디바이스(예를 들면 621)로 지정되고, NMOSFET로 구현되는 것을 제외하고, 도 3의 ESD 보호 네트워크와 유사하다. I/O 셀들(예를 들면 613)의 제 2 형태는 M1 클램프 디바이스들(예를 들면 623)을 가진 전과 동일하다. 한 실시예에서, M2 클램프 디바이스는 M1 클램프 디바이스들의 것보다 작은 I/O 셀의 물리적 레이아웃 영역을 점유한다.
도 6의 실시예는 트리거 회로(625)와 M2 클램프 디바이스(621)의 조합된 물리적 레이아웃 영역이 M1 클램프 디바이스(예를 들면 623)의 물리적 레이아웃 영역과 거의 동일할 때 가장 효율적이다. 도 5를 참조하여 기술된 구성과 유사하게, 기본 I/O 셀 플로어 플랜은 예를 들면 영역(531)에서와 같은 조합된 트리거 회로 및 M2 클램프 디바이스(I/O 셀의 제 1 형태를 만들기 위하여) 또는 M1 클램프 디바이스(I/O 셀의 제 2 형태를 만들기 위하여)의 상호 교환 가능한 배치를 허용하도록 생성될 수 있다.
I/O 셀의 제 1 형태에서의 M2 클램프 디바이스 및 트리거 회로와, I/O 셀의 제 2 형태에서의 M1 클램프 디바이스를 포함하는 어떤 IC 응용들에 대해서는, 조합된 ESD 소자들의 물리적 레이아웃 영역을 최소화하면서 전체 네트워크에 더 큰 방전 능력을 유리하게 제공할 수 있다.
한 실시예에서, 집적 회로는 복수의 I/O 셀들을 포함한다. 복수의 I/O 셀들의 각각의 I/O 셀은 제 1 형태 또는 제 2 형태 중 하나이다. 제 1 형태의 각각의 I/O 셀은 ESD 이벤트를 검출하기 위한 ESD 트리거 회로를 포함한다. 제 2 형태의 각각의 I/O 셀은 제 1 형태의 I/O 셀의 ESD 트리거 회로에 의한 ESD 이벤트의 검출에 응답하여, ESD 이벤트로부터 전류를 방전하는 방전 경로를 제공하기 위한 ESD 클램프 디바이스를 포함한다. 제 2 형태의 각각의 I/O 셀은 I/O 셀의 ESD 클램프 디바이스가 응답하는 ESD 트리거 회로를 포함하지 않는다.
한 실시예에서, 집적 회로는 복수의 I/O 셀들을 포함한다. 각각은 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 가진다. 복수의 I/O 셀들의 I/O 셀들이 제 1 서브세트의 각각은 능동 회로 플로어 플랜의 동일한 지정 영역에서 ESD 클램프 디바이스를 포함한다. 복수의 I/O 셀들의 I/O 셀들 제 2 서브세트의 각각은 능동 회로 플로어 플랜의 동일한 지정 영역에서의 ESD 트리거 회로에 대한 회로를 포함한다.
한 실시예에서, 집적 회로는 셀들의 뱅크에 위치된 복수의 I/O 셀들을 포함한다. 복수의 I/O 셀들의 각각의 I/O 셀은 I/O 패드를 포함하고, 복수의 I/O 셀들의 각각의 I/O 셀은 제 1 형태 또는 제 2 형태 중 하나이다. 복수의 I/O 셀들의 각각의 I/O 셀은 능동 회로 플로어 플랜에 따라 능동 회로 물리적 레이아웃을 가진다. 제 1 형태의 각각의 I/O 셀은 ESD 이벤트를 검출하기 위한 ESD 트리거 회로를 포함한다. 제 1 형태의 각각의 I/O 셀에 대해, ESD 트리거 회로의 회로는 능동 회로 플로어 플랜의 동일한 지정 영역에 있다. 제 2 형태의 각각의 I/O 셀은 제 1 형태의 I/O 셀의 ESD 트리거 회로에 의한 ESD 이벤트의 검출에 응답하여 ESD 이벤트로부터 전류를 방전하는 방전 경로를 제공하기 위한 ESD 클램프 디바이스를 포함한다. 제 2 형태의 각각의 I/O 셀은, I/O 셀의 ESD 클램프 디바이스가 응답하는 ESD 트리거 회로를 포함하지 않는다. 제 2 형태의 각각의 I/O 셀에 대해, ESD 클램프 디바이스는 능동 회로 플로어 플랜의 동일한 지정 영역에 위치된다.
본 발명의 특정한 실시예들이 도시되고 기술되었지만, 당업자는 본 명세서의 개시내용들에 기초하여, 본 발명 및 더 광범위한 양태들을 벗어나지 않고 다른 변경들 및 수정들이 이루어질 수 있고, 따라서, 첨부된 청구항들은 모든 범위 내에서 본 발명의 기술 사상 및 범주 내에 있는 변경들 및 수정들을 포함하는 것임을 알 것이다.

Claims (22)

  1. 집적 회로에 있어서:
    복수의 I/O 셀들의 각각의 I/O 셀이 제 1 형태 또는 제 2 형태 중 하나인, 상기 복수의 I/O 셀들을 포함하고,
    상기 제 1 형태의 각각의 I/O 셀은 ESD 이벤트를 검출하기 위한 ESD 트리거 회로를 포함하고,
    상기 제 2 형태의 각각의 I/O 셀은 상기 제 1 형태의 I/O 셀의 ESD 트리거 회로에 의한 ESD 이벤트의 검출에 응답하여, ESD 이벤트로부터 전류를 방전하는 방전 경로를 제공하기 위한 ESD 클램프 디바이스를 포함하고, 상기 제 2 형태의 각각의 I/O 셀은 상기 I/O 셀의 상기 ESD 클램프 디바이스가 응답하는 ESD 트리거 회로를 포함하지 않고,
    상기 제 1 형태의 각각의 I/O 셀은 제 1 능동 회로 플로어 플랜(first active circuitry floor plan)에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 제 1 형태의 각각의 I/O 셀에 대해, 상기 ESD 트리거 회로의 회로는 상기 제 1 능동 회로 플로어 플랜의 제1 지정 영역에 위치되고,
    상기 제 2 형태의 각각의 I/O 셀은 제 2 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 제 1 능동 회로 플로어 플랜은 상기 제 2 능동 회로 플로어 플랜과 같은 크기 및 형태이고, 상기 제 2 형태의 각각의 I/O 셀에 대해, 상기 ESD 클램프 디바이스는 상기 제 2 능동 회로 플로어 플랜의 제 2 지정 영역을 점유하고,
    상기 제 1 능동 회로 플로어 플랜 내의 상기 제 1 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 제 2 지정 영역의 위치에 대응하는 위치인, 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 2 형태의 각각의 I/O 셀의 상기 ESD 클램프 디바이스는 버스에 결합된 제어 단자를 포함하는 트랜지스터를 포함하고, 상기 제 1 형태의 I/O 셀의 각각의 ESD 트리거 회로는 상기 버스에 결합된 출력을 포함하는, 집적 회로.
  3. 제 2 항에 있어서,
    상기 제 1 형태의 I/O 셀들의 상기 ESD 트리거 회로들은 ESD 이벤트의 검출에 응답하여, 상기 제 2 형태의 I/O 셀들의 상기 ESD 클램프 디바이스들을 도전성으로 만들기 위해 상기 버스를 병렬로 구동하도록 동작하는, 집적 회로.
  4. 제 1 항에 있어서,
    상기 복수의 I/O 셀들의 각각은 I/O 패드를 포함하는, 집적 회로.
  5. 제 1 항에 있어서,
    상기 복수의 I/O 셀들은 I/O 셀들의 뱅크에서 구현되고, 상기 뱅크 내의 상기 제 1 형태의 I/O 셀들의 수에 대한 상기 뱅크 내의 상기 제 2 형태의 I/O 셀들의 수의 비는 N이며, N은 1 이상인, 집적 회로.
  6. 제 1 항에 있어서,
    상기 제 1 형태의 각각의 I/O 셀은 ESD 트리거 회로에 의한 ESD 이벤트의 검출에 응답하여, ESD 이벤트로부터 전류를 방전하는 방전 경로를 제공하기 위한 ESD 클램프 디바이스를 포함하는, 집적 회로.
  7. 제 6 항에 있어서,
    상기 제 1 형태의 I/O 셀들의 각각의 ESD 클램프 디바이스는 상기 제 2 형태의 I/O 셀들의 각각의 ESD 클램프 디바이스보다 더 작은 능동 회로 물리적 레이아웃 영역을 갖는, 집적 회로.
  8. 집적 회로에 있어서:
    I/O 셀들의 제 1 서브세트 및 I/O 셀들의 제 2 서브세트를 포함하는 복수의 I/O 셀들을 포함하고,
    상기 I/O 셀들의 제 1 서브세트의 각각은 제 1 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 I/O 셀들의 제 1 서브세트의 각각은 상기 제 1 능동 회로 플로어 플랜의 제 1 지정 영역을 점유하는 ESD 클램프 디바이스를 포함하고,
    상기 I/O 셀들의 제 2 서브세트의 각각은 제 2 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 I/O 셀들의 제 2 서브세트의 각각은 상기 제 2 능동 회로 플로어 플랜의 제 2 지정 영역에서 ESD 트리거 회로에 대한 회로를 포함하고,
    상기 제 1 능동 회로 플로어 플랜 내의 상기 제 1 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 제 2 지정 영역의 위치에 대응하는 위치인, 집적 회로.
  9. 제 8 항에 있어서,
    상기 제 1 서브세트의 상기 ESD 클램프 디바이스들은 상기 제 2 서브세트의 ESD 트리거 회로에 의한 검출된 ESD 이벤트에 응답하여, ESD 이벤트로부터 전류를 방전하기 위해 도전성으로 만들어지는, 집적 회로.
  10. 제 8 항에 있어서,
    상기 복수의 I/O 셀들은 상기 집적 회로의 셀 뱅크에서 구현되는, 집적 회로.
  11. 제 8 항에 있어서,
    상기 복수의 I/O 셀들의 각각은 I/O 패드를 포함하는, 집적 회로.
  12. 제 11 항에 있어서,
    상기 복수의 I/O 셀들의 각각의 I/O 셀에 대해, 상기 I/O 패드는 상기 I/O 셀의 제 1 다이오드를 통해 제 1 버스에, 그리고 상기 I/O 셀의 제 2 다이오드를 통해 제 2 버스에 결합되고,
    상기 I/O 셀들의 제 1 서브세트에 대해, 상기 제 1 다이오드는 상기 제 1 능동 회로 플로어 플랜의 제 3 지정 영역에 위치되고, 상기 제 2 다이오드는 상기 제 1 능동 회로 플로어 플랜의 제 4 지정 영역에 위치되고,
    상기 I/O 셀들의 제 2 서브세트에 대해, 상기 제 1 다이오드는 상기 제 2 능동 회로 플로어 플랜의 제 5 지정 영역에 위치되고, 상기 제 2 다이오드는 상기 제 2 능동 회로 플로어 플랜의 제 6 지정 영역에 위치되고,
    상기 제 1 능동 회로 플로어 플랜 내의 상기 제 3 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 5 지정 영역의 위치에 대응하는 위치이고,
    상기 제 1 능동 회로 플로어 플랜 내의 상기 제 4 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 6 지정 영역의 위치에 대응하는 위치인, 집적 회로.
  13. 제 12 항에 있어서,
    상기 복수의 I/O 셀들의 각각의 I/O 셀에 대해, 상기 I/O 패드는 상기 I/O 셀의 제 3 다이오드를 통해 제 3 버스에 결합되고,
    상기 I/O 셀들의 제 1 서브세트에 대해, 상기 제 3 다이오드는 상기 제 1 능동 회로 플로어 플랜의 제 7 지정 영역에 위치되고,
    상기 I/O 셀들의 제 2 세브세트에 대해, 상기 제 3 다이오드는 상기 제 2 능동 회로 플로어 플랜의 제 8 지정 영역에 위치되고,
    상기 제 1 능동 회로 플로어 플랜 내의 제 7 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 제 8 지정 영역의 위치에 대응하는 위치이고,
    상기 제 2 서브세트의 각각의 I/O 셀에 대해, 상기 ESD 트리거 회로는 상기 제 1 버스 및 상기 제 3 버스에 대해 ESD 이벤트를 검출하는, 집적 회로.
  14. 제 8 항에 있어서,
    상기 제 2 서브세트의 각각의 I/O 셀은 상기 제 1 서브세트의 적어도 하나의 I/O 셀에 의해 서로 분리되는, 집적 회로.
  15. 제 8 항에 있어서,
    상기 제 2 서브세트의 각각의 I/O 셀은 상기 제 1 서브세트의 적어도 두 개의 I/O 셀들에 의해 서로 분리되는, 집적 회로.
  16. 제 8 항에 있어서,
    상기 제 2 서브세트의 각각의 I/O 셀은 그 능동 회로 플로어 플랜의 상기 제 2 지정 영역에서 ESD 클램프 디바이스를 포함하는, 집적 회로.
  17. 제 16 항에 있어서,
    상기 제 2 서브세트의 상기 ESD 클램프 디바이스는 상기 제 1 서브세트의 상기 ESD 클램프 디바이스보다 영역에서 더 작은, 집적 회로.
  18. 제 8 항에 있어서,
    상기 복수의 I/O 셀들은 셀들의 뱅크에서 구현되고, 상기 뱅크 내의 상기 제 2 서브세트의 I/O 셀들의 수에 대한 상기 뱅크 내의 상기 제 1 서브세트의 I/O 셀들의 수의 비는 N이며, 상기 N은 1 이상인, 집적 회로.
  19. 제 18 항에 있어서,
    상기 N은 4 이상인, 집적 회로.
  20. 제 8 항에 있어서,
    상기 복수의 I/O 셀들은 셀들의 뱅크에서 구현되고,
    상기 뱅크의 I/O 셀들의 ESD 보호를 위한 모든 능동 회로는 상기 셀들의 뱅크 내에 포함되는, 집적 회로.
  21. 제 8 항에 있어서,
    상기 복수의 I/O 셀들은 셀들의 뱅크에서 구현되며, 상기 셀들의 뱅크 내에 전원 셀들 및 접지 셀들이 위치되지 않는, 집적 회로.
  22. 집적 회로에 있어서:
    셀들의 뱅크에 위치된 복수의 I/O 셀들로서, 상기 복수의 I/O 셀들의 각각의 I/O 셀은 I/O 패드를 포함하고, 상기 복수의 I/O 셀들의 각각의 I/O 셀은 제 1 형태 또는 제 2 형태 중 하나이고, 상기 복수의 I/O 셀들의 각각의 I/O 셀은 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖는, 상기 복수의 I/O 셀들을 포함하고,
    상기 제 1 형태의 각각의 I/O 셀은 제 1 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 제 1 형태의 각각의 I/O 셀은 ESD 이벤트를 검출하기 위한 ESD 트리거 회로를 포함하고, 상기 제 1 형태의 각각의 I/O 셀에 대해, 상기 ESD 트리거 회로의 회로는 상기 제 1 능동 회로 플로어 플랜의 제 1 지정 영역에 있고,
    상기 제 2 형태의 각각의 I/O 셀은 제 2 능동 회로 플로어 플랜에 따른 능동 회로 물리적 레이아웃을 갖고, 상기 제 2 형태의 각각의 I/O 셀은 상기 제 1 형태의 I/O 셀의 ESD 트리거 회로에 의한 ESD 이벤트의 검출에 응답하여, ESD 이벤트로부터 전류를 방전하는 방전 경로를 제공하기 위한 ESD 클램프 디바이스를 포함하고, 상기 제 2 형태의 각각의 I/O 셀은 상기 I/O 셀의 상기 ESD 클램프 디바이스가 응답하는 ESD 트리거 회로를 포함하지 않고, 상기 제 2 형태의 각각의 I/O 셀에 대해, 상기 ESD 클램프 디바이스는 그 능동 회로 플로어 플랜의 제 2 지정 영역을 점유하고,
    상기 제 1 능동 회로 플로어 플랜 내의 상기 제 1 지정 영역의 위치는 상기 제 2 능동 회로 플로어 플랜 내의 상기 제 2 지정 영역의 위치에 대응하는 위치인, 집적 회로.
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