TWI378622B - Integrated circuit including i/o cell esd system - Google Patents
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Description
1378622 九、發明說明： 【發明所屬之技術領域】 本發明係普遍關於靜電放電（ESD)且更具體地係關於一 積體電路中之ESD電路配置。 【先前技術】 一積體電路會在製造過程中、裝配與測試期間或最終系 統應用時遭受破壞性靜電放電（ESD)事件。在傳統的積體 電路（IC) ESD保護架構中，特殊的鉗制電路通常係用於在 供電執道之間轉移ESD電流並且從而保護内部元件使其免 於損壞。一槿已知為主動式金氧半場效電晶體（MOSFET) 鉗制電晶體之ESD鉗制電路通常包含兩部分：一觸發電路 和一大型MOSFET鉗制電晶體》該鉗制電晶體之導通係受 控於該觸發電路。主動式MOSFET鉗制電路可用於沿著電 源匯流排分佈的網路中而對1C内的所有輸入/輸出（I/O)焊 盤提供堅實一致的ESD保護。該等網路之數個具體實施例 係顯示於標題為"靜電放電（ESD)保護電路（Electrostatic Discharge (ESD) Protection Circuit)"之美國專利案第 6,385,021號以及標題為"靜電放電保護及運作之方法 (Electrostatic Discharge Protection and Method of Operation)" 之美國專利案第6,724,603號中。兩專利案係讓渡予本文之 受讓人。 【發明内容】 圖1描繪一1C中用於保護一排I/O單元中之數個I/O焊盤 的其中一種分佈式ESD網路100。圖1顯示五個I/O單元110- I07268.doc 1378622 114。然而，該分佈式網路可繞著1(：週邊區域包圍一較大 排I/O單元，如放置於圖1所示元件之左邊與右邊的點所標 示》I/O單元110包含一外部連接（1/〇)焊盤12〇，該外部連 接焊盤120係分別經由二極體122和123耦接於一 vss匯流排 102與一 VDD匯流排103之間。一鉗制n通道MOSFET (NMOSFET) 125係連接於該Vss匯流排與vDD匯流排之間。 鉗制NMOSFET 125之閘極係連接至一觸發匯流排1〇9。未 示於I/O單元110中，但假設存在用於正常（亦即非ESD)i/〇 單元運作之電路。I/O單元111-114每一個皆等同於1/〇單元 110。I/O單元為包含用於傳遞輸入信號、輸出信號、或輸 入信號與輸出信號兩者之電路的單元。 除了 I/O單元之外，圍繞一1C週邊的1/〇環通常包含許多 電源（VDD)和接地（vss)單元。一範例vDD單元116和Vss單元 117係示於圖1中。該\^〇單元包含一連接至晶片上¥〇〇匯流 排103之外部連接VDD浮盤130而vss單元則包含一連接至晶 片上Vss匯流排1〇2之外部連接Vss焊盤132。該Vdd單元包 含一觸發電路135，該觸發電路135係由vDD匯流排和Vss匯 流排予以供電並且提供一驅動觸發匯流排1〇9之輸出信 號。該VDD單元亦包含一鉗制NMOSFET 136。鉗制 NMOSFET 136之閘極（一MOSFET之控制端）係連接至該觸 發匯流排。該vss單元包含與Vdd單元中之觸發電路和鉗制 裝置類似的觸發電路140和鉗制NMOSFET 141。 積體電路於參考至接地\^3之1/〇焊盤上耦合之正ESD事 件期間通常最容易受到破壞。ES£)網路1 〇〇對該作用於圖1 107268.doc 1378622 之I/O焊盤120之事件的響應如後文所述。二極體123隨著 I/O焊盤電壓非常快速地上升高於約0.8V而順偏壓。在VDD 匯流排103上對時間產生一快速的電壓上升（dV/dt或電壓迴 轉率）。觸發電路135和140可為一種觸發電路，其包含一 經過調整而僅對非常快速之ESD相關暫態現象反應之電阻 電容（RC)式電壓迴轉率感測器、以及一串用以驅動該觸發 電路輸出之反相緩衝級。反應VDD匯流排上的ESD dV/dt暫 態現象，觸發電路135和140驅動觸發匯流排109至VDD匯流 排電壓。這開啟了分別分佈於I/O和電源/接地單元中的數 個鉗制NMOSFETs 125, 136和141。一旦開啟，該具有鉗制 NMOSFET之累增網路作用於一介於VDD匯流排與Vss匯流 排之間的低電阻分支。該等鉗制NMOSFETs維持導通一段 由觸發電路之RC時間常數所決定的時間。觸發電路應該 驅動該鉗制NMOSFETs—段超出一 ESD事件之一般持續期 間（例如300-600奈秒）的時間，而仍然避免鉗制NMOSFETs 在VDD匯流排正常爬升期間的錯誤觸發。對應一些實施 例，該VDD爬升在正常運作期間通常需要1-5微秒。 在某些1C設計中，I/O環中所放置的電源或接地焊盤非 常少或沒有。這對於圖1之ESD網路方法是個問題，因為 通常必須每10-15個I/O單元放置至少一個觸發電路以便有 效地驅動分佈在I/O單元附近之鉗制NMOSFETs。例如，難 以ESD保護一由20或更多未穿插任何電源或接地單元之I/O 單元所構成之未經切斷、密實鄰接之排《另外，先進之封 裝選擇通常一併免除I/O環内的電源或接地單元。例如， 107268.doc 1378622 在一設計用於覆晶封裝的ic中，對於電源和接地匯流排之 外偏晶片連接係通常直接向下製於1C核心區域中的匯流排 上，不需要一排I/O單元中的任何週邊電源或接地單元。 因此，需要一種新的ESD網路方法，特別是可以完全保護 一由密實鄰接之I/O單元構成之大型排而不需要任何穿插 之電源或接地單元的ESD網路方法。 【實施方式】 底下提出一用於實施本發明之模式之詳細說明。本說明 之意圖在於描述本發明且不應視為限制。 在一本發明之具體實施例中，一 ESD觸發電路係置於一 I/O單元排之每四個或五個I/O單元，而該排剩下的I/O單元 則包含一 ESD鉗制NMOSFET(或另一類ESD鉗制裝置），其 中該等ESD觸發電路驅動鄰近I/O單元中的NMOSFETs。在 某些具體實施例中，一觸發匯流排係用於將一第一類I/O 單元（亦即具有觸發電路之I/O單元）中之觸發電路之輸出耦 接至分佈於一第二類I/O單元（亦即具有鉗制NMOSFETs之 I/O單元）中之鉗制NMOSFETs(或其它類ESD鉗制裝置）之閘 極。在某些具體實施例中，一 I/O單元排之一 I/O單元中的 一個ESD觸發電路可驅動至少兩個位於毗鄰I/O單元中之鉗 制NMOSFETs。至少有一些具體實施例實現一 ESD保護網 路，使得一具有緊密鄰接之I/O單元之大型排可受到保護 而不需任何穿插之電源或接地單元。電源和接地單元已用 於先前ESD保護網路中的觸發單元放置。 圖2根據一本發明之具體實施例描繪一積體電路中之一 107268.doc 1378622 排I/O單元内的一個esd保護網路。每一個I/O單元皆可用 如圖2所示之電路圖方式以及一實體佈局方式（例如，查看 圖5)予以說明，佔據1C週邊中的一個特定區。如圖2之具 體實施例所示，排2〇1包含具有一 I/O焊盤和ESD元件之 單元。未示於圖2但假設存在之I/O單元係期望受到保護而 免遭ESD損壞之I/O電路，舉例如P通道MOSFET (PMOSFET)和N通道MOSFET (NMOSFET)輸出驅動器、輪 入緩衝器、以及其它通常包含用於正常I/O運作之電路元 件。在一具體實施例中’排201係如圖2中元件左右點所枚 示繞著1C週邊區域之一具有I/O單元之較大排之部八 ， 1刀。術 語"I/O單元"包含唯輸入單元、唯輸出單元、或輸入暨輸出 單元。術語"I/O焊盤"包含傳遞唯輸入信號、唯輪出信號、 或輸入信號暨輸出信號的焊盤。 每一個I/O焊盤（例如243)皆經由對於每一個單元皆標示 為二極體A1之二極體（例如二極體245)耦接至一 vDd供電匯 ml排203，並且係經由標示為二極體b(例如二極體μ?)之 二極體耦接至一 VSS供電匯流排207。在其它具體實施例 中，每一個I/O單元皆可包含數個焊盤，例如兩個1/〇焊盤 或者一 I/O焊盤與一電源焊盤（一電壓或接地焊盤）。 排20 1包含兩類I/O單元。後文視為觸發1/〇單元之第— 類I/O單元（例如單元211，221)包含一 ESD觸發電路（例如 231，232)。後文視為鉗制〗/〇單元之第二類1/〇單元（例如單 兀 209, 213, 215, 217, 219、和 223)包含一 ESD鉗制裝置（標 示為Ml)，該ESD鉗制裝置在所示的具體實施例中係實現 107268.doc -10- 1378622 成一 NMOSFET(例如NMOSFET 241)。其它具體實施例可 包含其它類ESD鉗制裝置，例如一 PMOSFET、一雙極電晶 體、或一半導體控制整流器（SCR)。 觸發I/O單元（211和221)中的每一個ESD觸發電路（231和 232)皆包含用於偵測一 ESD事件的電路。在一具體實施例 中，一ESD事件係界定為一具有例如100微微秒至60奈秒 之快速上升時間特性的事件。然而，一 ESD事件可具有其 它上升時間或藉由其它具體實施例中的其它特性予以界 定。對偵測一ESD事件起反應，觸發電路驅動觸發匯流排 205至近似VDD匯流排203之電壓位準以導通鉗制I/O單元 (209，213，215，217，219、和223)之Ml鉗制裝置而使該 ESD事件之電流從VDD匯流排203放電至Vss匯流排207。 在一顯示排20 1中之ESD保護網路運作的實施例中，一 正ESD事件係相關於接地Vss匯流排207而耦合至I/O焊盤 233。這經由順偏壓之A1二極體235在VDD匯流排203上產 生具有大迴轉率（dV/dt)之電壓。觸發電路231和232感測 VDD匯流排203上之快速dV/dt，並反應以驅動觸發匯流排 205至一近乎等於VDD匯流排203電壓位準之電壓位準，該 電壓位準使每一個Ml鉗制NMOSFETs導通。依此方式， VDD匯流排203經由數個平行運作之Ml鉗制NMOSFETs之汲 .極至源極導通而放電至接地。圖2所示之ESD網路同樣亦 放電其它類ESD事件。 圖2所示具體實施例之一項優點在於ESD網路中用於保 護I/O單元排201之所有元件都位於I/O單元本身内。注意圖 107268.doc 11 1378622 2之具體實施例中對於ESD保護不需要電源或接地單元β 在某些具體實施例中這對於先前技藝分佈式執道鉗制網路 可為重大改良β 圖2在排201中顯示八個ι/ο單元。然而，排2〇1可包含多 個毗鄰單元209和單元223而置的觸發和鉗制I/C)單元兩
者。在一具體實施例中，觸發I/C)單元係大約每四或五個 鉗制I/O單元置放一個。在其它具體實施例中，該放置頻 率可改變。在某些具體實施例中，該放置頻率範圍可為每 一至二十個鉗制1/0單元放置一個觸發I/O單元。在一具體 實施例中，排20 1可繞著整個具有數百或甚至數個1/〇單元
Vdd匯流排203和Vss匯 之1C形成一封閉環。在該實例申 机排207亦可繞著ic週邊形成未斷環。在其它具體實施例 中，一ic可包含數排類似於圖2或具有其它設計之i/Q單 凡。這數個I/O排中的每一排皆可利用相同或不同之v⑽匯 流排和vss匯流排。在某些具體實施例中，1/〇排僅圍繞積
體電路週圍而置。在其它具體實施例中，1/〇排可部分地 或除外地置於1C核心區域内。 圖3根據本發明描繪一積體電路之一排1/〇單元之另 -具體實施例。在圖3之具體實施例中，咖保護網路 含一額外的推升匯流排3〇2。相對於圖2之網路，推升匯 排302(而非Vdd匯流排3〇3)供電給觸發電路（例如單 315中之觸發電路331)。排3G1之每—個ι/〇焊盤皆經由 A2二極體(例如1/0單元313中之二極體329)耦接至推升j 流排302。 I07268.doc 1378622 此網路之一項特徵在於ESD觸發電路此時係經由與高 ESD電流VDD匯流排303分離之推升匯流排302耦合至任何 受壓之I/O焊盤。例如，在一正ESD事件相關於接地Vss匯 流排307施加至I/O焊盤321期間，主要（高電流）ESD路徑係 經由順偏壓A1二極體327至VDD匯流排，然後經由每一個 Ml鉗制至Vss匯流排307。顯著之IR電壓降因高ESD電流 (例如2-4安培或更大）而沿著該路徑發生，以致Ml鉗制 NMOSFET汲極至源極電壓（Vds)通常為受壓I/O焊盤321上 之電壓之一半或更少。一辅助（低電流）ESD路徑係經由順 偏壓A2二極體329至供電觸發電路之推升匯流排302。該等 觸發電路接著偵測推升匯流排302上之dV/dt暫態並且經由 觸發匯流排305驅動Ml鉗制閘至近似推升匯流排電壓《驅 動Ml鉗制閘需要非常少量的電流。因此，由於沿著推升 和觸發匯流排之ESD電流非常少，因A2二極體而有二極體 電壓降（〜0.8V)，但受壓I/O焊盤321與Ml鉗制之閘極之間 的IR電壓降非常少量。的確，推升和觸發匯流排可製作得 十分窄且具電阻性而在ESD事件期間未有任何顯著的IR壓 降。因此，由於觸發電路係經由低IR壓降推升匯流排302 而非高IR壓降VDD匯流排303耦接至受壓之I/O焊盤，故用 於數個Ml鉗制之閘極對源極電壓（Vgs)通常係大於汲極對 源極電壓（Vds)。一鉗制NMOSFET之導通電阻在這些偏壓 條件下幾乎與Vgs呈反比。這有助於最大化分佈之軌道鉗 制網路效能並且最小化實現具有一給定效能位準之堅實 ESD保護電路所需的佈局面積。圖3所繪的”推升"ESD網路 107268.doc •13- 1378622 可提供比圖2所示之非推升電路更增強的ESD保護。對於 推升之ESD保護網路的更詳細解釋及實施例可在美國專利 案第6,724,603號找到。 如圖3之ESD網路所示，排301包含兩類1/〇單元，例如觸 發I/O單元和鉗制1/〇單元。圖3顯示一具有觸發電路331之 單一觸發I/O單元315 ^亦顯示數個具有標示為厘丨（例如 323)之ESD鉗制裝置（在本具體實施例中顯示具有 NM〇SFETs之實現）的鉗制I/O單元（例如309，311，313, 317)。圖3在排301中顯示五個1/0單元。排3〇1可包含如1/〇 單兀309左方和I/O單元317右方所示三點所標示之兩類額 外的I/O單元。在圖3之ESD網路甲，1/〇排中每第四或第五 I/O單元包含一觸發電路以驅動剩餘附近鉗制I/c>單元中之 鉗制NMOSFETs。然而，在其它具體實施例中，鉗制1/〇單 元之間觸發I/O單元之放置頻率可以改變。排3〇1可圍繞整 個1C形成一封閉環或可在IC中形成數個1/〇排其中之一。 注意圖3未顯示電源或接地單元。ESD網路中用於保護1/() 單το排301之所有元件皆位於1/〇單元本身内。 在一具體實施例中’數個ESD觸發電路可平行運作以驅 動單-觸發匯流排（例如3〇5)β在另一具體實施例中，該觸 發匯流排可予以分割而使得單一觸發電路(例如331)驅動該 觸發匯"IL排刀害。在該具體實施例中，每一個鉗制裝 置白藉由單一觸發電路予以驅動。在其它具體實施例中， 一推升匯流排（例如302)同樣可予以分割。 圖2和3所緣ESD網路之一項優點在於可對ic設計致能堅 107268.doc -14- 1378622 實之ESD保護而不需任何用於一 ι/ο排内之電源或接地單元 放置頻率的ESD特定準則。這可大幅提升I/O環設計者之設 計選項和彈性。在一具體實施例中，I/O環内的電源或接 地單元可放置地非常稀少（例如每2〇個I/O單元或更多1/〇單 疋放置一個）。在另一具體實施例中，1/〇環不可包含任何 電源或接地單元，某些覆晶封裝之積體電路有同樣設計。 不需用到觸發和鉗制I/O單元中找不到的ESD元件，一 1/〇 單元排之全主動MOSFET軌道鉗制ESD保護電路可整個包 含在排内I/O單元實體範圍之内。 圖4係一 ESD觸發電路331具體實施例之電路圖。觸發電 路331包含一由電容性元件4〇5和電阻性元件4〇7構成用於 在推升匯流排302上偵測一 dV/dt暫態的RC電路。若電壓上 升時間足夠快（例如60奈秒或更短），則電晶體4〇9開啟長到 足以使節點410下拉至VSS匯流排3〇7之電壓（邏輯位準 低）。反相器4 17則將一大約等於推升匯流排3〇2(邏輯位準 兩）之電壓輸出至觸發匯流排3〇5以開啟1^11鉗制裝置（例如 圖3之323)。電流源411和電容性元件415之作用為一延遲 開啟電路，用於以一與完全放電ESD事件成比例之時間週 期（例如對某些具體實施例通常為3〇〇_6〇〇奈秒）使反相器 4 1 7之輸入維持低β 在某些具體實施例中，觸發電路331亦可包含一 Vdd推升 電路（未示於圖4中）。一 Vdd推升電路可用於在一正ESD事 件直接施加至VDD匯流排期間使推升匯流排電壓提升至施 加於VDD匯流排之電壓。推升電路可包含一電壓比較器電 107268.doc -15- 1378622 路以及若vDD匯流排之電壓在ESD事件期間超出推升匯流 排，則推升電路將推升匯流排上拉至Vdd匯流排之電壓 圖4顯示一類ESD觸發電路，其可實現於圖3之esd保護 網路中。該觸發電路可藉由以VDD匯流排而非推升匯流排 供電給觸發電路而用於圖2之非推升網路。其它具體實施 例可實現其它類ESD觸發電路，例如包含其它類Rc或暫態 偵測觸發電路或者電壓臨限偵測觸發電路。 圖5係一積體電路5〇1之"ο單元排（例如3〇丨）内兩丨/〇單元 之主動電路（例如電晶體、電容、電阻、二極體）之實體佈 局之部分上視圖。在一具體實施例中，主動電路包含具有 部分實現在例如具有如主塊半導體（例如矽、鍺化矽砷 化鎵）之基底之半導體材料中的裝置。在另一具體實施例 中，主動裝置可在矽上絕緣體（S0I)架構中實現。圖5顯示 兩I/O單元（鉗制I/O單元3 13和觸發1/0單元3 15)之主動區實 體佈局之部分。假設在圖5所示單元之右方和左方可找到 其它（兩類）1/0單元。在一具體實施例中，1/〇單元313和 3 15係置於—ic之週邊I/O環中。 如圖5所示’單元313和315之主動電路實體佈局中每一 個皆按照一主動電路平面圖予以佈局，對於兩類I/O單元 係類似的。例如，兩單元之A1二極體（327和337)係置於每 一個平面圖之相同區域中。同樣地，B二極體（例如325和 335)、A2二極體（329和 339)、NM〇SFET緩衝器（單元 313之 緩衝器507和單元315之緩衝器514)以及PMOSFET緩衝器 (單元313之緩衝器505和單元3ί5之緩衝器511)係置於平面 107268.doc -16- 1378622 圖之相同區域中。同樣地，單元313包含額外的ι/()電路 539以及單元315包含額外的1/〇電路541 ,這兩個額外的ι/〇 電路係置於平面圖之相同區域中。 在圖示之具體實施例中，鉗制1/〇單元313包含置於 NMOS輸出緩衝器507與PM〇s輸出緩衝器5〇5之間的μι· 制裝置323。對於排301之其它鉗制1/〇單元（例如單元3〇9, 3U和317),M1鉗制裝置係置於如單元313中之平面圖的相 同區域中。 在圖示之具體實施例中，觸發1/〇單元3 15之觸發電路 331係置於NMOS輸出緩衝器514與1>1^〇8輸出緩衝器511之 間的區域531中。區域531如位於鉗制1/〇單元313内之1^1鉗 制裝置323係位於觸發1/0單元315之主動電路平面圖之相 同區域中。示於圖5之區域531包含許多主動裝置（以矩形 描繪），例如電容性元件4〇5和電阻性元件4〇7 ^裝置545係 反相器4Π中之PMOSFET上拉電晶體。排3〇1之其它觸發 I/O單疋若存在亦包含一如單元315中置於平面圖之相同區 域（例如531)令之ESD觸發電路。區域531在其它具體實施 例中可包含其它裝置。 在圖5之具體實施例中，鉗制I/O單元313中之Ml鉗制裝 置323、以及觸發1/〇單元315之區域531中之觸發電路 具有大約相同的實體尺寸並且佔有其各自1/〇單元之平面圖 之相同實體佈局區域。為此理由，可產生單一基本1/〇單 几平面圖之設計佈局而未在該鉗制/觸發電路區放置任何東 西。一鉗制I/O單元或一觸發I/c>單元可藉由在一 M1鉗制裝 I07268.doc 1378622 置（例如323)或一觸發電路（例如331)中自該基本iy〇單元平 面圖予以設計》可接著藉由視需要放置鉗制1/()單元或觸 發I/O單元輕易地產生一 1/〇排（例如圓3之1/〇排3〇ι)之設 。十。此方法利用一具有可互換2M1鉗制或觸發電路的基 本I/O單元平面圖提供在一排1/〇單元申實現esd網路非常 有效之方法。 在某些具體實施例中，基本I/O單元之平面圖係經過配 置而可在Ml鉗制裝置或觸發電路所佔有之區域内輕易地 製作對推升匯流排302、VDD匯流排303、觸發匯流排3〇5和 vss匯流排307的所有連接。 在某些具體實施例中，觸發電路331和河丨鉗制裝置323 佔有大約相同之I/O單元平面圖佈局面積。否則，某些區 域在具有兩ESD元件中較小一個ESD元件的1/〇單元内會浪 費，因為基本I/O單元平面圖必須配合兩ESD元件中較大的 元件。因此’此相等面積考量在使用例如spiCE跑ESD網 路電路模擬以決定Ml鉗制裝置尺寸、觸發電路元件尺 寸、以及一排I/O單元内最佳觸發電路放置頻率（率觸發1/〇 單元放置頻率）時會是一個限制。 再次參考圖5，一積體電路之其它排中之其它1/()單元可 具有其它配備不同平面圖之實體佈局。例如，圖5之佈局 顯不與ESD電路（例如M1鉗制裝置、A1二極體、A2二極 體、B二極體、和觸發電路）混合之pM〇SFET緩衝器（例如 5 05)與NMOSFET緩衝器（例如5〇7)。然而，在其它具體實 施例中，這些區域可與ESD裝置分開，或在其它配置中混 107268.doc 1378622 合。同樣地在其它具體實施例中，ESD裝置可與一1/〇單元 之其它I/O電路（例如539和541)混合而非如圖5所示般地分 開。同樣地在其它具體實施例中’一1/〇單元之平面圖可 具有與圖5所示不同之形式。例如，一配置成唯輸入之1/〇 單元不需要包含1>]^〇51^丁和NMOSFET輸出緩衝器。其它 I/O單元之具體實施例可包含其它電路。 圖6根據本發明係一積體電路之一排1/〇單元6〇1之另一 具體實施例之電路圖。除了具有ESD觸發電路（例如625)之 第類1/0單元（例如615)亦包含一標示為m2甜制裝置（例 如621)並且經實現具有一 nMOSFEt之鉗制裝置之外，圖6 之ESD保護網路類似於圖3之ESD保護網路。第二類1/〇單 元（例如613)如同之前具有Ml鉗制裝置（例如623) ^在一具 體實施例中，M2鉗制裝置佔有一比Ml鉗制裝置還小的I/C) 單元實體佈局面積。 圖6之具體實施例在觸發電路625與M2鉗制裝置621之組 合實體佈局區大約等於Ml鉗制裝置（例如623)之實體佈局 區時最具有效益。類似於參考圖5所述之配置，可產生一 基本I/O單元平面圖而允許舉例如區域53丨中結合之觸發電 路與M2鉗制裝置（用以製成第一類1/〇單元）或河丨鉗制裝置 (用以製成第二類I/O單元）之可互換放置。 對於某些1C應用，在第一類I/O單元中包含一 M2射制裝 置與觸發電路、以及在第二類I/O單元中包含一Ml鉗制裝 置可對整個網路有利地提供較大的放電能力而仍使結合之 ESD元件具有最小的實體佈局面積。 107268.doc -19- 1378622 在一具體實施例中’ 一積體電路包含複數個1/0單元。 該複數個I/O單元中的每一個I/O單元皆屬於第一類或第二 類。屬於該第一類之每一個I/O單元皆包含一用於偵測— ESD事件之ESD觸發電路。屬於該第二類的每一個1/〇單元 皆包含一用於提供一放電路徑之ESD鉗制裝置而反應藉由 第一類I/O單元之ESD觸發電路對一 ESD事件之偵測自一 ESD事件放電電流。每一個第二類1/〇單元皆不包含一咖 觸發電路’其中I/O單元之ESD鉗制裝置對該esd觸發電路 起反應。 在具體實施例中，一積體電路包含複數個1/0單元。 每一個1/0單元皆按照一主動電路平面圖具有-主動電 實體佈局1複數個1/0單元中第一1/〇單元子集中的每一 個1/〇單元自於其主動電路平面圖之相同指定區包含-Esd 鉗制裝置。誘複數個I/O單元之第二I/O單元子集中的每〜 個I/O單元皆於其主動電路平面圖之相同指定區包含用 一 ESD觸發電路之電路。 ； 在具體實施例中，一積體電路包含複數個置於一排單 元之1/0單元。該複數個I/O單元中的每一個I/O單元皆包含 一 1/0焊盤並1該複數個I/O單元中的每一個I/O單元皆屬於 第一類或第二類其中一類。該複數個I/O單元中的每一個 I/O單7L皆按照一主動電路平面圖具有一主動電路實體佈 局。每一個第—類I/O單元皆包含一用於偵測一ESD事件之 ESD觸發電路。對於每一個第一類I/O單元’ ESD觸發電略 之電路係位於其主動電路平面圖之相同指定區。每一個第 107268.doc -20· 1378622 二類ι/ο單元皆包含一用於提供一放電路徑之esd鉗制裝置 而反應藉由一第一類I/O單元之ESD觸發電路對—esd事件 之偵測自一 ESD事件放電電流β每一個第二類1/〇單元皆未 包含一ESD觸發電路，其中1/〇單元之ESD鉗制裝置對該 ESD觸發電路起反應。對於每一個第二類1/〇單元，鉗 制裝置係置於其主動電路平面圖之相同指定區。 儘官已顯示並且說明本發明之特殊具體實施例，本行人 士將基於本文之教義而認知可作進一步改變與修改而不脫 離本發明和其廣泛之觀點，以及從而附加之請求項於其範 疇内要含括所有該等如同在本發明之真實精神與範疇内之 改變與修改。 【圖式簡單說明】 本發明藉由附圖得以令人更加瞭解，且本行人士可明顯 知道其許多目的、特徵、和優點。 圖1係一電路圖，其描繪一先前技藝ESD保護網路。 圖2係一電路圖’其根據本發明描繪一ESD保護網路之 一個具體實施例。 圖3係一電路圖，其根據本發明描繪一 ESD保護網路之 另一個具體實施例。 圖4係一根據本發明之ESD觸發電路具體實施例之電路 圖。 圖5係一根據本發明之積體電路之主動電路之具體實施 例之部分上視圖。 圖6係一電路圖，其根據本發明描繪一 ESD保護網路之 107268.doc •21- 1378622 另一具體實施例。 不同圖式中對相同參考符號的使用代表等同項目，除非 是另有注明。該等圖示不必然依比例繪製。 【主要元件符號說明】
100 網路 102 匯流排 103 匯流排 109 匯流排 110 〇〇 一 早70 111 〇0 一 早7G 112 〇0 一 早7G 113 〇〇 — 早7C 114 〇0 一 早7G 116 αΟ 一 早7G 117 —* 早7G 120 焊盤 122 二極體 123 二極體 125 裝置 130 焊盤 132 焊盤 135 觸發電路 136 裝置 140 觸發電路 107268.doc -22- 1378622 141 裝置 201 單元排 203 VDD供電匯流排 205 觸發匯流排 207 VSS供電匯流排 209 單元 211 單元 213 單元
215 單元 217 單元 219 單元 221 單元 223 單元 231 觸發電路 232 觸發電路 233 焊盤
235 二極體
241 NMOSFET 245 二極體 247 二極體 301 單元排 302 推升匯流排 303 VDD匯流排 305 觸發匯流排 107268.doc -23- 1378622
307 VSS匯流排 309 單元 311 單元 313 早7C 315 0〇 — 早7L 317 〇9 ' 早兀 321 焊盤 323 鉗制裝置 325 二極體 327 二極體 329 二極體 33 1 ESD觸發電路 335 二極體 337 二極體 339 二極體 405 電容性元件 407 電阻性元件 409 電晶體 410 拉引節點 411 電流源 415 電容性元件 417 反相器 501 電路 505 輸出緩衝器 107268.doc • 24 1378622
輸出緩衝器 輸出緩衝器 輸出緩衝器 區域 電路 電路 裝置 g〇 一 早兀 匯流排 匯流排 匯流排 匯流排 一
早7G t}f> — 早70 早70 〇σ
早7G ηΟ 一 早70 鉗制裝置 鉗制裝置 觸發電路 i07268.doc •25·
Claims (1)
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.第094147299號專利申請案 中文申請專利範圍替換本(97年12月） 十、申請專利範圍： 1. 一種積體電路，其包含： 複數個I/O單元，該複數個I/O單元中的每一個I/O單元 係屬於一第一類或一第二類中之一類，其中： 每一個屬於該第一類的I/O單元皆包含一用於偵測一 ESD事件之ESD觸發電路； 每一個屬於該第二類的I/O單元皆包含一 ESD鉗制裝 置，該ESD鉗制裝置反應藉由一屬於該第一類之I/O單 ® 元之一 ESD觸發電路對一 ESD事件之一偵測而用於自 一 ESD事件放電電流，每一個屬於該第二類的I/O單元 皆未包含一 ESD觸發電路，其中該I/O單元之ESD鉗制 裝置係對該ESD觸發電路起反應； * « · 其中： 對於每一個屬於該第一類之I/O單元，其具有根據 一第一主動電路平面圖的一主動電路實體佈局，其中 該每一個屬於該第一類之I/O單元之ESD觸發電路的電 路係位於該第一主動電路平面圖的一第一指定區域 内； 對於每一個屬於該第二類之I/O單元，其具有根據 一第二主動電路平面圖的一主動電路實體佈局，該第 ' 一主動電路平面圖與該第二主動電路平面圖係相同尺 寸且相同形狀，其中該每一個屬於該第二類之I/O單 元之該ESD鉗制裝置係位於該第二主動電路平面圖的 一第二指定區域；
107268-971223.doc 2. 2. 電路平面圖中的該第 第二主動電路平面圖 一指定區域之 t的該第二指 其中該第一主動 一位置係對應到該 定區域的一位置。 如凊求項1之積體 ^ . ，其宁每一個屬於該第二類之I/O 早兀之ESD鉗制裝罟今入 > 眾頰之 畚一细思 匕3一耦接至一匯流排之控制端， 一屬於該第一類之一I/O單元之ESD額# -搞接至該匯流排之輸出。之ESD觸發電路皆包含 3. 4. 如請求項以㈣電路’其令該等屬於該第—類之⑹單 二之勘觸發電路係、平行運作以驅動該匯流排而反應對 ESD事件之一摘測’而使該等屬於該第二類之"ο單元 之ESD鉗制裝置導通。 如請求項1之積體電路’其中該等複數個1/〇單元係實現 於排1/0單凡中’其中該排中屬於該第二類I/O單元之 -數目對該排中屬於該第一類之1/0單元之一數目的比率 為N，其中N為1或更大。 =凊求項1之積體電路，其中每一個屬於該第一類之I/O 單7L皆包含一ESD鉗制裝置，該ESD鉗制裝置係用於提 供一放電路徑而反應一藉由一 ESD觸發電路對一 ESD事 件之偵測自一 ESD事件放電電流。 6·如明求項5之積體電路，其中每一個屬於該第一類I/O單 元之ESD鉗制裝置皆具有比每一個屬於該第二類I/O單元 之ESD甜制裝置還小之主動電路實體佈局面積。 7. —種積體電路，其包含： 複數個1/0單元，其包含I/O單元之一第一子集及I/O單 107268-971223.doc -2- 1378622 元之一第二子集； 其中該I/O單it之該第-子集中的每—者具有根據一第 一主動電路平面圖的一主動電路實體佈局，其中該I/O單 元之該第一子集中的每一者具有一 ESD鉗制裝置位於該 第一主動電路平面圖的一第一指定區域内； 其中該I/O單元之該第二子#中的每—者具有根據一第 二主動電路平面圖的一主動電路實體佈局，其中該1/0單 元之該第二子集中的每一者具有ESD觸發電路位於該第 二主動電珞平面圖的一第二指定區域内； 其中該第一主動電路平面圖中的該第一指定區域之— 位置係對應到該第二主動電路平面圖中的該第二指定區 域的一位置。 8.如請求項7之積體電路，其中： 該等屬於該第一子集之ESD鉗制裝置係反應一藉由— 屬於該第二子集之ESD觸發電路所偵測到的ESE)事件， 而自一 ESD事件對放電電流呈導通。 9_如請求項7之積體電路，其中該複數個1/〇單元係實現於 該積體電路之一單元排中。 10. 如請求項7之積體電路，其中該複數個1/()單元中的每一 個I/O單元皆包含一 I/O焊盤。 11. 如請求項10之積體電路，其中對於該複數個〖/〇單元中的 每一個I/O單元，該I/O焊盤係經由該Ι/Ό單元之一第一二 極體輕接至一第一匯流排並且經由該I/O單元之一第二二 極體耦接至一第二匯流排； 107268-971223.doc 13,78622 其中對於該ι/ο單元之該第一子集，該第—二極體係 置於該第-主動電路平面圖之—第三指定區域中，以及 該第二二極體係置於該第一主動電路平面圖之一第四指 定區域中； 其中對於該I/O單元之該第二子集，該第一二極體係 置於該第二主動電路平面圖之—第五指定區域中，以及 該第二二極體係置於該第二主動電路平面圖之一第六指 定區域中； 其中該第-主動電路平面圖中的該第三指定區域之一 位置係-對應到該第二主動電路平面圖中的該第五指定 區域的位置； 其中該第一主動電路平面圖中的該第四指定區域之一 位置係-對應到該第二主動電路平面圖中的該第六指定 區域的位置。 12.如請求項U之積體電路，其中對於該複數個㈤單元中的 每一個I/O單元，該！/0谭盤係經由該1/〇單元之一第三二 極體耦接至一第三匯流排； 對於該I/O單元之該第一子 兮 斗咕 茱該第二二極體係置於 該第一主動電路平面圖之—第七指定區域中 對於_單元之該第二子 斗咏 ^ 攻乐--極體係置於 該第二主動電路平面圖之一第八指定區域中，· 、 其中該第-主動電路平面圓中的該第七指定區域之一 位置係一對應到該第二主動電 利电叫十面圖中的該第 區域的位置該第七指定區域之位置；及 拍疋 107268-971223.doc -4· 1378622 對於該第二子集之每一個1/〇單元，該esd觸發電路偵 測一關於該第一匯流排和第三匯流排之ESD事件。 13.如請求項7之積體電路，其中該第二子集之每一個ι/〇單 元皆藉由至少-屬於該第一子集之ί/〇單元而彼此分開。 14·如請求項7之積體電路，其中該第二子集之每-個1/0單 元皆藉由至少兩個屬於該第一子集之1/〇單&而彼此分 開。 15.如請求項7之積體電路，其中㈣二子集之每一個1/0單 兀奢於該第一主動電路平面圖之該相同指定區域包含一 ESD鉗制裝置。 16·如請求項15之積體電路，其中該第二子集之ESD鉗制裝 置其面積小於該第一子集之ESD鉗制裝置。 17·如明求項7之積體電路，其中該複數㈣◦單元係實現於 一排單元中，其中該排中屬於該第-子集之I/O單元之一 數目對該排中屬於該第二子集之1/〇單元之一數目的比率 為N，其中N為1或更大。 18. 如請求項17之積體電路，其中N為4或更大。 19. 如凊求項7之積體電路，其中： 該等複數個I/O單元係實現於—排單元中； s Ο單元中用於ESD保護之所有主動電路都包含 於該排單元内。 0.如明求項7之積體電路，纟中該等複數個卯單元係實現 ;排單疋中，纟中該排單元内未放置電 元和接地 留 $ 單7G。 107268-971223.doc 21 一種積體電路，其包含： -:數個置於一排單元中之1/0單元，該等複數個1/0單 :的每一個1/0單元皆包含-I/O焊盤並且該複數咖 早-中的每-個而單元係屬於一第一類或一第二 之一類； ” 每一個屬於該第-類之1/0單元具有根據一第一主動 電路平面圖的一主動電路實體佈局，每一個屬於該第 一類之1/0單元皆包含-用於偵測- ESD事件之ESD觸 發電路’其中對於每—個屬於該第—類之1/〇單元該 ESD觸發電路之電路係位於該第-主動電路平面圖之 —第一指定區域； 每一個屬於該第二類之〗/^單元具有根據一第二主動 電路平面圖的一主動電路實體佈局，每一個屬於該第 一類之i/o單元皆包含一ESD鉗制裝置，該esd鉗制裝 置反應一藉由一屬於該第一類之I/O單元之一 ESD觸發 電路對一 ESD事件之一偵測自一ESD事件提供一放電 路徑，每一個屬於該第二類之I/O單元皆未包含一ESD 觸發電洛’該I/O單元之ESD鉗制裝置對該ESD觸發電 路起反應’其中對於每一個屬於該第二類之I/O單元， 該ESD甜制裝置係置於其主動電路平面圖之該第二指 定區域； 其中該第一主動電路平面圖中的該第一指定區域之 一位置像對應到該第二主動電路平面圖中的該第二指 定區域的一位置。 107268-971223.doc -6- 1378622 22.如請求項21之積體電路，其中該複數個I/O單元中的每一 個I/O單元皆包含一 I/O焊盤。
107268-971223.doc
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