JP2006518114A - 集積回路を静電放電の過渡現象から保護する回路およびその方法 - Google Patents

Abstract

【課題】集積回路（ＩＣ）を静電放電（ＥＳＤ）の過渡現象から保護する、改良された回路およびその方法を提供する。
【解決手段】ＩＣをＥＳＤ過渡現象から保護する回路は、ＥＳＤ電圧Ｖ（ｔ）に応答し、出力を有するマスタ回路（２６）と、該マスタ回路の該出力に接続された共通の入力を有する複数の並列分岐デバイスを備えるスレーブ回路（２８）と、を備える。Ｖ（ｔ）が増加するにつれて、前記マスタ回路は、Ｖ（ｔ）の一部を前記スレーブ回路分岐デバイスの前記入力へ印加し、それによって、前記スレーブ回路分岐デバイスが通常ならば作動するしきい値電圧Ｖｔ１を、前記分岐デバイスの保持電圧Ｖｈにはるかに近いより小さな値Ｖｔ１’に下げる。Ｖ（ｔ）がＶｔ１’に達した時、前記スレーブ回路デバイスのすべては、ほぼ同時に作動し、それによって、ＥＳＤ過渡現象をグラウンドに無害に分岐する。

Description

本発明は、包括的には、半導体デバイス及び半導体回路における破壊的な過渡現象の抑制に関し、より詳細には、半導体デバイス及び集積回路の静電放電の保護に関する。

半導体デバイス及び集積回路は、高電圧の過渡現象により損傷しやすい。これらの過渡現象は、静電放電（ＥＳＤ）から生じることもあるし、他の原因から生じることもある。他の原因として、例えば、核爆発、点灯、又は他の地球、大気、もしくは宇宙の電磁事象によって引き起こされる電磁パルス（ＥＭＰ）のようなものがある。本明細書では、限定するために意図されているのではなく、静電放電及びその略称のＥＳＤという用語は、上記のすべて、及び、過渡現象の物理的な発生元に関係なく、デバイス又は回路が被るおそれのある他のあらゆる形式の破壊の可能性のある電気過渡現象を含むように意図されている。また、限定するために意図されているではなく説明の便宜上、本明細書では、集積回路及びその略称の「ＩＣ」という用語は、個々の半導体デバイス、モノリシック基板又は他の基板上の半導体デバイスの相互接続されたアレイ、回路モジュール又は回路ボード又はフレキシブル回路テープ上のディスクリートデバイス及びモノリシックの相互接続されたデバイスアレイ、及びそれらの組み合わせを含むように意図されている。

ＥＳＤは、ＩＣの保管、出荷、取り扱い、及び使用時に多く生じる非常に一般的な現象である。例えば、ＩＣをまさに取り扱おうとしたり、使用しようとする者は、ＥＳＤに気付くことなく、静電帯電することがある。このような者がＩＣに触れると、この蓄積された静電エネルギーは、そのデバイス又は回路を通じて突然放電することがある。このＥＳＤエネルギーを吸収して、ＩＣの外部節点又は内部節点に現れる電圧を制限する措置が取られていないと、損傷が生じるおそれがある。１０^３〜１０^４ボルトのＥＳＤ電圧に遭遇することは珍しくないが、多くのＩＣは１０^２ボルト以下の電圧によって損傷を受ける可能性がある。通常の動作電圧がほんの数ボルトしかない低電圧ＩＣは、特に被害を受けやすい。

ＩＣ、特に、例えばＭＯＳＦＥＴデバイスやＪＦＥＴデバイス等の電界効果トランジスタ（ＦＥＴ）を使用するＩＣに、ＥＳＤ保護デバイス又はＥＳＤ保護回路を含めることは、長年の間、一般的なことであった。ＭＯＳＦＥＴデバイスは、さらに、ＮＭＯＳ型及びＰＭＯＳ型に細分され、さらには、亜類型及びＣＭＯＳ等の組み合わせに細分される。これらの用語及び略称は当該技術分野において既知である。ＥＳＤ保護デバイスは、通例、ＩＣの入出力（Ｉ／Ｏ）接続パッドに設けられる。その理由は、これらの節点がＥＳＤパルスを受け取る可能性が最も高いからである。しかし、ＥＳＤ保護デバイスは、ＩＣの内部又は外部のあらゆる場所に設けることもできる。本明細書では、用語「パッド」、「Ｉ／Ｏパッド」、及び「Ｉ／Ｏ節点」は、ＥＳＤからの保護が望まれるＩＣの内部又は表面のあらゆる節点を含むように意図されている。ＥＳＤ保護デバイスは、通常、Ｉ／Ｏ節点と、グラウンドもしくは他の基準電圧ライン又は基板との間に接続される。本明細書では、用語「グラウンド」は、あらゆるライン、レール、バス、基板、又は、その実際の電圧レベルに関係なく、ＩＣの基準レベルとして使用される他の接続を含むように意図されている。

通常の回路動作中、ＥＳＤデバイスは非アクティブ状態であり、通常の回路動作を妨害しない。しかし、Ｉ／Ｏ節点がＥＳＤパルスを受け取ると、ＥＳＤ保護デバイスは、作動して、保護される節点、及び、この節点に接続されたＩＣ内部の関連デバイスに現れる電圧を制限し、そして、ＥＳＤパルスのエネルギーを無害に消散させる。ＥＳＤパルスが過ぎ去るとすぐに、ＥＳＤ保護デバイスは、再び非アクティブ状態になる。このように、ＥＳＤデバイスは、Ｉ／Ｏパッド又はＩＣの他の節点に現れるＥＳＤ電圧を安全なレベルに制限して、グラウンド等への無害な電流経路を提供する過渡電圧クリッパとして機能する。

ＩＣ技術が進歩し、ＩＣ内の個々のデバイスがより高速且つより小さくなるにつれて、ＥＳＤ保護問題は悪化してきている。例えば、シリサイド化接点の使用、非常に短いチャネル長、及び減少するソース／ドレインゲート接点間隔によって、ＮＭＯＳ出力デバイスが本来的にＥＳＤ保護を提供する能力は大幅に減少してきている。従来技術では、さまざまな解決策が提案されてきた。例えば、（１）１９９２年のProceedings of the IRPSの第１４１〜１５０ページに掲載された「Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection」と題する論文において、Duvvury及びDiazは、シリサイド化されたＬＤＤ技術のデバイスのＥＳＤ保護を改良するゲート接続の使用を記載している。（２）２０００年のEOS/ESD Symposium Proceedingsの第１８〜２８ページに掲載された「Wafer Cost Reduction through Design of High Performance Fully Silicided ESD Devices」と題する論文において、Verhaege及びRussは、ＥＳＤ保護を改善するためのバックエンドバラストセグメンテーション（back-end ballast segmentation）の使用を加味したマルチフィンガ作動技法を記載している。（３）２００１年のEOS/ESD Symposium Proceedingsの第１〜１１ページに掲載された「Multi-Finger Turn-on Circuits and Design Techniques for Enhanced ESD Performance with Width Scaling」と題する論文において、Mergens他は、融合されたバラストを有するドミノ作動デバイス及びマルチフィンガ作動デバイスの双方を記載している。

これらの手法の多くのものでは、図１に示す出力ＮＭＯＳデバイス９が、コレクタとしてのＮ型ドレイン１３、ベースとしてのＰ型本体１７、及びエミッタとしてのＮ型ソース１５を有する寄生バイポーラＮＰＮデバイスとして動作する。本体は、例えば、ＣＭＯＳバルクプロセスの基板とすることもできるし、エピタキシャルプロセスのＰウェルとすることもできるし、ＢｉＣＭＯＳプロセスにおけるようなＮ型タブによって隔離されたＰウェルとすることもできる。また、図１は、このタイプのデバイスの電流−電圧特性１０も示している。デバイスのソース端子とソースドレイン端子との両端の電圧Ｖ（ｔ）が増加するにつれて、デバイスは、電圧Ｖｔ１及び電流Ｉｔ１において導通状態にトリガされる。Ｖｔ１は、ベースがＰ型ベース本体抵抗器を通じてエミッタに接続された状態での寄生ＮＰＮのコレクタ−ベース降伏電圧である。電流は増加し、電圧は、経路１１に沿って保持電圧Ｖｈに下がる。

ＥＳＤ事象の期間中、デバイスは、大部分が「スナップバック」領域１１、１２で動作する。高いストレスレベルにおいて、デバイスは、電圧Ｖｔ２及び電流Ｉｔ２における第２の降伏に近づく。その後、デバイスの両端の電圧が再び下がり、電流はライン１４、１６に沿って非常に急速に上昇し、或る形の破滅的な故障が発生したことを示す。非常に低い電流デバイスでは、電圧がＶｔ２に到達する時点までに、デバイスに対して或る損傷がすでに発生していることがあり、その結果、たとえ通常動作が再開したとしても、漏電が増加する。

スナップバック領域１２の傾きは動的なコンダクタンス、すなわち（Ｒ−ＯＮ）^−１となる。一般に、従来技術によると、ＥＳＤ保護を提供すると同時に損傷を回避するには、条件 Ｖｔ２＞Ｖｔ１ を満たさなければならない。従来技術では、ＥＳＤ保護を提供し、且つ、この目的でバラスト抵抗器を使用するためにすべて作動しなければならない複数の並列デバイス、例えばマルチゲートフィンガＮＭＯＳ出力デバイス、を使用することが一般的である。

これらの従来技術の手法は有益なものとなっているが、依然として、当該技術分野において既知の多くの不利な点を被る。例えば、次のものに限定されるわけではないが、（ｉ）降伏によって引き起こされるＥＳＤ作動の使用、（ｉｉ）所望のデバイス及び／又はバラスト抵抗器の面積よりも大きいこと、（ｉｉｉ）プロセス変動に対する感度、（ｉｖ）不十分な作動効率、（ｖ）所望のＶｔ１及びＶｔ２よりも高いこと、及び（ｖｉ）破壊的となる可能性のあるスナップバックデバイス機能等を使用してＥＳＤ保護をトリガすること、の一部又はすべてがある。これらの不利な点は、非常に低い電流デバイスでは特に面倒である。この非常に低い電流デバイスでは、従来技術のデバイスを使用してＥＳＤ過渡現象を消散させた結果生じる可能性のある漏れ電流の増加によって、ＥＳＤ過渡現象が過ぎ去った後に通常のデバイス動作が再開した時、回路の機能不良又は感度の喪失が引き起こされる可能性がある。

したがって、本発明の目的は、Ｖｈ、Ｖｔ１、及びＶｔ２をほぼ等しくすることを可能にするＩＣ保護、特にＥＳＤ保護の改良されたＥＳＤ手段及びＥＳＤ方法を提供することである。

発明を解決するための手段

この目的は、請求項記載の回路及び方法によって達成される。本発明の有利な実施の形態は従属請求項で特徴付けられる。本発明の回路は、小さなＥＳＤデバイス伝播遅延を有し、小さなチップ面積を使用し、デバイスのシリサイド又はＬＤブロックの余分な処理ステップの使用を回避し、非常に急速な立ち上がり時間のＥＳＤパルスを操作することができる。

ＥＳＤ過渡現象からＩＣを保護する回路が提供される。この装置は、ＥＳＤ電圧Ｖ（ｔ）に応答し、出力を有するマスタ回路と、マスタ回路の出力に接続された共通の入力を有する複数の並列分岐デバイスを備えるスレーブ回路と、を備え、Ｖ（ｔ）が増加するにつれて、マスタ回路は、Ｖ（ｔ）の一部をスレーブ回路分岐デバイスの入力へ印加し、それによって、スレーブ回路分岐デバイスが通常ならば作動するしきい値電圧Ｖｔ１を、分岐デバイスの保持電圧Ｖｈにはるかに近いより小さな値Ｖｔ１’に下げ、Ｖ（ｔ）がＶｔ１’に達した時、スレーブ回路デバイスのすべては、ほぼ同時に作動し、それによって、ＥＳＤ過渡現象をグラウンドに無害に分岐する。このマスタ回路及びスレーブ回路は、通常のデバイス動作中は非アクティブであることが望ましい。

ＩＣの節点に現れる過渡電圧Ｖ（ｔ）をグラウンドに無害に分岐する方法が提供される。この方法は、低減された過渡電圧Ｖｍｉを得るために、過渡電圧Ｖ（ｔ）を分圧すること、出力電圧を生成するために、能動デバイスの出力端子が抵抗器を通じてＩＣの基準グラウンドに接続された当該能動デバイスの制御端子に、低減された電圧Ｖｍｉを接続すること、複数の並列能動デバイスの電力端子が節点と基準グラウンドとの間に接続された当該複数の並列能動デバイスの入力に出力電圧をほぼ同時に接続すること、を含み、出力電圧は、複数の並列能動デバイスをほぼ同時に作動させるのに十分なレベルに複数の並列能動デバイスの作動電圧を低減し、それによって、節点に現れる過渡電圧を安全なレベルにクランプする。

以下に、本発明の実施の形態を以下の図面の図と共に説明する。図において、同じ符号は同じ要素を示す。

図２は、本発明によるＥＳＤ保護回路２０を示す簡略化した概略図である。この保護回路２０は、矢印２４によって示されるように、ボンディングパッド又は他のＩＣ節点２２、及び、ＩＣの他の部分に接続されている。保護回路２０は、スレーブ回路２８に接続されたマスタ回路２６を備える。

マスタ回路２６は、ＮＭＯＳトランジスタＮｍ、抵抗器Ｒ１、抵抗器Ｒ２、抵抗器Ｒ３、及びコンデンサＣ１を備える。抵抗器Ｒ１は、パッド２２と節点３３との間に接続されている。節点３３は、トランジスタＮｍのドレイン接点４２及びコンデンサ３９のリード線３７に接続されている。抵抗器Ｒ２は、節点４６とグラウンド又は他の基準レベル５０との間に接続されている。次に、節点４６は、コンデンサ３９のリード線３９及びトランジスタＮｍのゲート４８に接続されている。抵抗器Ｒ３は、節点３１におけるトランジスタＮｍのソース端子４４とグラウンド５０との間に接続されている。節点３１は、スレーブ回路２８のトランジスタＮｓ１、Ｎｓ２、…Ｎｓｎの制御端子Ｇ１、Ｇ２、…Ｇｎに接続されている。

マスタ回路は、過渡電圧分圧器及び能動デバイスを備える。この過渡電圧分圧器は、Ｖ（ｔ）とグラウンドとの間に直列に接続された第１の抵抗器Ｒ１、コンデンサＣ１、及び第２の抵抗器Ｒ２を有する。能動デバイスは、制御端子４８（Ｔ１）及び電力端子４２（Ｔ２）、４４（Ｔ３）を有する。ここで、Ｔ１はＣ１の第１の端子に接続されている。なお、Ｃ１の第２の端子はＲ２を通じてＶ（ｔ）に接続されている。また、Ｔ１はＲ２の第１の端子にも接続されている。なお、Ｒ２の第２の端子はグラウンドに接続されている。Ｔ２はＣ１の第２の端子に接続され、Ｒ２を通じてＶ（ｔ）に接続されている。Ｔ３は第３の抵抗器Ｒ３を通じてグラウンドに接続されている。ここで、マスタ回路の出力はＴ３から得られる。マスタ回路は、Ｖｔ１’へのＥＳＤ過渡現象の立ち上がり時間の少なくとも５倍の時定数を有する過渡電圧分圧器を備える。Ｒ１、Ｒ２、及びＣ１は、ＥＳＤ過渡電圧が約Ｖｔ１’に上昇する時間の間、Ｃ１の両端の電圧降下が無視できるように選ばれる。

スレーブトランジスタＮｓ１、Ｎｓ２、…Ｎｓｎの電力端子Ｄ１、Ｄ２、…Ｄｎ（例えば、ドレイン）及びＳ１、Ｓ２、…Ｓｎ（例えば、ソース）は、パッド２２に及ぶライン又はレール４０とグラウンド５０との間に接続されている。スレーブ回路２８は、ｎフィンガのＮＭＯＳクランプデバイスを備え、複数のフィンガが並列デバイスＮｓ１、Ｎｓ２、…Ｎｓｎを作り出すことが望ましい。ＥＳＤ電圧は、ライン４０に現れ、（矢印２４に示すように）パッド２２に接続されたどのデバイスにも、ＩＣの他の部分にも損傷を与える余地なく、グラウンド５０へ無害に放電させることが必要である。

これら複数の並列分岐デバイスはＮＭＯＳトランジスタを備える。これらのＮＭＯＳトランジスタは、ゲートがスレーブ回路の入力に接続され、コレクタがＶ（ｔ）に接続され、ソースがグラウンド電位に接続されている。さらに、これらのＮＭＯＳトランジスタは、コレクタとして動作するＮＭＯＳドレインと、ベースとして動作するＮＭＯＳトランジスタのＰ基板又はＰウェル領域と、エミッタとして動作するＮＭＯＳソースとによって形成される寄生ＮＰＮバイポーラトランジスタを備える。それによって、Ｖｔ１は、ＮＭＯＳゲートに印加されたバイアスを有しない寄生ＮＰＮトランジスタのコレクタ−ベース降伏電圧となり、Ｖｔ１’は、ＮＭＯＳゲートに印加されたバイアスを有する寄生ＮＰＮトランジスタのコレクタ−ベース降伏電圧となる。ここで、Ｖｔ１’＜Ｖｔ１ である。ＥＳＤ事象が発生し、ＥＳＤ電圧がライン又はバス４０に現れ始めると、マスタ回路２６は、素早く反応して、スレーブ回路２８のすべてのパーツをほぼ同時に作動させる。それによって、ライン４０及びパッド２２の電圧は、スレーブ回路デバイスＮｓ１…Ｎｓｎの保持電圧Ｖｈ及びスレーブ回路２８により設けられた分岐経路のあらゆる直列抵抗によって決まる安全なレベルにクランプされる。これによって、接続２４を介してパッド又は節点２２に接続されたＩＣの残りの部分が保護される。デバイスＮｍは、通常通り動作していることに留意すべきである。すなわち、スレーブ回路２８がＥＳＤパルスをクランプして分岐するために、デバイスＮｍは、いずれの形式の降伏状態になることも必要とされない。特に、これによって、非常に高速の保護作動が提供され、本発明は、通常ならば、マスタ回路２６なしで使用される従来技術のＥＳＤ保護デバイスの降伏特性に影響を与え得るプロセス変動による影響をはるかに受けにくくなる。抵抗器Ｒ１、Ｒ２、及びコンデンサＣ１は、過渡ＥＳＤパルス電圧Ｖｐがその両端に現れるＲＣ回路を形成する。コンデンサＣ１を小さくすることができ、且つ、コンデンサＣ１が、適切な範囲にあるＲＣ時定数を依然として提供できるように、抵抗器Ｒ１、Ｒ２は比較的大きな値を有することが望ましい。Ｒ１、Ｒ２は、例えば、それぞれ約１００，０００オームのように概ね等しいことが好ましいが、これよりも大きな値又はこれよりも小さな値を使用することもできる。抵抗器Ｒ３は、Ｒ１、Ｒ２の約４０％であることが好ましく、例えば、約４０，０００オームであるが、これよりも大きな値又はこれよりも小さな値を使用することもできる。ＩＣ用にコンパクトで高い値の抵抗器を製造する方法は、当該技術分野において既知である。マスタ回路の時定数回路が、少なくとも、スレーブデバイスがフルスナップバック（full snapback）に入るのに必要な時間よりも大きな大きさの程度であるように、コンデンサＣ１が選ばれることが望ましい。この時定数は、ａ）デジタル入力の立ち上がり時間と、ｂ）スレーブデバイスがフルスナップバックに入る時間と、ｃ）所望のトリガ電圧との間をバランスさせるものであるべきであり、技術及び用途に応じて大きく変化する可能性がある。Ｃ１の値は、約０．１ピコファラッド（ｐＦ）が適切であるが、これよりも大きな値又はこれよりも小さな値を使用することもできる。

ＥＳＤパルスが最初の０．１ナノ秒でＶ（ｔ）＝０から約７ボルトに上昇するＥＳＤ過渡電圧Ｖ（ｔ）がパッド２２及びライン４０に印加される時の状況を考える。これは、毎秒約７×１０^１０ボルトの立ち上がり時間に等しく、極めて急激な立ち上がり時間に等しい。それにもかかわらず、ＥＳＤ事象の間には、この大きさの立ち上がり時間を有するパルスが発生する可能性がある。

コンデンサＣ１を介して接続された抵抗器Ｒ１及びＲ２は、過渡電圧分圧器として動作する。ゲート４８に現れる電圧Ｖｇｍ及び節点４６に現れるＶｍｉは同じである。Ｃ１の両端の過渡電圧降下Ｖｃ（ｔ）は、ｄｖ／ｄｔが大きいために、ＥＳＤパルス立ち上がり時間の間、約０である。したがって、マスタトランジスタＮｍのドレイン４２に現れる電圧Ｖｄｍは、Ｖｍｉ及びＶｇｍに概ね等しい。Ｒ１及びＲ２は、概ね等しいことが好都合であり、その結果、節点４６のＶｍｉは、ライン４０の電圧Ｖｐの大きさの約半分である。したがって、パッド２２及びライン４０の電圧Ｖ（ｔ）が約Ｖ（ｔ）＝Ｖｐ＝〜７ボルトに達した時、Ｖｍｉ＝Ｖｇｍ＝Ｖｄｍは、約３．５ボルトである。

マスタトランジスタＮｍがソースフォロアとして動作することにより、マスタトランジスタＮｍ３０のソース４４に現れる電圧Ｖｓｍ及びスレーブ回路２８の入力における電圧Ｖｓｉが Ｖｇｍ−Ｖｔｈ に等しくなる。ここで、Ｖｔｈは、トランジスタＮｍのしきい値電圧であり、これの例では約０．５ボルトである。したがって、約Ｖｓｉ＝Ｖｐ／２−Ｖｔｈ（Ｎｍ）（例えば、７／２−０．５＝〜３ボルト）に等しい電圧が、節点３１、及び、スレーブトランジスタＮｓ１、Ｎｓ２、…Ｎｓｎのゲート又はゲートフィンガのすべてに現れる。時間遅延は、ＥＳＤ過渡電圧Ｖ（ｔ）が所定の電圧Ｖ（ｔ）＝Ｖｐに達した時からＲＣ／１０ないしＲＣ／１００秒程度の非常に高速のＮｍのスイッチング時間によって実質的に決まる。したがって、電圧Ｖｓｉ＝Ｖｐ／２−Ｖｔｈ（Ｎｍ）は、ＥＳＤパルスがこの例では約７ボルトの所定の電圧Ｖｐに達した後の非常に短い時間で、トランジスタＮｓ１、Ｎｓ２、…Ｎｓｎ（一括してスレーブトランジスタ２８）のゲートＧ１、Ｇ２、…Ｇｎのすべてにほぼ同時に印加される。

クランプデバイスＮｓ１、Ｎｓ２、…ＮｓｎのゲートＧ１、Ｇ２、…Ｇｎに電圧を印加することによって、Ｖｔ１は低減されることが分かる。これは、従来技術では、クランプデバイスＮｓ１…ＮｓｎのゲートＧ１、Ｇ２、…Ｇｎを本体１７（図１）に接続するか、又は、デバイスＮｓ１、Ｎｓ２、…Ｎｓｎ（例えば、図４のスレーブ回路２８’を参照されたい）のソース−グラウンドリード線に配置された抵抗器に接続することによって使用される。すなわち、マスタ回路２６のないこの従来技術の機構では、マルチフィンガデバイスの１つ（例えば、Ｎｓ１）が、残りのデバイスＮｓ２、…ＮｓｎのゲートＧ２…Ｇｎでバイアス電圧が利用可能になる前に、まず、変更されていないしきい値Ｖｔ１でスナップバックにトリガされなければならない。最初のクランプデバイスがＶｔ１でトリガされると、ゲートＧ２…Ｇｎで電圧が利用可能となる。これによって、残りのクランプデバイスＮｓ２、…Ｎｓｎのしきい値電圧Ｖｔ１は、ＥＳＤ電圧Ｖ（ｔ）の値よりも小さく下げられ、これにより、残りのクランプデバイスＮｓ２…Ｎｓｎがすべて共に一斉に作動する。この従来技術の機構の不利な点は、Ｖ（ｔ）が、変更されていないしきい値電圧Ｖｔ１に達するまで、最初のデバイスのスナップバック遷移が起こらず、したがって、ＩＣがより高い電圧Ｖ（ｔ）にさらされるということである。さらに不利な点は、スナップバック遷移が比較的遅く、したがって、残りのクランプデバイスＮｓ２…Ｎｓｎの作動が、最初のクランプフィンガ（例えば、Ｎｓ１）が始動する作動時間分、遅延されるということである。これでは、過渡電圧Ｖ（ｔ）が非常に急激に立ち上がる場合、最初のフィンガの作動によって、上昇するＶ（ｔ）過渡電圧をクリップするのに十分なクランプ動作を提供することができないので、ＩＣがさらされるストレスは増加し得る。

本発明の回路は、これとは異なって動作する。スレーブデバイスＮ１、Ｎ２、…Ｎｓのゲートのすべてが、マスタ回路２６の出力によって駆動される。したがって、節点４６の電圧がＶｔｈ（Ｎｍ）よりも上昇するとすぐに、Ｎｍは導通し始め、それによって、ゲートＧ１、Ｇ２、…Ｇｎに印加されたＶｓｉは上昇する。従来技術と異なり、これは、Ｖ（ｔ）がＶｔ１に達する前に起こる。したがって、本発明では、クランプデバイスＮｓ１、Ｎｓ２、…Ｎｓｎのすべてが、同時に、且つ、大幅に低いＶ（ｔ）の値で作動し、例えば、Ｖ（ｔ）＝Ｖｔ１’≪Ｖｔ１で作動する。Ｖｔ１は、Ｖｓｉが増加するにつれて減少する。Ｖｔ１は、通例、Ｖｓｉの関数としての最小値Ｖｔ１（ｍｉｎ）を有する。この最小値Ｖｔ１（ｍｉｎ）は、多くの場合、Ｖｈに非常に近い。Ｒ１、Ｒ２、Ｒ３、及びＣ１の上述した値は好都合なものであるが、クランプ動作を開始するのに望ましい値Ｖ（ｔ）＝Ｖｐに応じて、それよりも大きな値及びそれよりも小さな値を使用することができる。パッド２２及びレール４０に印加されるＥＳＤ過渡電圧Ｖ（ｔ）が所定の値Ｖ（ｔ）＝Ｖｐに達する時に、Ｖｓｉ＝Ｖｐ／２−Ｖｔｈ（Ｎｍ）が、Ｖｔ１を約Ｖｔ１’＝Ｖｔ１（ｍｉｎ）に低減するのに十分な大きさになるように、別の言い方をすれば、Ｖｔ１’を約Ｖｔ１’〜Ｖｈになるように低減するのに十分な大きさになるように、Ｒ１、Ｒ２、Ｒ３が選ばれる。ここで、Ｖｔ１（ｍｉｎ）は、クランプデバイスＮｓ１、Ｎｓ２、…Ｎｓｎに印加されるゲート電圧の関数としてのＶｔ１の最小値である。これを達成するＶｓｉの値は、デバイスＮｓ１、Ｎｓ２、…Ｎｓｎを構築するのに使用される技術によって変化するが、当業者には、過度に実験を行うことなく、所望のＶｓｉを決定する方法が分かるであろう。

図３は、このようなＥＳＤ過渡現象に応答した本発明の保護回路２０の電流電圧特性６０を図１に示す特性と比較して示している。図１の電流−電圧特性は、破線によって図３に示されている。本発明のスレーブトランジスタ２８のゲートＧ１、Ｇ２、…Ｇｎに電圧Ｖｓｉを印加することは、寄生バイポーラＮＰＮトランジスタのコレクタ−ベース降伏電圧の値Ｖｔ１を下げる効果を有する。この寄生バイポーラＮＰＮトランジスタは、コレクタとしてのドレインＤ１、Ｄ２、…Ｄｎと、エミッタとしてのソースＳ１、Ｓ２、…Ｓｎと、ベースとしての基板Ｓｂ１、Ｓｂ２、…Ｓｂｎとによって形成されるものである。したがって、ＶｓｉがゲートＧ１、Ｇ２、…Ｇｎに印加されると、Ｖｔ１はＶｔ１’に降下し、スレーブ回路２８は経路６１に沿って作動する。これは、スレーブトランジスタ２８のすべてに対してほぼ同時に起こる。すなわち、スレーブトランジスタ２８はすべて一斉に作動する。したがって、スレーブトランジスタ２８の複数のフィンガによって提供されるクランプ機能は、ほぼすべて同時に生じる。上述したように、これは、Ｖｔ１を下げるあらゆる動作が他のフィンガに伝播する前に、少なくとも１つのクランプトランジスタフィンガがコレクタ降伏電圧しきい値Ｖｔ１に達しなければならない多くの従来技術の機構と著しく異なる。

図３で理解されるように、本発明で得られたこの変更された値Ｖｔ１’はＶｈに近い。すなわち、Ｖｔ１’とＶｈとの間のオフセット６７は、一般に、Ｖｈの約２０％の範囲内であり、クランプ動作が非常に効率的で、且つ、非常に素早くなるようにＶｈに可能な限り近いことが好ましい。ＥＳＤ過渡現象が続くにつれて、スレーブ回路の電流は、図３のライン６２に沿って上昇する。本発明の動的コンダクタンス［（Ｒ−ｏｎ）^−１］’は、図１及び図３のライン１２によって示される従来技術の機構の（Ｒ−ｏｎ）^−１よりもはるかに急勾配であることに留意されたい。したがって、本発明のクランプ動作は非常にローバストである。また、Ｖｔ２’は、バイアスされていないトランジスタＮｓ１、Ｎｓ２、…ＮｓｎのＶｔ２よりもはるかに低く、Ｖｔ１’、Ｖｔ２’、及びＶｈは同じような大きさを有することにも留意されたい。より具体的に言うと、Ｖｔ２’とＶｔ１’との間のオフセット６９は、一般に、Ｖｔ１’の２０％の範囲内であり、Ｖｔ１’の約１０％の範囲内であることがより好都合であり、Ｖｔ１’の約５％の範囲内であることが好ましい。ただし、これよりも大きな値及びこれよりも小さな値も役立つ。Ｖｔ２’は、クランプデバイスＮｓ１、Ｎｓ２、…Ｎｓｎのフィンガ数を増加させることによってＶｈにさらに近づけることができる。Ｖｔ１’は、ゲート電圧及びプロセス技術の関数である。

領域６２の急峻さは、フィンガ数、すなわち、スレーブ回路２８の並列トランジスタの個数を増減させることによって調整することができる。しかしながら、同じ個数のフィンガ及びアクティブなクランプデバイス面積の場合、本発明の領域６２は、ＥＳＤクランプの初期作動の間、従来技術の領域１２よりも急勾配になる。その理由は、すべてのフィンガが同時に導通状態になるからである。Ｉｔ１’からＩｔ２”に及ぶ安全な動作エリア（ＳＯＡ（safe operating area））６５に留まっている間に、予想される最悪の場合のＥＳＤ電荷を消散できるように、十分な個数の並列フィンガ（トランジスタＮｓ１…Ｎｓｎ）を含むことが望ましい。ここで、Ｉｔ２”はＩｔ２’よりも小さい。設計上の最大電流密度Ｉｔ２”を、計測されたＩｔ２’の値から２５％だけ下げて、十分なガードバンドを確保することが望ましい。しかしながら、パルス後の漏電（post-pulse leakage）を極端に低くする必要がある場合、Ｉｔ２”は、Ｉｔ２’から７５％ないし９０％と同じ量だけ下げなければならない。これは、Ｉ（ｔ）は、Ｉｔ２’に近づくにつれて、ＥＳＤ過渡現象が過ぎ去るとすぐにＩＣの漏電を増加させる可能性のある、ＩＣに対する部分的損傷の危険性を最小にするためである。

本発明によって提供されるフィンガの同時作動は、クランプデバイス又はフィンガの作動が連続的（カスケード）である従来技術の手法、すなわち、１つのフィンガが作動して、これを流れる電流フローがまず別のフィンガをトリガし、次に、この別のフィンガがさらに別のフィンガを作動させ、以下同様に続く従来技術の手法よりも優れている。後続の各作動は、従来技術のクランプ回路の電流容量を増加させる。他の従来技術では、最初のフィンガは、雪崩(avalanche:アバランシェ)に依存したＶｔ１でトリガされて作動し、次いで、他のすべてのフィンガを同時に始動させる。しかしながら、ＥＳＤ過渡現象の立ち上がり時間が非常に速い場合、カスケードされた作動を追随することができず、得られるＥＳＤ保護は劣ったものになるか、立ち上がり時間の感度が望ましくないものとなる。本発明では、高速のマスタ回路及びスレーブ回路トランジスタをほぼ同時に作動させることによって、従来技術のこの問題が回避される。従来技術のいわゆる同時作動手法であっても、少なくとも１つのフィンガがＶｔ１でスナップバックモードに入ることが必要となり、これにより、Ｖｔ１よりも小さな低減された電圧で他のフィンガを作動させる。本発明はこの制限を回避する。

本発明のさらなる利点は、本発明が直線的に拡張することである。すなわち、クランプ回路の総電流容量が、例えば並列ゲートフィンガ数といったスレーブトランジスタ２８の幅に比例することである。この特性は、いくつかの従来技術の機構も所持しているが、それでもなお、異なる用途のＥＳＤ保護の設計を大幅に容易にする重要な特徴である。この特性を所持しないＥＳＤ保護ソリューションは、あまり望ましくない。

本発明のさらに別の利点は、トランジスタＮｍを有するマスタ回路２６が、スナップバック体制に入らないことである。すなわち、マスタステージ２６のスナップバック又は第２の降伏の危険がないということである。抵抗器Ｒ３は、トランジスタＮｍのソース−ドレインの両端に現れる電圧、及び、ドレインからトランジスタＮｍの本体に現れる電圧を減少させ、トランジスタＮｍがスナップバックモードに入るのを防止する。これは、重要な利点である。その理由は、Ｖｔ１の大きな値でスナップバックモードにトランジスタを入らせることにより、ＥＳＤ過渡現象が過ぎ去った後に、或る部分的損傷が生じて、寄生漏電が増加する危険性が増大するからである。これは、寄生漏電を低くすることが重要な設計目的である低電力用途に設計される非常に低い電圧ＩＣでは特に重要である。マスタステージのスナップバックを回避するさらなる利点は、フルスナップバックに入るのに要する時間が、寄生ＮＰＮトランジスタのベース通過時間（base transit time）に依存するので、スナップバックが比較的遅いプロセスであることである。したがって、マスタ回路２６は、スレーブデバイス２８、２８’をトリガするためにスナップバックに依存する場合よりもはるかに高速に動作する。

図４は、本発明のさらに別の実施の形態によるＥＳＤ保護機構８０を示す簡略化した概略図である。基板ダイオードＳｂ１、Ｓｂ２、…Ｓｂｎは、説明の簡略化及び便宜上のため図４及び図５には示されていないが、当業者には、それらのダイオードが存在することが理解されよう。図４の回路８０は、直列ドレイン抵抗器Ｒｄ１、Ｒｄ２、…Ｒｄｎ及び直列ソース抵抗器Ｒｓ１、Ｒｓ２、…Ｒｓｎがスレーブ回路２８’に含まれる点で、図２の回路２０と異なる。これらの抵抗器の好都合な値は、１０^０ないし１０^２オーム程度であり、約５オームが好ましい。しかし、これよりも大きな値又はこれよりも小さな値を使用することもできる。これらの抵抗器は、ＥＳＤ事象中における図３の導通領域６１、６２にある時の複数のトランジスタＮｓ１、Ｎｓ２、…Ｎｓｎを流れる電流フローを等しくするのに役立つ。ダイオードＤｉ１、Ｄｉ２、…Ｄｉｎは、トランジスタＮｓ１’、Ｎｓ２’、…Ｎｓｎ’のソースＳ１、Ｓ２、…ＳｎとゲートＧ１、Ｇ２、…Ｇｎとのそれぞれの間に接続されることが望ましい。例えば、トランジスタＮｍが、隠れた製造欠陥を有する場合に、マスタ回路２６が或る予期しない理由から動作しなくなると、ダイオードＤｉ１、Ｄｉ２、…Ｄｉｎが、従来技術で説明したのと同じ方法でトランジスタＮｓ１、Ｎｓ２、…Ｎｓｎを作動させる。したがって、ダイオードＤｉ１、Ｄｉ２、…Ｄｉｎは、フェイルセーフ動作モードを提供することによって、本発明の保護回路の全体的なローバスト性を増大させるように動作する。

図５は、本発明のさらに別の実施の形態によるＥＳＤ抑制回路９０を示す簡略化した概略図である。図５の回路は、図４のスレーブ部２８’と同様のスレーブ部２８’を有するが、図２のスレーブ部２８も十分同等に使用することができる。図５のマスタ部２６’は、図２のマスタ部２６がマスタ部２６’に置き換えられた別の実施の形態を示している。マスタ部２６’では、Ｖｍｏは、レール４０とグラウンド５０との間に直列に接続されたツェナーダイオードＺ１及び抵抗器Ｒ４によって、Ｖ（ｔ）＝Ｖｐから生成される。ツェナーＺ１と抵抗器Ｒ４との間の接合部の節点３１’は、スレーブトランジスタＮｓ１’、Ｎｓ２’、…Ｎｓｎ’のゲートＧ１、Ｇ２、…Ｇｎに接続されている。図５のスレーブ部２８’は、図２、図４のそれぞれのスレーブ部２８、２８’と同様に機能する。

ＥＳＤが生成する電圧Ｖ（ｔ）が上昇しても、ツェナーＺ１がＶ（ｔ）＝Ｖｐで始動するまで、節点３１’はほぼグラウンドの状態のままである。節点３１’に現れる電圧Ｖｍｏ’は、Ｚ１のツェナー電圧、抵抗器Ｒ４、及び電圧Ｖｐの組み合わせによって決まる。マスタ回路２６’のＭＯＳＦＥＴではなくツェナーを使用することによって、電圧Ｖｍｏ’を生成するのに必要な時間を短縮することができる。Ｖ（ｔ）が、クランプされるべきレベルＶｐに達した時に、図２、図４の回路２０、８０に関して説明したのとほぼ同じ方法で、Ｖｍｏ’が、トランジスタＮｓ１’、Ｎｓ２’、…Ｎｓｎ’のＶｔ１をＶｔ１’に低減するのに十分となるように、Ｚ１及びＲ４を選ぶことが望ましい。例えば、Ｖ（ｔ）＝Ｖｐ＝約７ボルトの場合に、ＥＳＤ保護トランジスタ２８’が始動することが望ましいと仮定すると、Ｚ１及びＲ４は、Ｖｍｏ’がＶｔ１’に概ね等しくなるように選ばれる。このＶｍｏ’は、スレーブ回路２８’のトランジスタのほぼその最小値にＶｔ１’を低減するのに必要な電圧である。Ｖｐ＝〜７ボルトの例では、これは、約Ｖｍｏ’＝２ボルトから３ボルトとなり、これに対応して、Ｚ１は約４ボルトから５ボルトのツェナー電圧を有するように選ばれる。Ｒ４は、マスタ回路２６’を流れる電流を、ＥＳＤパルスの期間中持続できるレベルに制限するように選ばれる。ツェナー電圧は、パッド２２及びレール４０に現れるＩＣの通常動作電圧よりも高い必要があり、これにより、マスタ回路２６’は通常のＩＣ動作中にほぼ非アクティブな状態を維持する。

従来技術の寄生ＮＰＮスナップバックタイプのＥＳＤ保護デバイスの通常の電流電圧特性を示す図である。 第１の実施の形態による本発明のＥＳＤ保護機構を示す簡略化した概略図である。 本発明のＥＳＤ保護機構の電流電圧特性を図１の特性と比較して示す図である。 別の実施の形態による本発明のＥＳＤ保護機構を示す簡略化した概略図である。 本発明のさらに別の実施の形態によるＥＳＤ抑制機構を示す簡略化した概略図である。

Claims (11)

1. ＩＣをＥＳＤ過渡現象から保護する回路であって、
   ＥＳＤ電圧Ｖ（ｔ）に応答し、出力を有するマスタ回路と、
   該マスタ回路の該出力に接続された共通の入力を有する複数の並列分岐デバイスを備えるスレーブ回路と、
   を備え、
   Ｖ（ｔ）が増加するにつれて、前記マスタ回路は、Ｖ（ｔ）の一部を前記スレーブ回路分岐デバイスの前記入力へ印加し、それによって、前記スレーブ回路分岐デバイスが通常ならば作動するしきい値電圧Ｖｔ１を、前記分岐デバイスの保持電圧Ｖｈにはるかに近いより小さな値Ｖｔ１’に下げ、
   Ｖ（ｔ）がＶｔ１’に達した時、前記スレーブ回路デバイスのすべては、ほぼ同時に作動し、それによって、ＥＳＤ過渡現象をグラウンドに無害に分岐する、
   ＩＣをＥＳＤ過渡現象から保護する回路。
2. 前記スレーブ回路分岐デバイスの前記入力に印加されるＶ（ｔ）の前記一部は、Ｖｔ１をほぼその最小値Ｖｔ１’に低減するのに十分なものである、請求項１に記載のＩＣをＥＳＤ過渡現象から保護する回路。
3. 前記並列分岐デバイスはＮＭＯＳデバイスであり、該ＮＭＯＳデバイスのゲート入力に印加されるＶ（ｔ）の前記一部は、Ｖｔ１’を最小にする電圧である、請求項１に記載のＩＣをＥＳＤ過渡現象から保護する回路。
4. 前記ＥＳＤ過渡現象をグラウンドにほぼ分岐することによって、ＩＣの節点を電圧Ｖ（ｔ）に上昇するＥＳＤ過渡現象から保護する請求項１に記載のＩＣをＥＳＤ過渡現象から保護する回路であって、
   Ｖ（ｔ）に応答するマスタ回路であって、該マスタ回路のいずれのコンポーネントの降伏もトリガすることなく、Ｖ（ｔ）よりも小さな出力電圧Ｖｍｏを生成するマスタ回路と、
   前記節点と前記グラウンドとの間に接続された電力端子を有する複数の並列デバイスを備えるスレーブ回路と、
   を備え、
   前記複数の並列デバイスは、前記マスタ回路の前記出力電圧Ｖｍｏを受け取る共通の入力端子を有し、前記出力電圧は、該共通の入力端子のすべてにほぼ同時に印加され、前記共通の入力端子で動作する前記出力電圧は、前記複数の並列デバイスのそれぞれの前記電力端子の少なくとも１つの降伏電圧を、現在のＥＳＤ電圧Ｖ（ｔ）以下に低減し、それによって、前記電力端子をほぼ同時に導通状態にさせ、該電力端子に前記ＥＳＴ過渡現象をグラウンドへ分岐させる、
   請求項１に記載のＩＣをＥＳＤ過渡現象から保護する回路。
5. 前記マスタ回路は、Ｖ（ｔ）に応答した過渡電圧分圧器を備え、前記降伏電圧を最小にする電圧に等しいＶｍｏを生成する、請求項４に記載のＩＣをＥＳＤ過渡現象から保護する回路。
6. 前記マスタ回路は、しきい値電圧Ｖｔｈを有するトランジスタを備え、前記降伏電圧を最小にする電圧に等しいＶｍｏを生成する、請求項５に記載のＩＣをＥＳＤ過渡現象から保護する回路。
7. 前記マスタ回路は、値Ｃのコンデンサ、及び、該コンデンサに直列に接続されてＲの総抵抗値を有する１つ又は複数の抵抗器を備え、積ＲＣは、前記ＥＳＤ過渡現象のＶ（ｔ）への立ち上がり時間の間、前記コンデンサの両端の電圧降下を無視できるものにする、請求項４に記載のＩＣをＥＳＤ過渡現象から保護する回路。
8. ＩＣの節点に現れる過渡電圧Ｖ（ｔ）を無害にクランプする方法であって、
   低減された過渡電圧Ｖｍｉを得るために、前記過渡電圧Ｖ（ｔ）を分圧すること、
   出力電圧Ｖｍｏを生成するために、能動デバイスの出力端子が抵抗器を通じて前記ＩＣの基準グラウンドに接続された当該能動デバイスの制御端子に、前記低減された電圧Ｖｍｉを接続すること、及び
   複数の並列能動デバイスの電力端子が前記節点と前記基準グラウンドとの間に接続された当該並列能動デバイスの入力に前記出力電圧Ｖｍｏをほぼ同時に接続すること、
   を含み、
   前記出力電圧Ｖｍｏは、前記複数の並列能動デバイスをほぼ電圧Ｖ（ｔ）でほぼ同時に作動させるのに十分なレベルに前記複数の並列能動デバイスの作動電圧を低減し、それによって、前記節点に現れる前記過渡電圧を安全なレベルにクランプするのに十分なものである、
   ＩＣの節点に現れる過渡電圧Ｖ（ｔ）を無害にクランプする方法。
9. 前記最初の接続するステップは、前記低減された電圧よりも小さなしきい値電圧あたりの出力電圧を生成するために、能動デバイスの出力端子が抵抗器を通じて前記ＩＣの基準グラウンドに接続された当該能動デバイスの制御端子に、前記低減された電圧を接続することを含む、請求項８に記載のＩＣの節点に現れる過渡電圧Ｖ（ｔ）を無害にクランプする方法。
10. 前記分圧するステップ及び前記最初の接続するステップは、前記過渡電圧Ｖ（ｔ）よりも小さな出力電圧Ｖｍｏを得るために、ツェナーダイオードが生成した電圧によって前記過渡電圧を低減することを含む、請求項８に記載のＩＣの節点に現れる過渡電圧Ｖ（ｔ）を無害にクランプする方法。
11. ガードバンドを提供することをさらに含み、前記複数の並列デバイスは、十分な電流容量を提供して、ＥＳＤ過渡現象が過ぎ去った後に、前記ＩＣの漏電の増加が発生することを阻止する、請求項８に記載のＩＣの節点に現れる過渡電圧Ｖ（ｔ）を無害にクランプする方法。

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