CN114696305A - 静电放电esd保护装置 - Google Patents

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Abstract

描述了一种ESD保护装置的实施例。在实施例中，ESD保护装置包括电连接到第一节点的第一电压轨、电连接到第二节点的第二电压轨，以及连接在所述第一电压轨与所述第二电压轨之间并被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而分流电流的ESD单元。所述ESD单元中的每一个包括：电连接到所述第二电压轨的箝位电路；连接在所述第一电压轨与所述箝位电路之间的镇流电阻器，其中，所述镇流电阻器中的至少一些电连接到第三电压轨；连接在所述第二电压轨与所述第三电压轨之间并被配置成生成驱动器信号的驱动器电路；以及被配置成响应于所述驱动器信号生成输出信号的输出级。

Description

静电放电ESD保护装置
背景技术
本发明的实施例总体上涉及电子硬件，并且更具体地，涉及静电放 电ESD保护装置。
静电放电是由静电的积聚引起的突然电流。ESD保护装置可用于分 流ESD电流以防止装置损坏。例如，ESD保护装置可被集成到诸如集 成电路(IC)芯片的电子装置上，以提供低阻抗通道来防止对电子装置 的组件的热损伤。ESD保护装置的操作特性(例如，分流ESD电流时 的电流分布和/或内部电压)会影响ESD保护装置的性能。
发明内容
描述了一种ESD保护装置的实施例。在实施例中，ESD保护装置 包括电连接到第一节点的第一电压轨、电连接到第二节点的第二电压轨， 以及连接在第一电压轨与第二电压轨之间并被配置成响应于在第一节点 与第二节点之间接收的ESD脉冲而分流电流的ESD单元。ESD单元中 的每一个包括：电连接到第二电压轨的箝位电路；连接在第一电压轨与 箝位电路之间的多个镇流电阻器，其中镇流电阻器中的至少一些电连接 到第三电压轨；连接在第二电压轨与第三电压轨之间并被配置成生成驱 动器信号的驱动器电路；以及被配置成响应于驱动器信号生成输出信号 的输出级。还描述了其它实施例。
在实施例中，在ESD单元中的每一个中，驱动器电路包括连接在 第二电压轨与第三电压轨之间的栅极驱动器和被配置成保护栅极驱动器 的栅极驱动器保护电路。
在实施例中，栅极驱动器保护电路包括电连接到栅极驱动器的输出 的二极管、电连接到二极管和栅极驱动器的输出的电阻器，以及电连接 到第一电压轨或第二电压轨的晶体管装置。
在实施例中，第一电压轨具有第一电压，第二电压轨具有第二电压， 并且第二电压低于第一电压。
在实施例中，第三电压轨具有第三电压，并且第三电压高于第二电 压但低于第一电压。
在实施例中，第二电压为零伏。
在实施例中，ESD单元中的每一个的箝位电路是相同类型的。
在实施例中，ESD单元中的每一个的箝位电路是不同类型的。
在实施例中，ESD单元中的每一个的镇流电阻器彼此相同。
在实施例中，ESD单元中的一个中的镇流电阻器中的每一个具有唯 一的电阻值。
在实施例中，在ESD单元中的每一个中，输出级包括电连接在第 一电压轨与第二电压轨之间的二极管、电连接到第一电压轨或第二电压 轨的晶体管装置，以及电连接到二极管和晶体管装置的电阻器。
在实施例中，ESD单元中的一个中的箝位电路中的至少一个包括电 连接到第二电压轨的晶体管装置和被配置成触发晶体管装置的触发电 路。
在实施例中，晶体管装置包括N沟道金属氧化物半导体场效应晶体 管(MOSFET)(NMOS)晶体管。
在实施例中，ESD单元中的一个中的箝位电路中的至少一个包括晶 体管装置，所述晶体管装置具有电连接到第二电压轨的两个端。
在实施例中，晶体管装置包括接地栅极NMOS晶体管(GGNmost)。
在实施例中，ESD单元中的每一个还包括连接在第三电压轨与第二 电压轨之间的箝位电路。
在实施例中，ESD单元中的每一个还包括连接在镇流电阻器与第三 电压轨之间的至少一个电阻器。
在实施例中，ESD保护装置是集成电路(IC)装置。
在实施例中，ESD保护装置包括电连接到第一节点的第一电压轨、 电连接到第二节点的第二电压轨，以及连接在第一电压轨与第二电压轨 之间并被配置成响应于在第一节点与第二节点之间接收的ESD脉冲而 分流电流的ESD单元。ESD单元中的每一个包括：电连接到第二电压 轨的箝位电路；连接在第一电压轨与箝位电路之间的镇流电阻器，其中，镇流电阻器中的至少一些经由另一组电阻器电连接到第三电压轨；连接 在第二电压轨与第三电压轨之间并且被配置成生成驱动器信号的驱动器 电路；以及被配置成响应于驱动器信号生成输出信号的输出级。驱动器 电路包括连接在第二电压轨与第三电压轨之间的栅极驱动器和被配置成 保护栅极驱动器的栅极驱动器保护电路。
在实施例中，ESD保护装置包括电连接到第一节点的第一电压轨、 电连接到第二节点的第二电压轨，以及连接在第一电压轨与第二电压轨 之间并被配置成响应于在第一节点与第二节点之间接收的ESD脉冲而 分流电流的ESD单元。ESD单元中的每一个包括电连接到第二电压轨 和第三电压轨的接地栅NMOS晶体管(GGNmost)、连接在第二电压轨 与第三电压轨之间并被配置成生成驱动器信号的驱动器电路，以及被配 置成响应于驱动器信号生成输出信号的输出级。
通过以下结合附图对本发明原理的示例进行描述的详细描述，本发 明实施例的其它方面和优点将变得显而易见。
附图说明
图1是根据本发明实施例的电气装置的示意性框图。
图2示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元。
图3示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其具有由扩展漏极MOS晶体管组成的输出级。
图4示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其具有将额外箝位支路的中点连接到第三电压轨的额外电阻器。
图5示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其具有包括在第三电压轨中的电阻器。
图6示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其具有专用箝位电路以保护第三电压轨。
图7示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其具有被实现为接地栅极NMOS晶体管(GGNmost)的箝位电路。
图8示出了用于多指GGNmost的电路布局。
图9示出了另一多指GGNmost的电路布局，其中在漏极区中添加 了触点。
图10示出了可用于图1所示的电气装置的ESD保护装置中的ESD 单元，其对应于图9所示的电路布局。
图11示出了可用于图1所示的电子装置的ESD保护装置中的ESD 单元，其具有混合箝位阵列。
在整个说明书中，相似的附图标记可用于标识相似的元件。
具体实施方式
容易理解的是，可以以各种不同的配置来布置和设计在本文一般描 述和在附图中示出的实施例的组件。因此，如附图所示，对各种实施例 的以下详细描述并非旨在限制本公开的范围，而仅仅是各种实施例的代 表。尽管在附图中示出了实施例的各个方面，但是除非特别指出，否则 附图不必按比例绘制。
所描述的实施例在所有方面仅应被认为是说明性的而非限制性的。 因此，本发明的范围由所附权利要求而不是所述详细描述来指示。在权 利要求的等同含义和范围内的所有改变均应包含在其范围之内。
在整个说明书中对特征、优点或类似语言的引用并不意味着可用本 发明实现的所有特征和优点应当是或在任何单个实施例中。相反，提及 特征和优点的语言应理解为表示结合实施例描述的特定特征、优点或特 性包括在至少一个实施例中。因此，在整个说明书中对特征和优点的讨 论和相似语言可以但不一定指代相同的实施例。
此外，本发明的所描述的特征、优点和特性可在一个或多个实施例 中以任何合适的方式组合。根据本文的描述，相关领域的技术人员将认 识到，可以在没有特定实施例的一个或多个特定特征或优点的情况下实 践本发明。在其它情况下，在某些实施例中可以认识到可能不存在于本 发明的所有实施例中的附加特征和优点。
在整个说明书中对“一个实施例”、“实施例”或类似语言的引用意 味着结合所指示的实施例描述的特定特征、结构或特性包括在至少一个 实施例中。因此，在整个说明书中，短语“在一个实施例中”、“在实施 例中”以及类似语言可以但不一定都指代同一实施例。
图1是根据本发明实施例的电气装置100的示意性框图。在图1所 示的实施例中，电气装置包括核心电路102和ESD保护装置104。ESD 保护装置104用于在ESD事件期间保护核心电路，所述ESD事件可以 是ESD测试或实际的ESD冲击。在图1所示的实施例中，ESD保护装 置电连接到第一节点和第二节点或电端108-1、108-2。第一节点108-1 和第二节点108-2可耦合到不同的电压。在一些实施例中，第一节点 108-1和第二节点108-2是ESD保护装置104的组件。在图1所示的实 施例中，第一节点108-1电连接到具有正电压VDD的第一电压轨120-1， 并且第二节点108-2电连接到具有电压VSS的第二电压轨120-2，所述电 压VSS低于第一节点108-1处的电压VDD。在其它实施例中，第二节点 108-2电连接到正电压(例如，第一电压轨120-1处的电压VDD)，并且 第一节点108-1电连接到低于第二节点108-2处的电压的电压(例如， 第二电压轨120-2处的电压VSS)。电压轨120-1、120-2可实现为电缆或 电线。在一些实施例中，第一节点108-1和/或第二节点108-2电连接到 固定电压。例如，第二节点108-2可电连接到地(零伏)。电气装置可用 于各种应用，例如汽车应用、通信应用、工业应用、医疗应用、计算机 应用和/或消费者或电器应用。在一些实施例中，电气装置是IC装置。例如，可在诸如半导体晶片或印刷电路板(PCB)的基板中实现电气装 置。尽管电气装置在图1中被示为包括核心电路102和ESD保护装置 104，但是在其它实施例中，电气装置可包括更多或更少的电路元件以实 现更多或更少的功能。
在图1所示的实施例中，核心电路102是在ESD事件(诸如在第 一节点108-1与第二节点108-2之间接收的ESD脉冲)的情况下由ESD 保护装置104保护的装置。在图1所示的实施例中，核心电路分别通过 第一电压轨120-1和第二电压轨120-2电连接到第一节点108-1和第二节 点108-2。例如，核心电路电连接到第二节点120，所述第二节点120可 连接到固定电压(例如，电接地)。核心电路通常包括一个或多个易受到 ESD冲击的内部电路组件，诸如晶体管、电容器或二极管。核心电路的 示例包括但不限于微控制器、收发器和开关电路，可用于例如车辆控制 或通信、识别、无线通信、照明控制和/或其它应用中。在实施例中，核心电路被封装为半导体IC芯片。
在图1所示的实施例中，ESD保护装置104被配置成在ESD事件 (诸如在第一节点108-1与第二节点108-2之间接收的ESD脉冲)期间 保护核心电路102。ESD保护装置可用于保护电气装置100的电源域。 例如，ESD保护装置可连接到电气装置的至少一个电源轨(例如，电压 轨120-1或120-2)，并且可响应于ESD脉冲分流ESD电流以保护核心 电路。ESD保护装置可通过适当的半导体装置来实现。在一些实施例中， ESD保护装置是IC装置，并且第一节点和第二节点是IC装置的电端， 诸如电接触垫或电接触引脚。例如，可在诸如半导体晶片或PCB的基板 中实现ESD保护装置。在一些实施例中，ESD保护装置被实现为作为 核心电路102的独立IC装置。例如，ESD保护装置和核心电路在独立 的基板(诸如独立的晶片或独立的PCB)中实现。
在图1所示的实施例中，ESD保护装置104包括六个ESD单元 106-1、106-2、106-3、106-4、106-5、106-6。在一些实施例中，ESD单 元中的每一个电连接到第一节点108-1(例如，通过第一电压轨120-1) 和第二节点108-1(例如，通过第二电压轨120-2)，并被配置成响应于 在第一节点108-1与第二节点108-2之间接收的ESD脉冲而分流电流。 ESD单元中的每一个包括一个或多个镇流电阻器、一个或多个箝位电 路、至少一个驱动器电路和至少一个输出级。具体地，在图1所示的实 施例中，ESD单元106-1电连接到具有两个节点或端118-1、118-2的第 一输入/输出(I/O)焊盘I/O_1，并包括：一个或多个镇流电阻器110-1， 110-2，…，110-M，其中M是正整数；一个或多个箝位电路112-1， 112-2，...，112-N，其中N是正整数；驱动器电路114-1以及输出级116-1。ESD单元106-2电连接到具有两个节点或端118-3、118-4的第I/O焊 盘I/O_2，并包括一个或多个镇流电阻器110-M+1，110-M+2，…， 110-2M、一个或多个箝位电路112-N+1，112-N+2，…，112-2N、驱动 器电路114-2以及输出级116-2。ESD单元106-3电连接到具有两个节点 或端118-5、118-6的第三I/O焊盘I/O_3，并包括一个或多个镇流电阻 器110-2M+1，110-2M+2，…，110-3M、一个或多个箝位电路112-2N+1， 112-2N+2，…，112-3N、驱动器电路114-3以及输出级116-3。ESD单 元106-4电连接到具有两个节点或端118-7、118-8的第四I/O焊盘I/O_4， 并包括一个或多个镇流电阻器110-3M+1，110-3M+2，…，110-4M、一 个或多个箝位电路112-3N+1，112-3N+2，…，112-4N、驱动器电路114-4以及输出级116-4。ESD单元106-5电连接到具有两个节点或端118-9、 118-10的第五I/O焊盘I/O_5，并包括一个或多个镇流电阻器110-4M+1， 110-4M+2，…，110-5M、一个或多个箝位电路112-4N+1，112-4N+2，…， 112-5N、驱动器电路114-5以及输出级116-5。ESD单元106-6电连接到 具有两个节点或端118-11、118-12的第六I/O焊盘I/O6，并包括一个或 多个镇流电阻器110-5M+1，110-5M+2，…，110-6M、一个或多个箝位 电路112-5N+1，112-5N+2，…，112-6N、驱动器电路114-6以及输出级 116-6。为了将镇流电阻器添加到相应箝位电路的子状态区域上，镇流电 阻器可能仅需要在相应箝位电路的子状态区域中的适度添加。在ESD保 护装置104的示例操作中，ESD保护装置的ESD单元106-1、106-2、 106-3、106-4、106-5、106-6响应于在ESD保护装置处接收的ESD脉冲 而分流电流，以将到核心电路102的输入电压或电流保持在核心电路的 安全操作范围内。尽管图1所示的ESD保护装置104包括六个ESD单 元106-1、106-2、106-3、106-4、106-5、106-6，但是在其它实施例中， ESD保护装置104包括多于六个ESD单元或少于六个ESD单元。另外， 尽管图1中所示的ESD保护装置的ESD单元以某种方式连接，但是在 其它实施例中，ESD保护装置的ESD单元的连接方式不同于图1所示 的实施例。此外，虽然ESD保护装置的每个ESD单元在图1中被示为 包括某些组件，但是在其它实施例中，每个ESD单元可包括更多或更少 的组件以实现更多或更少的功能。例如，ESD单元106-1、106-2、106-3、 106-4、106-5、106-6中的至少一个可包括多于一个的驱动器电路和/或 多于一个的输出级。在另一示例中，ESD单元106-1、106-2、106-3、106-4、106-5、106-6中的至少一个可包括与ESD单元106-1、106-2、106-3、 106-4、106-5、106-6的其余ESD单元不同数量的镇流电阻器和/或不同 数量的箝位电路。另外，尽管ESD保护装置的每个ESD单元106-1、 106-2、106-3、106-4、106-5、106-6内的组件在图1中被示为以某种方 式连接，但是在其它实施例中，ESD保护装置的每个ESD单元内的组 件的连接方式不同于图1所示的实施例。
在一些实施例中，对于ESD单元106-1、106-2、106-3、106-4、106-5 或106-6，镇流电阻器110-1，110-2，…，110-M，镇流电阻器110-M+1， 110-M+2，…，110-2M，镇流电阻器110-2M+1，110-2M+2，…，110-3M， 镇流电阻器110-3M+1，110-3M+2，...，110-4M，镇流电阻器110-4M+1， 110-4M+2，…，110-5M和镇流电阻器110-M+1，110-M+2，…，110-2M 中的每一个具有唯一的电阻值。因为不同的箝位电路连接到具有不同电 阻值的镇流电阻器，所以与对于不同的箝位电路使用具有相同电阻值的 镇流电阻器相比，可进一步平衡系统级ESD电流。在一些实施例中，至 少一个镇流电阻器被实现为多晶硅电阻器，其包括具有适当注入的多个 多晶硅条，并且通常局部抑制自对准硅化以在多晶硅材料中实现指定的 电阻率。在一些实施例中，至少一个镇流电阻器被实现为其它类型的电 阻器，诸如阱电阻器或由未硅化的n+或p+活性材料制成的电阻器。
在一些实施例中，镇流电阻器110-1，110-2，…，110-M，镇流电 阻器110-M+1，110-M+2，…，110-2M，镇流电阻器110-2M+1， 110-2M+2，...，110-3M，镇流电阻器110-3M+1，110-3M+2，...，110-4M， 镇流电阻器110-4M+1，110-4M+2，…，110-5M，和/或镇流电阻器 110-M+1，110-M+2，…，110-2M分别连接在第一电压轨120-1与对应 的箝位电路112-1，112-2，…，112-N，对应的箝位电路112-N+1， 112-N+2，...，112-2N，对应的箝位电路112-2N+1，112-2N+2，...，112-3N， 对应的箝位电路112-3N+1，112-3N+2，…，112-4N，对应的箝位电路112-4N+1，112-4N+2，…，112-5N，或对应的箝位电路112-5N+1， 112-5N+2，…，112-6N之间。在这些实施例中，每个箝位电路具有专用 镇流电阻器，其在系统级ESD脉冲期间以增加I/O焊盘I/O_1、I/O_2、 I/O_3、I/O_4、I/O_5、I/O_6上的电压为代价将ESD电流更均匀地分布 在箝位电路上。在这些实施例中，镇流电阻器110-1，110-2，...，110-M， 镇流电阻器110-M+1，110-M+2，…，110-2M，镇流电阻器110-2M+1， 110-2M+2，...，110-3M，镇流电阻器110-3M+1，110-3M+2，...，110-4M， 镇流电阻器110-4M+1，110-4M+2，…，110-5M，和/或镇流电阻器 110-M+1，110-M+2，…，110-2M中的至少一些电连接到具有电压VDD_int的第三电压轨120-3，所述电压VDD_int低于第一电压轨120-1的电压VDD并且高于第二电压轨120-2的电压VSS。通过将一些镇流电阻器连接到 第三电压轨(即，将一些箝位电路与对应的镇流电阻器之间的中点连接到公共中点并从所述公共中点分接内部电源)，提供低欧姆内部电源。低 欧姆内部电源可以为ESD保护装置的至少一些内部模块提供电源电压， 而同时当汲取更多的电源电流时仪表现出少量的电源电压降低。另外， 通过将一些镇流电阻器连接到第三电压轨，形成非对称箝位阵列，其中 一些支路具有较大值的镇流电阻器和较小的箝位，而一些其它支路具有较小值的镇流电阻器和较大的箝位。尽管非对称箝位阵列可能看起来反 直觉或甚至反效果，但支持性观点是非对称箝位阵列可在ESD事件期间 适当地散布其电流。在一些实施例中，驱动器电路114-1、114-2、114-3、 114-4、114-5或114-6连接在第二电压轨120-2与第三电压轨120-3之间， 并被配置成生成驱动器信号(例如，驱动器电压和/或驱动器电流)。驱动器电路114-1、114-2、114-3、114-4、114-5、114-6可在系统级ESD 脉冲期间维持I/O焊盘I/O_1、I/O_2、I/O_3、I/O_4、I/O_5、I/O_6上的 高电压而不遭受损坏。在一些实施例中，输出级116-1、116-2、116-3、 116-4、116-5或116-6被配置成响应于来自对应驱动器电路的驱动器信 号生成输出信号(例如，要施加到核心电路102的输出电流和/或电压)。 输出级116-1、116-2、116-3、116-4、116-5、116-6可使输出对较高的瞬 变电压具有鲁棒性。因此，可以减少甚至避免由来自ESD保护装置104 的过电压引起的核心电路102中的劣化。
图2示出了可用于图1所示的ESD保护装置104中的ESD单元206。 在图2所示的实施例中，ESD单元206连接在第一电压轨220-1与第二 电压轨220-2之间并被配置成响应于在第一节点208-1与第二节点208-2 之间接收的ESD脉冲而分流电流，第一电压轨220-1连接到第一节点 208-1并具有电压VDD，第二电压轨220-2连接到第二节点208-2并具有 电压VSS。在一些实施例中，第二节点218-2电连接到固定电压。例如， 第二节点218-2电连接到地(零伏)。在图2所示的实施例中，ESD单元 206电连接到具有两个节点或端218-1、218-2的I/O焊盘I/O_20，并包 括：电连接到第二电压轨220-2的四个箝位电路212-1、212-2、212-3、212-4；连接在第一电压轨220-1与箝位电路之间的四个镇流电阻器 210-1、210-2、210-3、210-4；连接在第二轨220-2与第三电压轨220-3 之间的驱动器电路214；以及输出级216。为了将镇流电阻器添加到对应 箝位电路的子状态区域上，镇流电阻器仅需要在对应箝位电路的子状态 区域中适度添加。图2所示的ESD单元206是图1所示的ESD单元106-1、 106-2、106-3、106-4、106-5、106-6的可能实现。具体地说，箝位电路 212-1、212-2、212-3、212-4，镇流电阻器210-1、210-2、210-3、210-4， 驱动器电路214，输出级216，第一节点208-1和第二节点208-2，第一 电压轨220-1，第二电压轨220-2和第三电压轨220-3，以及具有图2所示的两个节点218-1、218-2的I/O焊盘I/O_20分别是图1所示的箝位电 路112-1，112-2，…，112-N，箝位电路112-N+1，112-N+2，…，112-2N， 箝位电路112-2N+1，112-2N+2，…，112-3N，箝位电路112-3N+1， 112-3N+2，…，112-4N，箝位电路112-4N+1，112-4N+2，…，112-5N， 和箝位电路112-5N+1，112-5N+2，…，112-6N，镇流电阻器110-1， 110-2，…，110-M，镇流电阻器110-M+1，110-M+2，…，110-2M，镇 流电阻器110-2M+1，110-2M+2，…，110-3M，镇流电阻器110-3M+1， 110-3M+2，...，110-4M，镇流电阻器110-4M+1，110-4M+2，...，110-5M， 镇流电阻器110-M+1，110-M+2，…，110-2M，驱动器电路114-1、114-2、 114-3、114-4、114-5、114-6，输出级116-1、116-2、116-3、116-4、116-5、116-6，第一节点108-1和第二节点108-2，第一电压轨120-1、第二电压 轨120-2和第三电压轨120-3，以及具有两个节点118-1、118-2、118-3、 118-4、118-5、118-6、118-7、118-8、118-9、118-10、118-11、118-12的 I/O焊盘I/O_1、I/O_2、I/O_3、I/O_4、I/O_5、I/O_6的实施例。然而， 图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6不限 于图2所示的实施例，并且可以不同于图2所示的ESD单元206来实现。
在图2所示的实施例中，箝位电路212-1、212-2、212-3、212-4中 的每一个包括实现为N沟道金属氧化物半导体场效应晶体管(MOSFET) (NMOS)晶体管的晶体管装置222-1、222-2、222-3或222-4，以及被配 置成触发或控制对应的晶体管装置的触发电路224-1、224-2、224-3或 224-4。具体地说，箝位电路212-1包括NMOS晶体管222-1和被配置成 触发或控制对应的NMOS晶体管222-1的触发电路224-1，箝位电路 212-2包括NMOS晶体管222-2和被配置成触发或控制对应的NMOS晶 体管222-2的触发电路224-2，箝位电路212-3包括NMOS晶体管222-3 和被配置成触发或控制对应的NMOS晶体管222-3的触发电路224-3， 箝位电路212-4包括NMOS晶体管222-4和被配置成触发或控制对应的 NMOS晶体管222-4的触发电路224-4。在图2所示的实施例中，每个 箝位电路212-1、212-2、212-3或212-4和对应的镇流电阻器210-1、210-2、 210-3或210-4形成与其它箝位支路并联在第一电压轨220-1与第二电压 轨220-2之间的箝位支路。在每个箝位支路内，每个箝位电路212-1、 212-2、212-3或212-4具有在箝位电路上更均匀地分布ESD电流的专用 镇流电阻器210-1、210-2、210-3或210-4。因此，每个箝位电路分布其 可在不遭受损坏的情况下吸收的一定量ESD电流。另外，在每个箝位支 路内，镇流电阻器210-1、210-2、210-3或210-4连接到NMOS晶体管 222-1、222-2、222-3或222-4的漏极端D，触发电路224-1、224-2、224-3 或224-4连接到NMOS晶体管222-1、222-2、222-3或222-4的栅极端G， 并且第二电压轨220-2连接到NMOS晶体管222-1、222-2、222-3或222-4 的源极端S。
在这些实施例中，镇流电阻器210-3、210-4电连接到具有电压VDD_int的第三电压轨220-3，所述电压VDD_int低于第一电压轨220-1的电压VDD并高于第二电压轨220-2的电压VSS。通过将镇流电阻器210-3、210-4 连接到第三电压轨(即，将箝位电路212-3、212-4与对应的镇流电阻器 210-3、210-4之间的中点一起连接到公共中点并从所述公共中点分接内 部电源)，提供低欧姆内部电源。另外，通过将镇流电阻器210-3、210-4 连接到第三电压轨，形成非对称箝位阵列，以在ESD事件期间更均匀地 分布ESD电流，在非对称箝位阵列中，一些箝位支路具有较大值的镇流 电阻器和较小的箝位，而一些其它箝位支路具有较小值的镇流电阻器和 较大的箝位。具有电压VDD_int的第三电压轨220-3为ESD单元206的一 些内部电路块(诸如驱动器电路214)供电。直接连接到电压VDD的第 一节点208-1不能用作内部电路块的电源节点，因为在系统级ESD事件 期间电压VDD可能上升到可能导致内部电路块损坏的电平。然而，箝位 电路与其对应的镇流电阻器之间的中点节点处的电压在ESD事件期间 保持在安全电平。从ESD设计的角度来看，箝位电路与其对应的镇流电 阻器之间的中点节点是内部电路的可能电源节点。然而，由于箝位电路 与其对应的镇流电阻器之间的中点节点经由镇流电阻连接到第一电压 轨，并且在ESD单元的正常操作期间，第一电压轨处的电压VDD由外部 电源保持在固定电压，所以中点处的电压可随着电路汲取或多或少的电 流而变化。然而，在许多IC中，如果当汲取更多电流时电源电压急剧下 降，则可能是不可接受的。在图2所示的实施例中，箝位电路212-3、 212-4与对应的镇流电阻器210-3、210-4之间的中点一起连接到公共中 点。因此，如果仅使用单个中点，则图2中的第一电压轨与第三电压轨之间的有效电阻低于(例如，为第一电压轨与第三电压轨之间的有效电 阻的一半)第一电压轨与第三电压轨之间的有效电阻。在另一示例中， 当十二个箝位电路与对应的十二个镇流电阻器之间的中点一起连接到公 共中点时，如果仅使用单个中点，则第一电压轨与第三电压轨之间的有 效电阻为第一电压轨与第三电压轨之间的有效电阻的1/12。
ESD单元206的驱动器电路214连接在第二电压轨220-2与第三电 压轨220-3之间，并被配置成生成驱动器信号(例如，驱动器电压和/或 驱动器电流)，例如，第三电压轨220-3的电压VDD_int。在图2所示的实 施例中，驱动器电路包括栅极驱动器226和栅极驱动器保护电路228， 栅极驱动器保护电路228包括连接在第二电压轨220-2与第三电压轨 220-3之间的两个二极管230、232，两个镇流电阻器234、236，以及两 个晶体管装置238、240，其被实现为P沟道MOSFET(PMOS)晶体管 和NMOS晶体管(诸如接地栅极NMOS晶体管(GGNmost))。在一些 实施例中，代替镇流电阻器类型，两个电阻器234、236中的至少一个被 实现为其它类型的电阻器。在栅极驱动器保护电路228中，第一电压轨 220-1连接到PMOS晶体管238的源极端S和PMOS晶体管238的栅极 端G，并且镇流电阻器234连接到PMOS晶体管238的漏极端D。第二 电压轨220-2连接到GGNmost 240的源极端S和GGNmost 240的栅极 端G，并且镇流电阻器236连接到GGNmost 240的漏极端D。驱动器电 路214可在系统级ESD脉冲期间维持I/O焊盘I/O_20上的高电压而不 遭受损坏。栅极驱动器保护电路保护栅极驱动器和输出级216的晶体管 装置的栅极。在图2所示的实施例中，栅极驱动器由第三电压轨供电， 而输出级由第一电压轨供电。栅极驱动器保护电路的镇流电阻器234、 236连接在栅极驱动器的输出端与输出级的晶体管装置的栅极端之间。 PMOS晶体管238、GGNmost 240和二极管230、232为在系统级ESD 事件期间流动的电流的一小部分提供内部路径。所述电流在镇流电阻器234、236之间建立电压降，并将输出级的晶体管装置的栅极-源极电压 差保持在安全极限内。当选择用于镇流电阻器234、236的大电阻值时， 由于内部电流小，所以可以以最小的附加硅足迹来实现栅极驱动器保护 电路。然而，大的电阻值可能会对电路性能产生影响。另一方面，较小 的串联电阻值可最大程度地减小对电路性能的影响，但在ESD事件期间 允许较大的内部电流，为此需要较大的装置以ESD安全方式承载所述电 流。
ESD单元206的输出级216连接在第一电压轨220-1与第二电压轨 220-2之间，并被配置成响应于来自驱动器电路214的驱动器信号生成 输出信号(例如，要施加到核心电路102的输出电流和/或电压)。在图2所示的实施例中，输出级包括实现为PMOS晶体管的晶体管装置242、 两个镇流电阻器244、246、实现为NMOS晶体管的晶体管装置248，以 及连接在第一电压轨220-1与第二电压轨220-2之间的两个二极管250、 252。在一些实施例中，代替镇流电阻器类型，两个电阻器244、246中 的至少一个被实现为其它类型的电阻器。在输出级216中，第一电压轨 220-1连接到PMOS晶体管242的源极端S，栅极驱动器保护电路228 的PMOS晶体管238连接到PMOS晶体管242的栅极端G，并且镇流电 阻器244连接到PMOS晶体管242的漏极端D。第二电压轨220-2连接 到NMOS晶体管248的源极端S，栅极驱动器保护电路228的镇流电阻 器236连接到NMOS晶体管248的栅极端G，并且镇流电阻器246连接 到NMOS晶体管248的漏极端D。输出级216可使输出对较高的瞬态电 压具有鲁棒性，以减少由过电压引起的对应核心电路中的劣化。
在ESD单元206的示例操作中，ESD事件(例如，在任何相关的 引脚或端上正IEC-61000-4-2冲击)在第一节点208-1上引起高电压(例 如，具有约20伏特(V)的量级的电压)。同时，第一节点208-1处的 电压VDD的急剧启动(例如，在ESD脉冲开始时约一纳秒内，第一节点 208-1处的电压VDD从0V上升到20V)激活箝位电路212-1、212-2、 212-3、212-4。例如，箝位电路212-1、212-2、212-3、212-4通过对应的 镇流电阻器210-1、210-2、210-3、210-4感测第一节点208-1上的电压 增加，箝位电路212-1、212-2、212-3、212-4通过镇流电阻器连接到第 一节点208-1。当箝位电路212-1、212-2、212-3、212-4被激活时，箝位 电路212-1、212-2、212-3、212-4将第三电压轨220-3处的电压VDD_int维持约为5V(或更小)。第一电压轨220-1处的20V的电压VDD与第 三电压轨220-3处的5V的电压VDD_int之间的电压差由镇流器电阻器之 间的15V电压差桥接。ESD电流(例如，总共30A左右的ESD电流) 从第一节点208-1到第二节点208-2流经由镇流电阻器210-1、210-2、 210-3、210-4和箝位电路212-1、212-2、212-3、212-4形成的箝位支路。 同时，栅极驱动器226感测电压差(例如，第一节点208-1与第二节点 208-2之间的20V的电压差)，并且需要由栅极驱动器保护电路228保 护其不受电压差影响。在栅极驱动器保护电路228中，PMOS晶体管238 和GGNmost 240中的每一个用作局部骤回箝位。局部骤回箝位被设计成 当局部骤回箝位两端的电压小于电压阈值(例如，5或6V)时不导通。 当局部骤回箝位两端的电压超过电压阈值时，局部骤回箝位导通电流。由连接在第三电压轨230-3与栅极驱动器226的输出之间的二极管230 和连接在第二电压轨与栅极驱动器226的输出之间的二极管232形成的 二极管对可将栅极驱动器输出上的电压相对于第二电压轨220-2处的电 压VSS限制为-1V并相对于第三电压轨220-3处电压VDD_int限制为+1V。 在正ESD冲击期间(例如，在第一节点208-1上或在连接到第一节点 208-1的任何IO焊盘上的ESD冲击期间，栅极驱动器保护电路228确 保栅极驱动器的输出相对于电压VSS保持在6V或更小。同时，栅极驱 动器保护电路228确保输出级216的PMOS晶体管242的栅极端处的电 压不高于VDD的电势以下6V，这是PMOS晶体管242的安全极限。具 体地，在第一电压轨处的电压VDD达到约12V之前，在栅极驱动器与 输出级的PMOS晶体管242之间的连接中没有电流流动。然而，此时， 激活连接到第三电压轨的箝位电路212-3、212-4以将第三电压轨处的电 压VDD_int维持在5V或更小。因此，栅极驱动器的输出电压不超过6V。 当栅极驱动器的输出电压超过6V时，栅极驱动器输出与第三电压轨之 间的二极管230开始通过电流，其具有将栅极驱动器输出上的电压箝位 到6V或更低的效果。同时，PMOS晶体管238用作局部骤回箝位，其 将PMOS晶体管242的栅极端与第一电压轨处的电压VDD之间的电压差 也限制为小于6V。因为没有电流，所以电阻器234两端也没有电压降。 在局部骤回箝位(即，PMOS晶体管238)、二极管230和连接到第三电 压轨的箝位电路212-3、212-4之间划分电压差。当第一电压轨处的电压 VDD与第二电压轨处的电压VSS之间的电压差超过12V时，局部骤回箝 位(即，PMOS晶体管238)(即，PMOS晶体管238)具有约6V的电 压并开始通过电流。与在主箝位阵列中通过的电流量相比，所述电流通 常较小(例如，几十毫安的量级)。同时，二极管230和连接到第三电压 轨的箝位电路212-3、212-4在通过电流的同时继续将栅极驱动器输出上 的电压限制为6V。因为存在电流，所以电阻器234占据剩余的电压降， 并且电压在局部骤回箝位(即，PMOS晶体管238)、电阻器234、二极 管230和箝位电路212-3、212-4之间划分。另一局部骤回箝位(即， GGNmost 240)和镇流电阻器236在负ESD事件期间保护输出级的 NMOS晶体管248。
在一些实施例中，输出级由扩展漏极MOS晶体管组成，而不是由 具有或不具有硅化物块和串联电阻(例如，镇流电阻器244、246)的低 电压MOS晶体管(例如，PMOS晶体管242和NMOS晶体管248)组 成。使用具有或不具有硅化物块和串联电阻器的MOS晶体管可具有成本优势，因为其占用的硅面积较小，并允许以较便宜的扩散工艺进行制 造。另一方面，利用NMOS晶体管(例如，具有硅化物块的NMOS晶 体管)的寄生双极模式的设计可能是复杂的。与低压MOS晶体管相比， 扩展漏极MOS晶体管更容易设计。然而，由于扩展漏极MOS晶体管需要更多的硅面积，因此扩展漏极MOS晶体管可能更昂贵，并且只能用 于提供扩展漏极装置的扩散工艺变体中。图3示出了可用于图1所示的 ESD保护装置104中的ESD单元306，其具有由扩展漏极MOS晶体管 组成的输出级316。在图3所示的实施例中，ESD单元306电连接到具有两个节点或端218-1、218-2的I/O焊盘I/O_20，并包括：电连接到第 二电压轨220-2的四个箝位电路212-1、212-2、212-3、212-4；连接在第 一电压轨220-1与箝位电路之间的四个镇流电阻器210-1、210-2、210-3、 210-4；连接在第二轨220-2与第三电压轨220-3之间的驱动器电路214； 以及输出级316，其包括扩展漏极PMOS晶体管342、扩展漏极NMOS 晶体管348和二极管250、252。在输出级316中，第一电压轨220-1连 接到扩展漏极PMOS晶体管342的源极端S，栅极驱动器保护电路228 的PMOS晶体管238连接到扩展漏极PMOS晶体管342的栅极端G，并 且扩展漏极NMOS晶体管348的漏极端D连接到扩展漏极PMOS晶体 管342的漏极端D。第二电压轨220-2连接到扩展漏极NMOS晶体管348 的源极端S，并且栅极驱动器保护电路228的镇流电阻器236连接到扩 展漏极NMOS晶体管348的栅极端G。图3所示的ESD单元306是图1 所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6的可能实 现。然而，图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、 106-6不限于图3所示的实施例，并且可以不同于图3所示的ESD单元 306来实现。
在一些实施例中，输出级216由扩展漏极MOS晶体管组成，而不 是由具有或不具有硅化物块和串联电阻(例如，电阻器244、246)的低 压MOS晶体管(例如，PMOS晶体管242和NMOS晶体管248)组成。 使用具有或不具有硅化物块和串联电阻器的MOS晶体管可具有成本优 势，因为其占用的硅面积较小，并允许以较便宜的扩散工艺进行制造。 另一方面，利用NMOS晶体管(例如，具有硅化物块的NMOS晶体管) 的寄生双极模式的设计可能是复杂的。与低压MOS晶体管相比，扩展 漏极MOS晶体管更容易设计。然而，由于扩展漏极MOS晶体管需要更 多的硅面积，因此扩展漏极MOS晶体管可能更昂贵，并且只能用于提 供扩展漏极装置的扩散工艺变体中。图3示出了可用于图1所示的ESD 保护装置104中的ESD单元306，其具有由扩展漏极MOS晶体管组成 的输出级316。在图3所示的实施例中，ESD单元306电连接到具有两 个节点或端218-1、218-2的I/O焊盘I/O_20，并包括：电连接到第二电 压轨220-2的四个箝位电路212-1、212-2、212-3、212-4；连接在第一电 压轨220-1与箝位电路之间的四个镇流电阻器210-1、210-2、210-3、 210-4；连接在第二轨220-2与第三电压轨220-3之间的驱动器电路214； 以及输出级316，其包括扩展漏极PMOS晶体管342、扩展漏极NMOS 晶体管348和二极管250、252。在输出级316中，第一电压轨220-1连 接到扩展漏极PMOS晶体管342的源极端S，栅极驱动器保护电路228 的PMOS晶体管238连接到扩展漏极PMOS晶体管342的栅极端G，并 且扩展漏极NMOS晶体管348的漏极端D连接到扩展漏极PMOS晶体 管342的漏极端D。第二电压轨220-2连接到扩展漏极NMOS晶体管348 的源极端S，并且栅极驱动器保护电路228的镇流电阻器236连接到扩 展漏极NMOS晶体管348的栅极端G。图3所示的ESD单元306是图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6的可能实 现。然而，图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、 106-6不限于图3所示的实施例，并且可以不同于图3所示的ESD单元 306来实现。
在图2和3所示的ESD单元206、306中，具有电压VDD_int的第三 电压轨220-3直接从每个ESD单元中的两个并联箝位支路(即，包括箝 位电路212-3和镇流电阻器210-3的箝位支路和包括箝位电路212-4和镇 流电阻器210-4的箝位支路)的中点馈电。选择从中馈送第三电压轨的 中点的数量是谨慎的平衡。例如，当选择的中点太少时，在为内部电路 供电的第三电压轨上可能存在不可接受的高电阻。当选择的中点太多时， 在系统级ESD事件期间，大的交叉电流可能流过第三电压轨，这可能损 害平衡电流。在一些情况下，将箝位支路的多个中点集中在一起可能无 法提供足够的低欧姆供电。在一些实施例中，可通过经由电阻器将额外 箝位支路的中点连接到第三电压轨来进一步降低第一电压轨220-1与第 三电压轨之间的电阻。图4示出了可用于图1中所示的ESD保护装置 104中的ESD单元406，其具有将额外箝位支路的中点连接到第三电压 轨的额外镇流电阻器460、462。在图4所示的实施例中，ESD单元406 电连接到具有两个节点或端218-1、218-2的I/O焊盘I/O_20，并包括： 电连接到第二电压轨220-2的四个箝位电路212-1、212-2、212-3、212-4； 连接在第一电压轨220-1与箝位电路之间的四个镇流电阻器210-1、 210-2、210-3、210-4；连接在第二轨220-2与第三电压轨220-3之间的 驱动器电路214；输出级216；以及两个镇流电阻器460、462，其将箝 位电路212-1和对应的镇流电阻器210-1的箝位支路与箝位电路212-2 和对应的镇流电阻器210-2的箝位支路的额外中点连接到第三电压轨。 在ESD单元406中，镇流电阻器210-1与箝位电路212-1之间的中点经 由镇流电阻器460连接到第三电压轨，而镇流电阻器210-2与箝位电路 212-2之间的中点经由镇流电阻器462连接到第三电压轨。与图2所示 的ESD单元206相比，在图4所示的ESD单元406中，可通过经由电 阻器460、462将额外箝位支路的中点连接到第三电压轨进一步降低第一 电压轨220-1与第三电压轨之间的电阻。图4所示的ESD单元406是图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6的可能 实现。然而，图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、 106-6不限于图4所示的实施例，并且可以不同于图4所示的ESD单元 406来实现。
在一些实施例中，电阻器包括在第三电压轨(例如，图2所示的第 三电压轨220-3)中以抑制在系统级ESD事件期间的过大交叉电流。图 5示出了可用于图1中所示的ESD保护装置104中的ESD单元506，其 具有包括在第三电压轨520-3中的电阻器560、562、564。在图5所示 的实施例中，ESD单元506电连接到具有两个节点或端218-1、218-2的 I/O焊盘I/O20，并包括：电连接到第二电压轨220-2的四个箝位电路 212-1、212-2、212-3、212-4；连接在第一电压轨220-1与箝位电路之间 的四个镇流电阻器210-1、210-2、210-3、210-4；连接在第二轨220-2 与第三电压轨520-3之间的驱动器电路214；输出级216；以及包括在第 三电压轨520-3中的三个电阻器560、562、564。在ESD单元506中， 四个箝位电路212-1、212-2、212-3、212-4和四个镇流电阻器210-1、210-2、 210-3、210-4连接到第三电压轨520-3。与图2所示的ESD单元206相 比，在图4所示的ESD单元406中，第三电压轨520-3中的电阻器560、562、564可抑制在系统级ESD事件期间的过大交叉电流。图5所示的 ESD单元506是图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、 106-6的可能实现。然而，图1所示的ESD单元106-1、106-2、106-3、 106-4、106-5、106-6不限于图5所示的实施例，并且可以不同于图5所示的ESD单元506来实现。
在一些实施例中，在第三电压轨220-3与第二电压轨220-2之间放 置专用箝位电路以进一步保护从第三电压轨220-3馈电的内部电路块， 特别是保护栅极驱动器226的输出。图6示出了可用于图1中所示的ESD 保护装置104中的ESD单元606，其具有专用箝位电路662以保护第三 电压轨220-3。在图6所示的实施例中，ESD单元606电连接到具有两 个节点或端218-1、218-2的I/O焊盘I/O_20，并包括：电连接到第二电 压轨220-2的四个箝位电路212-1、212-2、212-3、212-4；连接在第一电 压轨220-1与箝位电路之间的四个镇流电阻器210-1、210-2、210-3、 210-4；连接在第二轨220-2与第三电压轨220-3之间的驱动器电路214； 输出级216；四个电阻器660、664、666、668，其将箝位支路的中点连 接到第三电压轨；以及专用箝位电路662，其包括NMOS晶体管672和 被配置成触发或控制NMOS晶体管672的触发电路674。在箝位电路662 内，第三电压轨连接到NMOS晶体管672的漏极端D，触发电路674连 接到NMOS晶体管672的栅极端G，并且第二电压轨220-2连接到NMOS 晶体管672的源极端S。在ESD单元506中，四个箝位电路212-1、212-2、 212-3、212-4和四个镇流电阻器210-1、210-2、210-3、210-4经由对应 的电阻器660、664、666或668连接到第三电压轨。图6所示的ESD单 元606是图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6 的可能实现。然而，图1所示的ESD单元106-1、106-2、106-3、106-4、 106-5、106-6不限于图6所示的实施例，并且可以不同于图6所示的ESD 单元606来实现。
图2-6所示的ESD单元206、306、406、506、606中的箝位电路 212-1、212-2、212-3、212-44可实现为电容性触发的轨道箝位器，其由 大N沟道MOSFET组成，所述大N沟道MOSFET由触发电路驱动，所 述触发电路在通常在ESD脉冲(例如，系统级ESD脉冲)的初始相位 期间发生的电源电压的快速上升时激活。然而，可用于图1所示的ESD 单元106-1、106-2、106-3、106-4、106-5、106-6中的箝位电路可使用其 它类型的箝位电路来实现，诸如GGNmost和/或可控硅整流器(SCR)。 一个优点是，与轨式箝位器相比，其它类型的箝位电路可在硅足迹的每 单位面积上占用更多ESD电流，从而节省硅面积。另外，在ESD事件 期间，大多数ESD箝位器具有高于轨式箝位器的工作电压，并且专用轨 式箝位器可用于保护第三电压轨220-3。图7示出了可用于图1中所示 的ESD保护装置104中的ESD单元706，其具有被实现为GGNmost 722-1、722-2、722-3、722-4的箝位电路712-1、712-2、712-3、712-4。 在图7所示的实施例中，ESD单元706电连接到具有两个节点或端218-1、 218-2的I/O焊盘I/O_20，并包括：电连接到第二电压轨220-2的四个箝 位电路712-1、712-2、712-3、712-4；连接在第一电压轨220-1与箝位电 路之间的四个镇流电阻器210-1、210-2、210-3、210-4；连接在第二轨220-2与第三电压轨220-3之间的驱动器电路214；输出级216；四个电 阻器660、664、666、668，其将箝位支路的中点连接到第三电压轨；以 及专用箝位电路662，其包括NMOS晶体管672和被配置成触发或控制 NMOS晶体管672的触发电路674。在图7所示的实施例中，四个箝位 电路712-1、712-2、712-3、712-4中的每一个被实现为GGNmost 722-1、 722-2、722-3、722-4。在每个箝位电路内，第三电压轨通过对应的电阻 器660、664、666或668连接到GGNmost 722-1、722-2、722-3或722-4 的漏极端D，第二电压轨220-2连接到GGNmost 722-1、722-2、722-3 或722-4的栅极端G和源极端S。图7所示的ESD单元706是图1所示 的ESD单元106-1、106-2、106-3、106-4、106-5、106-6的可能实现。 然而，图1所示的ESD单元106-1、106-2、106-3、106-4、106-5、106-6 不限于图7所示的实施例，并且可以不同于图7所示的ESD单元706 来实现。
在一些实施例中，在图1所示的ESD单元106-1、106-2、106-3、 106-4、106-5、106-6中使用多指GGNmost，其中每个指具有增加的内 部镇流电阻以强制多指触发。在这些实施例中，多指GGNmost本质上 构成具有集成镇流器电阻器的箝位电路。图8示出了用于多指GGNmost 的电路布局800。在图8所示的实施例中，电路布局包括：具有可连接 到电压VDD的触点的漏极区810；各自由n-有源硅和硅化物块组成的两 个漏极镇流电阻区860-1、860-2；具有触点的两个栅极区820-1、820-2； 具有可连接到电压VSS的触点的两个源极区830-1、830-2；以及可连接 到电压VSS的两个体接触区840-1、840-2。根据处理技术，多指GGNmost可以具有或不具有硅化物块。在一些实施例中，栅极触点或漏极触点之 间的距离约为7微米(μm)或更大，漏极镇流电阻足以沿一个指状物散 布ESD电流并迫使多指状物触发。图9示出了用于另一多指GGNmost 的电路布局900，其中在漏极区910中添加触点以用作内部电压节点(例 如，具有电压VDD_int并连接到第三电压轨220-3或520-3的节点)的拾 取器。在图9所示的实施例中，电路布局包括：具有可连接到电压VDD的触点的漏极区910；各自由n-有源硅和硅化物块组成的两个漏极镇流 电阻区960-1、960-2；具有触点的两个栅极区920-1、920-2；具有可连 接到电压VSS的触点的两个源极区930-1、930-2；以及可连接到电压VSS的两个体接触区940-1、940-2。对于至少一个内部电压节点，具有抽头 或触点(例如，用于VDD_int的抽头)的两个区或区域950-1、950-2形成 在漏极镇流器电阻区960-1、960-2之上或之中。根据处理技术，触点可 在硅化物阻挡层中具有或不具有环绕窗口。
图10示出了可用于图1所示的ESD保护装置104中的ESD单元 1006，其对应于图9所示的电路布局900。ESD单元1006可具有图9 所示的电路布局900。在图10所示的实施例中，ESD单元1006电连接 到具有两个节点或端218-1、218-2的I/O焊盘I/O_20，并包括：实现为GGNmost 1012-1、1012-2、1012-3、1012-4的四个箝位电路，其具有电 连接到第一电压轨220-1、第二电压轨220-2和第三电压轨220-3的集成 电阻器1080-1、1080-2、1082-1、1082-2、1084-1、1084-2、1086-1、1086-2； 用于第三电压轨的抽头；连接在第二轨220-2与第三电压轨220-3之间 的驱动器电路214；输出级216；以及专用箝位电路662，其包括NMOS 晶体管672和被配置成触发或控制NMOS晶体管672的触发电路674。 图10所示的ESD单元1006是图1所示的ESD单元106-1、106-2、106-3、 106-4、106-5、106-6的可能实现。然而，图1所示的ESD单元106-1、 106-2、106-3、106-4、106-5、106-6不限于图10所示的实施例，并且可 以不同于图10所示的ESD单元1006来实现。
在一些实施例中，在ESD单元106-1、106-2、106-3、106-4、106-5 或106-6内使用不同类型的箝位电路(即，混合箝位阵列)。例如，一些 箝位支路包含轨式箝位器，并且其中点被集中在一起，而其它箝位支路 包含不同种类的箝位器，诸如GGNmost。在一些实施例中，包含轨式箝 位器的箝位支路和包含其它箝位器类型的箝位支路具有不同的镇流电阻 值以实现在混合箝位阵列上的均匀平衡电流。图11示出了具有可用于图 1所示的ESD保护装置104中的ESD单元1106，其具有混合箝位阵列。 在图11所示的实施例中，ESD单元1106电连接到具有两个节点或端 218-1、218-2的I/O焊盘I/O_20，并包括：混合箝位阵列，其具有电连 接到第二电压轨220-2的四个箝位电路1112-1、1112-2、212-3、212-4； 连接在第一电压轨220-1与箝位电路之间的四个镇流电阻器1110-1、 1110-2、210-3、210-4；连接在第二轨220-2与第三电压轨220-3之间的 驱动器电路214；以及输出级316，其包括扩展漏极PMOS晶体管342、 扩展漏极NMOS晶体管348和二极管250、252。在图11所示的实施例 中，箝位电路1112-1、1112-2中的每一个被实现为GGNmost 1122-1、 1122-2。在箝位电路1112-1、1112-2中的每一个内，镇流电阻器1110-1 连接到GGNmost 1122-1或1122-2的漏极端D，并且第二电压轨220-2 连接到GGNmost 1122-1或1122-2的栅极端G和源极端S。在一些实施 例中，镇流电阻器210-3、210-4的电阻值不同于镇流电阻器1110-1、 1110-2的电阻值，以实现在混合箝位阵列上的均匀平衡电流。图11所示 的ESD单元1106是图1所示的ESD单元106-1、106-2、106-3、106-4、 106-5、106-6的可能实现。然而，图1所示的ESD单元106-1、106-2、 106-3、106-4、106-5、106-6不限于图11所示的实施例，并且可以不同 于图11所示的ESD单元1106来实现。
尽管以特定的顺序示出和描述了本文方法的操作，但是可以改变方 法的操作的顺序，使得可以以相反的顺序执行某些操作，或者使得某些 操作可以至少部分地与其它操作同时执行。在另一实施例中，不同操作 的指令或子操作可以以间歇和/或交替的方式实现。
另外，虽然已描述或所示的本发明的特定实施例包括本文描述或所 示的若干组件，但是本发明的其它实施例可包括更少或更多的组件以实 现更少或更多的特征。
此外，虽然已描述和示出了本发明的特定实施例，但是本发明不限 于所描述和示出的部分的特定形式或布置。本发明的范围由所附权利要 求书及其等同物限定。

Claims (10)

1.一种静电放电ESD保护装置，其特征在于，所述ESD保护装置包括：
电连接到第一节点的第一电压轨；
电连接到第二节点的第二电压轨；以及
多个ESD单元，其连接在所述第一电压轨与所述第二电压轨之间并被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而分流电流，其中，所述ESD单元中的每一个包括：
多个箝位电路，其电连接到所述第二电压轨；
多个镇流电阻器，其连接在所述第一电压轨与所述箝位电路之间，其中，所述镇流电阻器中的至少一些电连接到第三电压轨；
驱动器电路，其连接在所述第二电压轨与所述第三电压轨之间并被配置成生成驱动器信号；以及
输出级，其被配置成响应于所述驱动器信号而生成输出信号。
2.根据权利要求1所述的ESD保护装置，其特征在于，在所述ESD单元中的每一个中，所述驱动器电路包括：
栅极驱动器，其连接在所述第二电压轨与所述第三电压轨之间；以及
栅极驱动器保护电路，其被配置成保护所述栅极驱动器。
3.根据权利要求2所述的ESD保护装置，其特征在于，所述栅极驱动器保护电路包括：
多个二极管，其电连接到所述栅极驱动器的输出；
多个电阻器，其电连接到所述二极管和所述栅极驱动器的所述输出；以及
多个晶体管装置，其电连接到所述第一电压轨或所述第二电压轨。
4.根据权利要求1所述的ESD保护装置，其特征在于，所述第一电压轨具有第一电压，其中，所述第二电压轨具有第二电压，并且其中，所述第二电压低于所述第一电压。
5.根据权利要求4所述的ESD保护装置，其特征在于，所述第三电压轨具有第三电压，并且其中，所述第三电压高于所述第二电压但低于所述第一电压。
6.根据权利要求1所述的ESD保护装置，其特征在于，所述ESD单元中的每一个的所述镇流电阻器彼此相同。
7.根据权利要求1所述的ESD保护装置，其特征在于，在所述ESD单元中的每一个中，所述输出级包括：
多个二极管，其电连接在所述第一电压轨与所述第二电压轨之间；
多个晶体管装置，其电连接到所述第一电压轨或所述第二电压轨；以及
多个电阻器，其电连接到所述二极管和所述晶体管装置。
8.根据权利要求1所述的ESD保护装置，其特征在于，所述ESD单元中的一个中的所述箝位电路中的至少一个包括：
晶体管装置，其电连接到所述第二电压轨；以及
触发电路，其被配置成触发所述晶体管装置。
9.一种静电放电ESD保护装置，其特征在于，所述ESD保护装置包括：
电连接到第一节点的第一电压轨；
电连接到第二节点的第二电压轨；以及
多个ESD单元，其连接在所述第一电压轨与所述第二电压轨之间并被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而分流电流，其中，所述ESD单元中的每一个包括：
多个箝位电路，其电连接到所述第二电压轨；
多个镇流电阻器，其连接在所述第一电压轨与所述箝位电路之间，其中，所述镇流电阻器中的至少一些经由另一组电阻器电连接到第三电压轨；
驱动器电路，其连接在所述第二电压轨与所述第三电压轨之间并被配置成生成驱动器信号，其中，所述驱动器电路包括连接在所述第二电压轨与所述第三电压轨之间的栅极驱动器和被配置成保护所述栅极驱动器的栅极驱动器保护电路；以及
输出级，其被配置成响应于所述驱动器信号而生成输出信号。
10.一种静电放电ESD保护装置，其特征在于，所述ESD保护装置包括：
电连接到第一节点的第一电压轨；
电连接到第二节点的第二电压轨；以及
多个ESD单元，其连接在所述第一电压轨与所述第二电压轨之间并被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而分流电流，其中，所述ESD单元中的每一个包括：
多个接地栅极NMOS晶体管(GGNmost)，其电连接到所述第二电压轨和第三电压轨；
驱动器电路，其连接在所述第二电压轨与所述第三电压轨之间并被配置成生成驱动器信号；以及
输出级，其被配置成响应于所述驱动器信号而生成输出信号。
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