CN100390987C - 静电放电保护电路 - Google Patents

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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

本发明公开了一种节约空间的静电放电保护电路，它有效地保护内部电路免受ESD的影响。当正ESD电压被施加到电源端VDD时，PMOS在由第一电阻器和一个电容器给出的时间常数所确定的时间内处于导通状态，NMOS的栅极电压因第二电阻器上所产生的电压而升高。结果，衬底的电势升高，NMOS上的寄生双极晶体管在低漏极电压上导通，ESD所产生的电流通过电源线流向电源端VSS，于是内部电路得到了保护。

Description

静电放电保护电路
技术领域
本发明涉及静电放电保护电路，更具体地说，涉及一种保护内部电路免受静电放电影响的静电放电保护电路。
背景技术
小型半导体器件，例如大规模集成电路(LSI)可能因来自外部的静电荷而放电，从而导致性能下降或者故障。
因此，LSI包括了静电放电保护电路(ESD保护电路)，该电路可以保护内部电路，使其免受作用于电源端或信号输入-输出端的静电放电(ESD)电压的影响。
图8是传统ESD保护电路的电路图。
ESD保护电路800包括电源钳位部分810和栅压控制部分820，其中，所述电源钳位部分810包括一个n沟道金属氧化物半导体(MOS)场效应晶体管(NMOS)811，用于防止ESD电压作用于内部电路900，而所述栅压控制部分820用于控制包括在所述电源钳位部分810中的NMOS811的栅极电压。
电源钳位部分810包括NMOS 811，其电连接在与电源端VDD相连的电源线901和与电源端VSS相连的电源线902之间。NMOS 811的一个输入-输出端(漏极或源极)经由电阻812与电源线901相连，而NMOS811的另一输入-输出端与电源线902相连。在图8中，用虚线示意性地示出了NMOS 811上的寄生双极晶体管811a、寄生电阻811b以及寄生二极管811c。
例如，将正DC电压作用于电源端VDD，而电源端VSS与地(GND)相连。
栅压控制部分820具有一个互补MOS(CMOS)反相器结构，并且包括p沟道MOS场效应晶体管(PMOS)821和NMOS 822。PMOS 821的一个输入-输出端与电源线901相连，而PMOS 821的另一个输入-输出端则与NMOS 811的一个输入-输出端以及包括在电源钳位部分810中的NMOS 811的栅极端相连。NMOS 822的一个输入-输出端与PMOS 821的所述另一个输入-输出端以及包括在电源钳位部分810中的NMOS 811的栅极端相连，而NMOS 822的另一个输入-输出端与电源线902相连。PMOS821和NMOS 822的栅极端都与电源线901相连。
接下来描述传统ESD保护电路800的操作。
假设以电源端VSS为基准(GND)，将正DC电压作用于电源端VDD。于是，在栅压控制部分820中，PMOS 821断开而NMOS 822导通。结果，电源钳位部分810中的NMOS 811的栅极端就电连接到电源线902，NMOS 811断开。由此，作用于电源端VDD的正DC电压将被提供给内部电路900，内部电路900可执行预定的操作。
当一个正ESD电压以电源端VSS(GND)为基准施加到电源端VDD时，在NMOS 811的n型漏结区中的耗尽层中，将发生雪崩击穿。结果，衬底的电势将上升。当寄生双极晶体管811a的基极与发射极之间的电势差达到约0.7V时，寄生双极晶体管811a导通，ESD所产生的电流经由电源线902流向电源端VSS，内部电路900因而得到了保护。当负ESD电压以电源端VDD(GND)为基准施加到电源端VSS时，内部电路900将以同样的方式受到保护。
当正ESD电压以电源端VDD(GND)为基准施加到电源端VSS时，在0.7V左右导通的寄生二极管811c受到正向偏压。当寄生二极管811c导通时，ESD所产生的电流流向电源端VDD，因而内部电路900得到了保护。当负ESD电压以电源端VSS(GND)为基准施加到电源端VDD时，内部电路900将以同样的方式受到保护。
此外，在图8中，NMOS 811的漏极和栅极之间的寄生电容(未示出)被用来提升NMOS 811的栅极电压。这升高了衬底的电势，并降低了寄生双极晶体管811a导通的电压。也就是说，寄生双极晶体管811a更容易导通了。
另外，公开了一种ESD保护电路，在该电路中，一个电容元件(具有大约几皮法的电容值)连接在NMOS的栅极和漏极之间，用于控制其栅极的电压(例如参见日本在先公开的专利申请No.平6-163824，图1)。
发明内容
根据本发明，一种用于保护内部电路免受静电放电影响的静电放电保护电路包括：电源钳位部分，其包括多个n沟道MOS场效应晶体管，所述晶体管电连接在与第一电源端相连的第一电源线和与第二电源端相连的第二电源线之间，所述电源钳位部分还包括电阻器，所述电阻器连接在所述多个n沟道MOS场效应晶体管中的每个晶体管与所述第一电源线之间；所述静电放电保护电路还包括栅压控制部分，用于控制所述n沟道MOS场效应晶体管的栅极电压，其中所述栅压控制部分包括：p沟道MOS场效应晶体管，该晶体管的一个输入-输出端与所述第一电源线相连，另一个输入-输出端与所述n沟道MOS场效应晶体管的栅极端相连；第一电阻器，该电阻器的一端与所述p沟道MOS场效应晶体管的所述另一个输入-输出端以及所述n沟道MOS场效应晶体管的栅极端相连，另一端则与所述第二电源线相连；第二电阻器，该电阻器的一端与所述第一电源线相连，另一端与所述p沟道MOS场效应晶体管的栅极端相连；和电容器，该电容器的一端与所述第二电阻器的所述另一端以及所述p沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连。
附图说明
结合图示了本发明各优选实施例的附图，从以下描述中将会搞清楚本发明的以上及其它特点和优点。
图1是示出了根据本发明一个实施例的ESD保护电路的原理的电路图。
图2是根据本发明一个实施例的ESD保护电路的具体电路图。
图3示出了传统的ESD保护电路在施加了ESD电压时的瞬态特性。
图4示出了根据本发明一个实施例的ESD保护电路在施加了ESD电压时的瞬态特性。
图5是用于在ESD电压施加到内部电路的输入信号端时保护该内部电路的ESD保护电路的电路图。
图6示出了包括在图5所示的ESD保护电路中的栅压控制部分的结构，所述栅压控制部分用于控制NMOS的栅极电压。
图7是根据本发明另一个实施例的、用于在ESD电压施加到内部电路的输入信号端时保护该内部电路的ESD保护电路的电路图。
图8是传统ESD保护电路的电路图。
具体实施方式
在传统的ESD保护电路中，电源钳位部分中的NMOS上的寄生双极晶体管的导通电压因寄生电容而降低，寄生电容的值小于或等于1飞法。由此，寄生双极晶体管的导通电压无法降低很多。因此，ESD所产生的电流可能流入内部电路，导致元件受损。
在传统的ESD保护电路中，通过在NMOS的栅极和漏极之间连接一个大电容元件(例如具有几皮法的电容值)，从而升高了栅极电压，使用这种ESD保护电路，整体面积因该电容元件而增大。此外，在很多情况下，ESD保护电路形成在LSI的I/O区域中，在该区域中，多个晶体管排列为阵列模样。因此，必须加入一个形成电容元件的过程。另外，为了获得大约几皮法的电容，可以将多个寄生电容值小于或等于1飞法的NMOS并联起来。然而，在这种情形下，必须使用很多NMOS，所以整体面积增大了。
本发明就是为了解决以上问题。本发明的目的是提供一种节约空间的ESD保护电路，它能够有效地保护内部电路免受ESD的影响。
下面参考附图来描述本发明的实施例。
图1是示出了根据本发明一个实施例的ESD保护电路的原理的电路图。
ESD保护电路100可以保护内部电路免受ESD影响，它包括电源钳位部分110和栅压控制部分120，所述电源钳位部分110包括一个NMOS111，其连接在与电源端VDD相连的电源线201和与电源端VSS相连的电源线202之间，所述栅压控制部分120用于控制NMOS 111的栅极电压。
在电源钳位部分110中，NMOS 111的一个输入-输出端(漏极或源极)经由电阻器112与电源线201相连，而NMOS 111的另一输入-输出端与电源线202相连。在图1中，用虚线示意性地示出了NMOS 111上的寄生双极晶体管111a、寄生电阻111b和寄生二极管111c。寄生双极晶体管111a的集电极和发射极分别对应于NMOS 111的漏极和源极。在这个例子中，NMOS 111的漏极与电源线201相连。
如果设置多个NMOS 111来疏导ESD所产生的强大电流，那么这些NMOS 111的特性会有所不同。这种情况下，只有一个寄生双极晶体管111a导通，ESD所产生的电流就会流向它。为了避免这种情况的发生，设置了电阻器112(细节将在后面描述)。
栅压控制部分120包括PMOS 121、电阻器122和123、以及电容器124。PMOS 121的一个输入-输出端与电源线201相连，而PMOS 121的另一个输入-输出端与NMOS 111的栅极端相连。电阻器122的一端与PMOS121的所述另一个输入-输出端以及NMOS 111的栅极端相连，电阻器122的另一端则与电源线202相连。电阻器123的一端与电源线201相连，另一端与PMOS 121的栅极端相连。电容器124的一端与电阻器123的所述另一端以及PMOS 121的栅极端相连，电容器124的另一端则与电源线202相连。
PMOS 121在由电阻器123和电容器124给定的时间常数所确定的时间内处于导通状态。电源钳位部分110中的NMOS 111的栅极电压由于穿过电阻器122所产生的电压而升高。
下面将描述ESD保护电路100的操作。
假设作用于电源端VDD的是正DC电压，并且以电源端VSS为基准(GND)。于是栅压控制部分120中的PMOS 121断开。在这种情况下，电源钳位部分110中的NMOS 111的栅极端被电连接到电源线202，NMOS 111断开。因此，作用于电源端VDD的正DC电压将被供给内部电路200，内部电路200执行预定的操作。
当正ESD电压以电源端VSS为基准(GND)施加到电源端VDD上时，当NMOS 111的漏极电压升高到一定值(Va)时，在NMOS 111的n型漏结区中的耗尽层中，将发生雪崩击穿。结果，电流流过衬底，衬底的电势将会上升。当寄生双极晶体管111a的基极与发射极之间的电势差达到约0.7V时，寄生双极晶体管111a导通。由此，ESD所产生的电流经由电源线202流向电源端VSS，内部电路200得到了保护。
在栅压控制部分120中，PMOS 121在由电阻器123和电容器124给定的时间常数所确定的时间内处于导通状态。NMOS 111的栅极电压由于穿过电阻器122所产生的电压而升高。结果，在栅极之下的硅衬底的表面上形成了一个沟道。该沟道中的电子进入漏结区中的耗尽层，并形成了电子-空穴对。所产生的电子流向漏极，而所产生的空穴流过衬底。这将导致雪崩击穿。因此，寄生双极晶体管111a很容易地导通。也就是说，NMOS111上的寄生双极晶体管111a将在低漏极电压上导通。
当负ESD电压以电源端VDD为基准(GND)施加到电源端VSS上时，内部电路200以同样的方式受到保护。
另一方面，当正ESD电压以电源端VDD为基准(GND)施加到电源端VSS上时，在0.7V左右导通的寄生二极管111c受到正向偏压。当寄生二极管111c导通时，ESD所产生的电流流向电源端VDD，于是内部电路200受到了保护。当负ESD电压以电源端VSS为基准(GND)施加到电源端VDD上时，内部电路200以同样的方式受到保护。
如上所述，使用根据本发明所述实施例的ESD保护电路100，电源钳位部分110中NMOS 111上的寄生双极晶体管111a将在低漏极电压上导通，于是ESD所产生的电流就不会流经内部电路200，而是流过电源钳位部分110。因此，内部电路200可得到保护。
此外，使用根据本发明所述实施例的ESD保护电路100，电容器124将被用于控制PMOS 121处于导通状态的时间(NMOS 111的栅极电压保持高的时间)，所以不需要大的电容值。大约几飞法就足够了。因此，ESD保护电路100的面积不会增大。
下面将详细描述根据本发明一个实施例的ESD保护电路。
图2是根据本发明一个实施例的ESD保护电路的具体电路图。
ESD保护电路300包括电源钳位部分310和栅压控制部分320，其中电源钳位部分310包括NMOS 311，NMOS 311电连接在与电源端VDD相连的电源线401和与电源端VSS相连的电源线402之间，栅压控制部分320用于控制电源钳位部分310中NMOS 311的栅极电压。
在电源钳位部分310中，NMOS 311的一个输入-输出端(漏极或源极)经由电阻器312与电源线401相连，而NMOS 311的另一输入-输出端与电源线402相连。在图2中，用虚线示意性地示出了NMOS 311上的寄生双极晶体管311a、寄生电阻311b和寄生二极管311c。寄生双极晶体管311a的集电极和发射极分别对应于NMOS 311的漏极和源极。
为了通过ESD所产生的强大电流，并联多个NMOS 311。即使这多个NMOS 311在特性上有差异(发生雪崩击穿的电压不同)，这多个NMOS311上的寄生双极晶体管311a也会由电阻器312同时导通。
下面将具体地描述电阻器312的作用。如果所述多个NMOS 311并联连接，那么寄生双极晶体管311a在正ESD电压施加到电源端VDD时因发生雪崩击穿而导通的电压将会互不相同。此外，由于导线电阻上产生的电压降，作用于电源端VDD附近的寄生双极晶体管311a上的电压与作用于远离电源端VDD的寄生双极晶体管311a上的电压之间会有所不同。由此，不一定哪一个寄生双极晶体管311a将导通。(但是，雪崩击穿电压较低，并且靠近电源端VDD的NMOS 311上的寄生双极晶体管311a将很容易导通。)当一个寄生双极晶体管311a导通时，ESD所产生的电流将流向电源端VSS，电源线401的电势不会上升。因此，其它的寄生双极晶体管311a不会导通，而电流将流经那个导通的寄生双极晶体管311a。结果，导通的那个NMOS 311将会损坏。电阻器312的作用如下。当一个寄生双极晶体管311a导通，ESD所产生的电流流向电源端VSS时，电阻器312将使电源线401的电势保持为大于或等于某个值。藉此，其它的寄生双极晶体管311a很容易导通。结果，所有寄生双极晶体管311a都导通，ESD所产生的电流不是流经一个NMOS 311，而是流经所有的NMOS311。
栅压控制部分320包括PMOS 321、电阻部分322和323、以及NMOS 324。PMOS 321的一个输入-输出端与电源线401相连，而PMOS321的另一个输入-输出端与NMOS 311的栅极端相连。电阻部分322位于PMOS 321的所述另一个输入/输出端以及电源线402之间，并且包括串联的NMOS 322-1、322-2、322-3和322-4。电阻部分323位于电源线401、PMOS 321的栅极端和电阻部分322之间，并且包括串联的PMOS 323-1、323-2、323-3和323-4。NMOS 324连接在电阻部分323和电源线402之间。PMOS 323-1、323-2、323-3和323-4与NMOS 324的栅极端与电源线402相连。
栅压控制部分320内电阻部分322中串联的NMOS 322-1、322-2、322-3和322-4的导通电阻与图1中所示的电阻器122的作用相当。同样，电阻部分323中串联的PMOS 323-1、323-2、323-3和323-4的导通电阻与图1中所示的电阻器123的作用相当。NMOS 324中的寄生电容与图1中所示的电容器124的作用相当。
多个PMOS 321(未示出)并联以控制NMOS 311的栅极电压。另外，多个(例如10个)NMOS 324并联以通过它们中的寄生电容来控制PMOS 321处于导通态的时间。在图2中，四个NMOS 322-1、322-2、322-3和322-4在电阻部分322中串联。然而，可以增多或减少电阻部分322中NMOS的数量，以通过它们导通电阻值的总和来将电源钳位部分310中NMOS 311的栅极电压调整为一个适当的值(例如，2.5V)。同样，也可以适当地改变电阻部分323中PMOS的数量，以控制时间常数。
下面将描述ESD保护电路300的操作。
假设正DC电压作用于电源端VDD，而将电源端VSS作为基准(GND)。那么电阻部分323中的PMOS 323-1到323-4导通，而栅压控制部分320中的PMOS 321将断开。此时，NMOS 322-1到322-4导通。藉此，电源钳位部分310中的NMOS 311的栅极端经由电阻部分322与电源线402电连接，NMOS 311断开。结果，作用于电源端VDD的正DC电压将被提供给内部电路400，内部电路400执行预定的操作。
当以电源端VSS为基准(GND)将正ESD电压施加到电源端VDD时，当NMOS 311的漏极电压上升到某个值(Va)时，在NMOS 311中n型漏结区中的耗尽层内将发生雪崩击穿。结果，电流流过衬底，衬底的电势上升。当寄生双极晶体管311a的基极和发射极之间的电势差达到约0.7V时，寄生双极晶体管311a导通。藉此，ESD所产生的电流经由电源线402流向电源端VSS，内部电路400得到了保护。
在栅压控制部分320中，PMOS 321在由电阻部分323和NMOS 324中的寄生电容给定的时间常数所确定的时间内处于导通状态。NMOS 311的栅极电压由于电阻部分322上所产生的电压而升高。结果，在栅极下的硅衬底表面上就形成了一个沟道。该沟道中的电子进入漏结区中的耗尽层，并生成电子-空穴对。所产生的电子流向漏极，所产生的空穴则流过衬底。这将引起雪崩击穿。因此，寄生双极晶体管311a很容易导通。也就是说，NMOS 311上的寄生双极晶体管311a将在低漏极电压上导通。
当负ESD电压以电源端VDD为基准(GND)施加到电源端VSS上时，内部电路400将以同样的方式得到保护。
另一方面，当正ESD电压以电源端VDD为基准(GND)施加到电源端VSS上时，将在约0.7V导通的寄生二极管311c受到正向偏压。当寄生二极管311c导通时，ESD所产生的电流流向电源端VDD，于是内部电路400得到了保护。当负ESD电压以电源端VSS为基准(GND)施加到电源端VDD时，内部电路400将以同样的方式得到保护。
下面将图示当3,000V的ESD电压作用于图2所示的ESD保护电路300的电源端VDD时所得到的瞬态特性的仿真结果。还将图示图8所示的传统ESD保护电路800的瞬态特性的仿真结果。这些仿真结果都是用一种商业上可以得到的电路仿真器(HSPICE)来实现的。
图3示出了传统ESD保护电路在施加了ESD电压时的瞬态特性。
在图3中，水平轴指示时间(s)，而垂直轴指示电压(V)。图中示出了电源钳位部分810中的NMOS 811的漏极电压和栅极电压。
NMOS 811上的寄生双极晶体管811a在电压Vt上导通。如图3所示，传统ESD保护电路800中的NMOS 811由寄生电容(未示出)引起的栅极电压上升最多有约0.68V。由此，电压Vt为7V，是较高的。
电压Vt一定要低于使内部电路400受损的电压，也就是说，要低于内部电路400中晶体管(未示出)的电压(ESD所产生的电流一定不能通过内部电路400)。此外，为了防止寄生双极晶体管311a在NMOS 311正常工作时导通，电压Vt一定要高于正常电源电压(额定电源电压)。在根据本发明所述实施例的ESD保护电路300中，通过控制NMOS 311的栅极电压来设置电压Vt。
对NMOS 311的栅极电压进行控制，使得在沟道中的电子进入漏结区中的耗尽层时所产生的电子-空穴对的数量将增加。所产生的空穴被检测为流过衬底的电流。因此，当流过衬底的电流最强时，产生了最大数量的电子-空穴对。如果NMOS 311的栅极电压满足这个条件，那么将获得正确的电压Vt。
如果NMOS 311的栅极电压太低，则产生的电子-空穴对数量很少，流过衬底的电流很弱。结果，衬底的电势不会上升，并且寄生双极晶体管311a无法容易地导通。
如果NMOS 311的栅极电压太高，则沟道中的电阻将导致电压降，并且所产生的电子-空穴对数量很少。结果，流经衬底的电流很弱，寄生双极晶体管311a不会导通。
图4示出了根据本发明所述实施例的ESD保护电路在施加了ESD电压时的瞬态特性。
在图4中，水平轴指示时间(s)，而垂直轴指示电压(V)。图中示出了电源钳位部分310中的NMOS 311的漏极电压和栅极电压。
图4中所示的瞬态特性是通过对以下ESD保护电路300执行仿真而得到的，在这个ESD保护电路300中，在电源钳位部分310中并联了36个NMOS 311，在栅压控制部分320中并联了34个PMOS 321，并且在栅压控制部分320中并联了10个NMOS 324。这些包括在ESD保护电路300中的MOS场效应晶体管中的每一个都具有0.34μm的栅极长(L)和1.56μm的栅极宽(W)。
如图4所示，在根据本发明所述实施例的ESD保护电路300中的NMOS 311的栅极电压被抬高至2.5V。结果，电压Vt可被降低至4.5V。
如上所述，利用根据本发明所述实施例的ESD保护电路300，则电源钳位部分310中的NMOS 311上的寄生双极晶体管311a将在低漏极电压上导通，于是ESD所产生的电流不流经内部电路400，而是流经电源钳位部分310。因此，内部电路400可以得到保护。
此外，利用根据本发明所述实施例的ESD保护电路300，则用于控制PMOS 321导通状态时间(即，NMOS 311的栅极电势保持为高的时间)的电容器就不再需要大电容值。大约几飞法就足够了。因此，可以使用NMOS 324中的寄生电容，并且ESD保护电路300的面积不会增大。
另外，利用根据本发明所述实施例的ESD保护电路300，则电阻器和电容器可通过使用NMOS 322-1、322-2、322-3和322-4，PMOS 323-1、323-2、323-3和323-4以及NMOS 324来形成。这省去了形成不必要元件的过程。例如，可以有效率地制造其中晶体管排列为阵列的IO宏单元。
下面将描述在ESD电压被施加到内部电路的输入信号端而不是电源端VDD或VSS时用于保护内部电路的ESD保护电路。
图5是在ESD电压被施加到内部电路的输入信号端时用于保护内部电路的ESD保护电路的电路图。
其中与图1中相同的组件用相同的标号来标记，并省去对它们的描述。
ESD保护电路500用于在ESD电压被施加到内部电路200的输入信号端VIN时保护内部电路200，ESD保护电路500包括电连接在与电源端VDD相连的电源线201和与输入信号端VIN相连的信号线203之间的PMOS 501、电连接在信号线203和与电源端VSS相连的电源线202之间的NMOS 502、用于控制PMOS 501的栅极电压的栅压控制部分510、以及用于控制NMOS 502的栅极电压的栅压控制部分520。
NMOS 502通过电阻器503与信号线203相连。为了通过ESD所产生的强大电流，有多个NMOS 502相互并联。如上所述，即使这多个NMOS502在特性上存在差异(发生雪崩击穿的电压不同)，多个寄生双极晶体管502a也会由电阻器503同时导通。
在图5中，用虚线示意性地示出了一些寄生元件，包括电容器200a，其电容值对应于内部电路200的电源间电容，还包括PMOS 501上的寄生双极晶体管501a、寄生电阻501b和寄生二极管501c，以及NMOS 502上的寄生双极晶体管502a、寄生电阻502b和寄生二极管502c。在这个例子中，NMOS 501的漏极与电源线201相连。
用于控制PMOS 501的栅极电压的栅压控制部分510具有CMOS反相器结构。例如，通过在图8所示的传统ESD保护电路800中的栅压控制部分820中，将PMOS 821和NMOS 822的栅极端连接到GND，就可以将栅压控制部分820用作栅压控制部分510。
图6示出了包括在图5所示的ESD保护电路中的、用于控制NMOS的栅极电压的栅压控制部分的结构。
在图6中，没有示出包括在图5所示的ESD保护电路500中的PMOS501、栅压控制部分510等。
图1中所示的栅压控制部分120的电路结构可用于栅压控制部分520，以控制NMOS 502的栅极电压。也就是说，栅压控制部分520包括PMOS 521、电阻器522和523、以及电容器524。PMOS 521的一个输入-输出端与电源线201相连，而PMOS 521的另一个输入-输出端与NMOS502的栅极端相连。电阻器522的一端与PMOS 521的所述另一个输入-输出端以及NMOS 502的栅极端相连，而电阻器522的另一端与电源线202相连。电阻器523的一端与电源线201相连，而电阻器523的另一端与PMOS 521的栅极端相连。电容器524的一端与电阻器523的所述另一端以及PMOS 521的栅极端相连，而电容器524的另一端与电源线202相连。
下面描述当ESD电压被施加到输入信号端VIN时，由ESD保护电路500执行的操作。
当正ESD电压以电源端VDD为基准(GND)被施加到输入信号端VIN时，图5中所示的PMOS 501受到正向偏压。藉此，寄生二极管501c导通，电流流向电源端VDD，于是内部电路200得到了保护。
当负ESD电压以电源端VDD为基准(GND)被施加到输入信号端VIN时，(1)PMOS 501上的寄生双极晶体管501a导通，ESD所产生的电流流向输入信号端VIN，(2)位于电源侧并如图1所示的ESD保护电路100中的NMOS 111上的寄生双极晶体管111a以及NMOS 502上的寄生二极管502c导通，ESD所产生的电流流向输入信号端VIN，并且(3)通过具有与内部电路200的电源间电容相对应的电容值的电容器200a和NMOS 502上的寄生二极管502c发生了ESD，ESD所产生的电流流向输入信号端VIN。结果，内部电路200得到了保护。
与NMOS 111相比，PMOS 501上的寄生双极晶体管501a只传送较弱的电流。因此，如果PMOS 501上的寄生双极晶体管501a、NMOS 502上的寄生二极管502c以及位于电源侧的ESD保护电路100中的寄生双极晶体管111a分别在电压Vt1p、Vfn和Vt1n上导通，那么设计应当保证以下关系成立：
Vt1n+Vfn＜Vt1p
也就是说，上面(2)中所描述的路径应当被用作“主电流路径”。
另一方面，当正ESD电压以电源端VSS为基准(GND)被施加到输入信号端VIN时，(1)NMOS 502上的寄生双极晶体管502a将导通，ESD所产生的电流流向电源端VSS，(2)PMOS 501上的寄生二极管501c、以及位于电源侧并如图1所示的ESD保护电路100中的NMOS 111上的寄生双极晶体管111a都导通，ESD所产生的电流流向电源端VSS，并且(3)通过PMOS 501上的寄生二极管501c以及具有与内部电路200的电源间电容相对应的电容值的电容器200a发生了ESD，ESD所产生的电流流向了电源端VSS。
当负ESD电压以电源端VSS为基准(GND)被施加到输入信号端VIN时，NMOS 502上的寄生二极管502c受到正向偏压。结果，寄生二极管502c导通，ESD所产生的电流流向了输入信号端VIN。
下面参考图5和图6来具体描述当正ESD电压以电源端VSS为基准(GND)被施加到输入信号端VIN时，ESD保护电路500在情形(1)下所执行的操作。
当正ESD电压以电源端VSS为基准(GND)被施加到输入信号端VIN时，在NMOS 502的n型漏结区中的耗尽层中将发生雪崩击穿。结果，电流将流过衬底，衬底的电势上升。当寄生双极晶体管502a的基极和发射极之间的电势差达到约0.7V时，寄生双极晶体管502a导通。藉此，ESD所产生的电流通过电源线202流向电源端VSS，内部电路200得到了保护。
此时，图5中所示的PMOS 501上的寄生二极管501c处于导通状态。由此，ESD所产生的电流沿着与电源端VDD相连的电源线201流动，电源线201的电势升高。结果，在栅压控制部分520中，PMOS 521在由与电源线201相连的电阻器523和电容器524给出的时间常数所确定的时间内处于导通状态。NMOS 502的栅极电势因电阻器522上所产生的电压而升高。因此，在栅极下的硅衬底的表面上形成了一个沟道。这个沟道中的电子进入漏结区中的耗尽层，并产生电子-空穴对。所产生的电子流向漏极，所产生的空穴流经衬底。这将导致雪崩击穿。由此，寄生双极晶体管502a很容易导通。也就是说，NMOS 502上的寄生双极晶体管502a将在低漏极电压上导通。
结果，除了上面(2)所描述的路径之外，还可以很快地确立(1)中所描述的路径。这将降低位于电源侧的ESD保护电路100中的NMOS 111的负荷。
和图2中所示的ESD保护电路300一样，可以并联多个PMOS 521，以控制NMOS 502的栅极电压。
此外，和ESD保护电路300一样，可以用多个串联的NMOS来形成电阻器522。同样，可以用串联的多个PMOS来形成电阻器523。也可以用并联的多个NMOS来形成电容器524。可以适当地改变这些元件的数量，从而将NMOS 502的栅极电压设置为一个适当的值(例如，2.5V)(在该适当的值上，强电流将流经衬底)，或者控制PMOS 521处于导通状态的时间。
这省去了形成不必要元件的过程。例如，可以有效率地制造其中晶体管排列为阵列的IO宏单元。
另外，以下电路可用作ESD保护电路，用于在ESD电压被施加到内部电路的输入信号端时保护该内部电路。
图7是根据本发明的另一个实施例，用于在ESD电压被施加到内部电路的输入信号端时保护该内部电路的ESD保护电路的电路图。
图7所示的ESD保护电路中包括用于控制NMOS 502的栅极电压的栅压控制部分530。这个栅压控制部分530不同于图5中所示的栅压控制部分520。图7所示的ESD保护电路中的其它组件和图5中所示的组件相同。在图7中，用相同的标号来标记这些组件，或者未示出。
用于控制NMOS 502的栅极电压的栅压控制部分530包括PMOS531、电阻器532和533、以及电容器534。PMOS 531的一个输入-输出端与信号线203相连，而PMOS 531的另一个输入-输出端与NMOS 502的栅极端相连。电阻器532的一端与PMOS 531的所述另一个输入-输出端以及NMOS 502的栅极端相连，而电阻器532的另一端与电源线202相连。电阻器533的一端与信号线203相连，而电阻器533的另一端与PMOS 531的栅极端相连。电容器534的一端与电阻器533的所述另一端以及PMOS531的栅极端相连，而电容器534的另一端与电源线202相连。
图7中所示的ESD保护电路的操作与图1中所示的ESD保护电路100的操作相同。然而，一定要把电源端VDD视为信号端VIN。此时，在正常操作时，从输入信号端VIN输出或向其输入了“H”(高电平)或“L”(低电平)。当输入为“H”时，PMOS 531的栅极端处于“H”，并且NMOS 502不工作。当输入为“L”时，PMOS 531导通。然而，NMOS 502的栅极端处于“L”，并且NMOS 502不工作。当正ESD电压以电源端VSS为基准(GND)被施加到输入信号端VIN时，NMOS 502的栅极电压在某个时间段内由电阻器533和电容器534保持为高。结果，寄生双极晶体管502a导通，ESD所产生的电流流向了电源端VSS，于是内部电路200得到了保护。
对于图2中所示的ESD保护电路300而言，可以并联多个PMOS531，以控制NMOS 502的栅极电压。
此外，和ESD保护电路300一样，可以用多个串联的NMOS来形成电阻器532。同样，可以用串联的多个PMOS来形成电阻器533。也可以用并联的多个NMOS来形成电容器534。可以适当地改变这些元件的数量，从而将NMOS 502的栅极电压设置为一个适当的值(例如，2.5V)(在该适当的值上，强电流将流经衬底)，或者控制PMOS 531处于导通状态的时间。
本发明适用于保护LSI中的内部电路免受ESD影响的ESD保护电路。
根据本发明，当正ESD电压作用于第一电源端时，在由某一电阻器和某一电容器给出的时间常数所确定的时间内，PMOS处于导通状态，所述电阻器的一端与第一电源线相连，另一端与所述PMOS的栅极端相连，而所述电容器的一端与所述电阻器的所述另一端以及所述PMOS的栅极端相连，另一端与第二电源线相连，并且NMOS的栅极电压因下述电阻器上所产生的电压而升高，该电阻器的一端与所述PMOS的另一输入-输出端以及所述NMOS的栅极端相连，另一端与所述第二电源线相连。结果，衬底的电势升高，所述NMOS上的寄生双极晶体管在低漏极电压上导通，于是内部电路得到了保护。
另外，所述电容器被用来设置所述PMOS处于导通状态的时间，非常小的电容就足够了。这实现了空间的节约。
上述内容被视为仅仅示意性地解释了本发明的原理。进一步地，因为对于本领域的技术人员而言，可以很容易地做出很多修改和改变，所以不希望将本发明限制在所示出并描述的严格结构和应用中，因此，所有适当的修改物和等同物都可被视为落入了本发明在所附权利要求及其等同物中的范围内。

Claims (17)

1.一种静电放电保护电路，用于保护内部电路免受静电放电的影响，所述电路包括：
电源钳位部分，包括多个n沟道MOS场效应晶体管，所述晶体管电连接在与第一电源端相连的第一电源线和与第二电源端相连的第二电源线之间，所述电源钳位部分还包括电阻器，所述电阻器连接在所述多个n沟道MOS场效应晶体管中的每个晶体管与所述第一电源线之间；和
栅压控制部分，用于控制所述n沟道MOS场效应晶体管的栅极电压，其中所述栅压控制部分包括：
p沟道MOS场效应晶体管，它的一个输入-输出端与所述第一电源线相连，另一个输入-输出端与所述n沟道MOS场效应晶体管的栅极端相连；
第一电阻器，它的一端与所述p沟道MOS场效应晶体管的所述另一个输入-输出端以及所述n沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连；
第二电阻器，它的一端与所述第一电源线相连，另一端与所述p沟道MOS场效应晶体管的栅极端相连；和
电容器，它的一端与所述第二电阻器的所述另一端以及所述p沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连。
2.如权利要求1所述的静电放电保护电路，其中，所述栅压控制部分控制所述n沟道MOS场效应晶体管的栅极电压，使得所述n沟道MOS场效应晶体管上的寄生双极晶体管导通的电压低于使所述内部电路受损的电压。
3.如权利要求1所述的静电放电保护电路，其中，所述第一电阻器是串联的多个n沟道MOS场效应晶体管。
4.如权利要求1所述的静电放电保护电路，其中，所述第二电阻器是串联的多个p沟道MOS场效应晶体管。
5.如权利要求1所述的静电放电保护电路，其中，所述电容器是并联的多个n沟道MOS场效应晶体管。
6.一种静电放电保护电路，用于保护内部电路免受作用于输入信号端的静电放电电压的影响，所述内部电路电连接在与第一电源端相连的第一电源线和与第二电源端相连的第二电源线之间，所述电路包括：
多个n沟道MOS场效应晶体管，其电连接在与所述输入信号端相连的信号线和所述第二电源线之间；
电阻器，所述电阻器连接在所述多个n沟道MOS场效应晶体管中的每个晶体管与所述信号线之间；和
栅压控制部分，用于控制所述n沟道MOS场效应晶体管的栅极电压，其中所述栅压控制部分包括：
p沟道MOS场效应晶体管，它的一个输入-输出端与所述第一电源线相连，另一个输入-输出端与所述n沟道MOS场效应晶体管的栅极端相连；
第一电阻器，它的一端与所述p沟道MOS场效应晶体管的所述另一个输入-输出端以及所述n沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连；
第二电阻器，它的一端与所述第一电源线相连，另一端与所述p沟道MOS场效应晶体管的栅极端相连；和
电容器，它的一端与所述第二电阻器的所述另一端以及所述p沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连。
7.如权利要求6所述的静电放电保护电路，其中，所述第一电阻器是串联的多个n沟道MOS场效应晶体管。
8.如权利要求6所述的静电放电保护电路，其中，所述第二电阻器是串联的多个p沟道MOS场效应晶体管。
9.如权利要求6所述的静电放电保护电路，其中，所述电容器是并联的多个n沟道MOS场效应晶体管。
10.如权利要求6所述的静电放电保护电路，还包括：
第二p沟道MOS场效应晶体管，其电连接在所述第一电源线和所述信号线之间；和
第二栅压控制部分，用于控制所述第二p沟道MOS场效应晶体管的栅极电压。
11.如权利要求10所述的静电放电保护电路，其中，所述第二栅压控制部分是一个CMOS反相器，该反相器的输入端接地。
12.一种静电放电保护电路，用于保护内部电路免受作用于输入信号端的静电放电电压的影响，所述内部电路电连接在与第一电源端相连的第一电源线和与第二电源端相连的第二电源线之间，所述电路包括：
多个n沟道MOS场效应晶体管，其电连接在与所述输入信号端相连的信号线和所述第二电源线之间；
电阻器，所述电阻器连接在所述多个n沟道MOS场效应晶体管中的每个晶体管与所述信号线之间；和
栅压控制部分，用于控制所述n沟道MOS场效应晶体管的栅极电压，其中所述栅压控制部分包括：
p沟道MOS场效应晶体管，它的一个输入-输出端与所述信号线相连，另一个输入-输出端与所述n沟道MOS场效应晶体管的栅极端相连；
第一电阻器，它的一端与所述p沟道MOS场效应晶体管的所述另一个输入-输出端以及所述n沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连；
第二电阻器，它的一端与所述信号线相连，另一端与所述p沟道MOS场效应晶体管的栅极端相连；和
电容器，它的一端与所述第二电阻器的所述另一端以及所述p沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连。
13.如权利要求12所述的静电放电保护电路，其中，所述第一电阻器是串联的多个n沟道MOS场效应晶体管。
14.如权利要求12所述的静电放电保护电路，其中，所述第二电阻器是串联的多个p沟道MOS场效应晶体管。
15.如权利要求12所述的静电放电保护电路，其中，所述电容器是并联的多个n沟道MOS场效应晶体管。
16.如权利要求12所述的静电放电保护电路，还包括：
第二p沟道MOS场效应晶体管，其电连接在所述第一电源线和所述信号线之间；和
第二栅压控制部分，用于控制所述第二p沟道MOS场效应晶体管的栅极电压。
17.如权利要求16所述的静电放电保护电路，其中，所述第二栅压控制部分是一个CMOS反相器，该反相器的输入端接地。
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