JP7332321B2 - 半導体装置 - Google Patents

Description

本明細書中に開示されている発明は、半導体装置に関する。

従来、半導体装置の動作中において、装置外部からの電流印加、ないしは、コイルまたは配線等のインダクタンス成分などが原因となり、半導体装置の外部端子に負電圧を生じることがある。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５－２９２５１号公報

半導体装置の外部端子に負電圧が発生すると、装置内部の寄生素子が動作することがある。この寄生素子は、本来の回路動作には組み込まれていない素子である。そのため、本来の回路動作とは異なる想定外の誤動作を引き起こす原因となり、延いては、半導体装置を搭載したセットの誤動作や破壊に繋がるおそれがあった。

なお、寄生素子が装置内部のどこに形成されるかを予測することは難しく、チップレイアウトや回路を工夫しても、寄生素子の形成自体をなくすことは決して容易でない。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、寄生素子による誤動作を防ぐことのできる半導体装置を提供することを目的とする。

例えば、本明細書中に開示されている半導体装置は、外部端子と、前記外部端子における負電圧の発生を検出する検出素子と、前記検出素子が前記負電圧の発生を検出したときに前記外部端子への電流供給を行う電流供給回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記検出素子は、ゲートが基準電位端に接続されてソースが前記外部端子に接続されたＮチャネル型トランジスタ、若しくは、ベースが前記基準電位端に接続されてエミッタが前記外部端子に接続されたｎｐｎ型トランジスタである構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体装置において、前記電流供給回路は、前記検出素子が前記負電圧の発生を検出したときに前記外部端子と前記基準電位端との間を短絡する第１スイッチ素子を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記第１スイッチ素子は、ドレインが前記外部端子に接続されてソースが前記基準電位端に接続されたＮチャネル型トランジスタである構成（第４の構成）にするとよい。

また、上記第４の構成から成る半導体装置において、前記電流供給回路は、前記検出素子が前記負電圧の発生を検出したときに電源端と前記第１スイッチ素子のゲートとの間を短絡する第２スイッチ素子をさらに含む構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記第２スイッチ素子は、ソースが前記電源端に接続されてドレインが前記第１スイッチ素子のゲートに接続されてゲートが前記検出素子のドレインまたはコレクタに接続されたＰチャネル型トランジスタである構成（第６の構成）にするとよい。

また、上記第６の構成から成る半導体装置において、前記電流供給回路は、前記第１スイッチ素子のゲート・ソース間に接続された第１抵抗と、前記第２スイッチ素子のゲート・ソース間に接続された第２抵抗と、をさらに含む構成（第７の構成）にするとよい。

また、上記第１～第７いずれかの構成から成る半導体装置は、前記外部端子と基準電位端との間に接続された静電保護素子をさらに有する構成（第８の構成）にするとよい。

また、上記第１～第８いずれかの構成から成る半導体装置は、入力電圧の入力端と前記外部端子との間に接続された出力素子をさらに有する構成（第９の構成）にするとよい。

また、上記第９の構成から成る半導体装置は、前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように前記出力素子を駆動する出力駆動部をさらに有する構成（第１０の構成）にするとよい。

本明細書中に開示されている半導体装置によれば、寄生素子による誤動作を防ぐことが可能となる。

半導体装置の比較例を示す図 半導体装置の縦断面を示す図 比較例における負電圧発生時の挙動を示す図 半導体装置の第１実施形態を示す図 第１実施形態における負電圧発生時の挙動を示す図 半導体装置の第２実施形態を示す図 第２実施形態における負電圧発生時の挙動を示す図

＜半導体装置（比較例）＞
まず、半導体装置の新規な実施形態を説明する前に、これと対比される比較例について簡単に述べておく。

図１は、半導体装置の比較例を示す図である。本比較例の半導体装置１００は、入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成するＬＤＯ［low drop out］レギュレータＩＣであり、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１と、抵抗Ｒ１及びＲ２と、オペアンプＡＭＰと、ツェナダイオードＤ１と、過電流保護回路ＯＣＰと、過熱保護回路ＴＳＤと、外部端子Ｔ１（＝出力端子）と、を有する。もちろん、半導体装置１００は、他の構成要素を有していても構わない。

トランジスタＭ１のソースは、入力電圧ＶＩＮの入力端に接続されている。トランジスタＭ１のドレインは、外部端子Ｔ１（＝出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴそれぞれの出力端）に接続されている。トランジスタＭ１のゲートは、オペアンプＡＭＰの出力端（＝ゲート信号Ｇ１の印加端）に接続されている。このように、トランジスタＭ１は、入力電圧ＶＩＮの入力端と出力電圧ＶＯＵＴの出力端との間に接続されており、オペアンプＡＭＰから印加されるゲート信号Ｇ１に応じて、そのオン抵抗値（延いては導通度）が連続的に制御される出力素子として機能する。

抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）と接地端（＝基準電位端）との間に直列接続されており、相互間の接続ノードから出力電圧ＶＯＵＴを分圧した帰還電圧Ｖｆｂ（＝ＶＯＵＴ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する抵抗分割回路として機能する。なお、出力電圧ＶＯＵＴをそのまま帰還電圧ＶｆｂとしてオペアンプＡＭＰに入力する場合には、抵抗Ｒ１及びＲ２を割愛すればよい。

オペアンプＡＭＰは、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される所定の参照電圧Ｖｒｅｆとが一致（イマジナリショート）するようにトランジスタＭ１のゲート信号Ｇ１を連続的に制御する出力駆動部として機能する。

例えば、Ｖｆｂ＜Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き下げてトランジスタＭ１のオン抵抗値を下げる（＝トランジスタＭ１の導通度を上げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き上げることができる。逆に、Ｖｆｂ＞Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き上げてトランジスタＭ１のオン抵抗値を上げる（＝トランジスタＭ１の導通度を下げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き下げることができる。

このように、オペアンプＡＭＰを用いた出力帰還制御により、出力電圧ＶＯＵＴをその目標値（＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝）に合わせ込むことができる。

ツェナダイオードＤ１のカソードは、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）に接続されている。ツェナダイオードＤ１のアノードは、接地端に接続されている。なお、ツェナダイオードＤ１は、静電気放電（ＥＳＤ［electro-static discharge］）から外部端子Ｔ１を守るための静電保護素子として機能する。従って、ツェナダイオードＤ１は、外部端子Ｔ１の近傍に設けることが望ましい。

過電流保護回路ＯＣＰは、トランジスタＭ１に流れる入力電流ＩＩＮが過電流保護値ＩＯＣＰよりも大きくなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過電流保護回路ＯＣＰが正しく動作している限り、入力電流ＩＩＮを過電流保護値ＩＯＣＰ以下に制限することができる。

過熱保護回路ＴＳＤは、半導体装置１００のジャンクション温度Ｔｊが過熱保護値Ｔｔｓｄよりも高くなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過熱保護回路ＴＳＤが正しく動作している限り、半導体装置１００のジャンクション温度Ｔｊを過熱保護値Ｔｔｓｄ以下に制限することができる。

ところで、半導体装置１００には、そのデバイス構造上、本来の回路動作には組み込まれていない寄生素子（例えばｎｐｎ型バイポーラトランジスタＱ０であり、以下では寄生トランジスタＱ０と呼ぶ）が付随する。

本図に即して述べると、寄生トランジスタＱ０は、Ｐ型半導体基板（Ｐｓｕｂ）をベースとし、ツェナダイオードＤ１のＮ型半導体領域（＝カソード）をエミッタとし、内部回路のＮ型半導体領域（例えば、オペアンプＡＭＰの出力段としてトランジスタＭ１のゲートに接続されるＮチャネル型ＭＯＳ電界効果トランジスタＭ２のドレイン）をコレクタとするように形成される。以下では、半導体装置１００の模式的な縦断面を参照しながら、寄生トランジスタＱ０の説明を続ける。

図２は、半導体装置１００の縦断面を示す図である。半導体装置１００のＰ型半導体基板１０１には、Ｎ型半導体ウェル１０２及び１０３が形成されている。Ｎ型半導体ウェル１０２には、Ｎ型半導体コンタクト１０４が形成されている。Ｎ型半導体ウェル１０３には、Ｎ型半導体コンタクト１０５及び１０６が形成されている。また、Ｎ型半導体ウェル１０３には、Ｐ型半導体ウェル１０７が形成されている。Ｐ型半導体ウェル１０７には、Ｐ型半導体コンタクト１０８が形成されている。

Ｎ型半導体ウェル１０２は、内部回路（ＮＭＯＳ、ＰＭＯＳ、ｎｐｎ、ｐｎｐなど）を形成するためのＮ型半導体領域であり、例えば、図１におけるトランジスタＭ２のドレインがこれに相当する。Ｎ型半導体ウェル１０２は、Ｎ型半導体コンタクト１０４を介して他の内部回路（例えば、図１におけるトランジスタＭ１のゲート）に接続されている。

Ｎ型半導体ウェル１０３は、静電保護素子を形成するためのＮ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のカソードがこれに相当する。なお、Ｎ型半導体ウェル１０３は、Ｎ型半導体コンタクト１０５及び１０６を介して外部端子Ｔ１に接続されている。

Ｐ型半導体ウェル１０７は、静電保護素子を形成するためのＰ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のアノードがこれに相当する。なお、Ｐ型半導体ウェル１０７は、Ｐ型半導体コンタクト１０８を介して接地端に接続されている。

上記のデバイス構造を持つ半導体装置１００において、寄生トランジスタＱ０は、Ｐ型半導体基板１０１をベースとし、Ｎ型半導体ウェル１０３ないしはＮ型半導体コンタクト１０５及び１０６（＝ツェナダイオードＤ１のカソード）をエミッタとし、Ｎ型半導体ウェル１０２ないしはＮ型半導体コンタクト１０４（＝トランジスタＭ２のドレイン）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このような寄生トランジスタＱ０が付随する半導体装置１００において、例えば、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出された場合、接地端からツェナダイオードＤ１を介して外部端子Ｔ１に向けた順方向のダイオード電流ＩＤｉ（＝ＩＯＵＴ－ＩＯＣＰ）が流れる。従って、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。

上記負電圧の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じると、寄生トランジスタＱ０がオンしてトランジスタＭ２のドレイン（延いてはトランジスタＭ１のゲート）から電流が引き抜かれる。その結果、オペアンプＡＭＰのゲート制御に反して、トランジスタＭ１が誤オンしてしまい、半導体装置１００を搭載したセットの誤動作や破壊を招くおそれがある。

なお、負電圧が発生し得る外部端子Ｔ１に接続されて寄生トランジスタＱ０の原因となる寄生要因素子としては、静電保護素子（例えばツェナダイオードＤ１）以外にも、Ｎチャネル型ＭＯＳ電界効果トランジスタなどを挙げることができる。

以下では、外部端子Ｔ１における負電圧発生時の挙動について、図面を参照しながら具体的に説明する。

図３は、比較例における負電圧発生時の挙動を示す図であり、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置１００の正常動作期間に相当する。すなわち、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ０もオンしていない。また、入力電流ＩＩＮが過電流保護値ＩＯＣＰに達すると、それ以上電流が流れないように過電流保護回路ＯＣＰが動作する。従って、基本的に入力電流ＩＩＮが過電流保護値ＩＯＣＰを超えて流れることはない。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｆ（Ｑ０）であり、寄生トランジスタＱ０がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

なお、期間（２）の長さは、半導体装置１００のレイアウトや内部回路、インピーダンス等によって決定される。負電圧の発生直後に寄生素子（例えば寄生トランジスタＱ０）が内部回路を誤動作させる場合もあれば、寄生素子による誤作動が生じない場合もある。

期間（３）は、寄生素子による誤動作期間に相当する。負電圧（＝－Ｖｆ（Ｄ１））の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じて寄生トランジスタＱ０がオンすると、内部回路が誤動作する。

例えば、先出の図１で示したように、オペアンプＡＭＰの出力段を形成するトランジスタＭ２のドレインが寄生トランジスタＱ０のコレクタになった場合を考える。この場合、過電流保護回路ＯＣＰ（または過熱保護回路ＴＳＤ）がトランジスタＭ１のゲートに流し込んでいるオフ電流（例えばμＡオーダー）よりも遥かに大きいコレクタ電流（例えばｍＡオーダー）がトランジスタＭ１のゲートから寄生トランジスタＱ０に引き抜かれ得る。

このような状況に陥ると、過電流保護回路ＯＣＰがゲート信号Ｇ１をハイレベルに維持できなくなり、トランジスタＭ１が誤オンしてしまう。その結果、入力電流ＩＩＮ（延いては出力電流ＩＯＵＴ）が過電流保護値ＩＯＣＰを超えて増大し、半導体装置１００やこれを搭載したセットの破壊を招くおそれがある。

なお、期間（３）では、Ｐ３＝（ＶＩＮ＋Ｖｆ（Ｄ１））×（ＩＯＵＴ－ＩＤｉ）＋Ｖｆ（Ｄ１）×ＩＤｉで決定される損失電力Ｐｌｏｓｓが発生する。すなわち、入力電圧ＶＩＮが高いほど損失電力Ｐｌｏｓｓが大きくなり、延いては、半導体装置１００やこれを搭載したセットが破壊に至る可能性も高まる。

以下では、上記の不具合を解消することのできる種々の実施形態について説明する。

＜半導体装置（第１実施形態）＞
図４は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置５１は、先の比較例（図１）を基本としつつ、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ６と、抵抗Ｒ５及びＲ６と、をさらに有する。

トランジスタＭ３のゲートは、接地端（例えばＰ型半導体基板）に接続されている。トランジスタＭ３のソースは、外部端子Ｔ１に接続されている。トランジスタＭ３のドレインは、トランジスタＭ６のゲートに接続されている。このように接続されたトランジスタＭ３は、外部端子Ｔ１における負電圧の発生を検出する検出素子として機能する。

なお、トランジスタＭ３のオンスレッショルド電圧Ｖｔｈ（Ｍ３）は、寄生トランジスタＱ０（図１を参照）のベース・エミッタ間における順方向降下電圧Ｖｆ（Ｑ０）よりも低くなるように設定しておけばよい。

トランジスタＭ５のドレインは、外部端子Ｔ１に接続されている。トランジスタＭ５のゲートと抵抗Ｒ５の第１端は、トランジスタＭ６のドレインに接続されている。トランジスタＭ５のソースと抵抗Ｒ５の第２端は、接地端に接続されている。トランジスタＭ６のソースと抵抗Ｒ６の第１端は、トランジスタＭ１のソース（＝入力電圧ＶＩＮの入力端）に接続されている。トランジスタＭ６のゲートと抵抗Ｒ６の第２端は、トランジスタＭ３のドレインに接続されている。

このように接続されたトランジスタＭ５及びＭ６、並びに、抵抗Ｒ５及びＲ６は、トランジスタＭ３が負電圧の発生を検出したときに外部端子Ｔ１への電流供給を行う電流供給回路ＣＳとして機能する。より具体的に述べると、電流供給回路ＣＳは、負電圧の検出時において、接地端から外部端子Ｔ１に向けて流れるトランジスタ電流ＩＭ５を生成する。

なお、トランジスタＭ５は、トランジスタＭ３が負電圧の発生を検出したときに外部端子Ｔ１と接地端との間を短絡する第１スイッチ素子に相当する。また、トランジスタＭ６は、トランジスタＭ３が負電圧の発生を検出したときに電源端（＝入力電圧ＶＩＮの入力端）と第１スイッチ素子のゲートとの間を短絡する第２スイッチ素子に相当する。

図５は、第１実施形態における負電圧発生時の挙動を示す図であり、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、トランジスタ電流ＩＭ５、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置５１の正常動作期間に相当する。つまり、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ０（図１を参照）もオンしていない。また、期間（１）では、トランジスタＭ３がオンしないので、トランジスタＭ６のゲートが抵抗Ｒ６を介して入力電圧ＶＩＮにプルアップされる。その結果、トランジスタＭ６がオフし、トランジスタＭ５のゲートが抵抗Ｒ５を介して接地端にプルダウンされるので、トランジスタＭ５もオフする。従って、電流供給回路ＣＳが出力電圧ＶＯＵＴの生成動作に悪影響を及ぼすことはない。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。このように、半導体装置５１の正常動作期間については、先出の比較例（図３を参照）と何ら変わりがない。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。先述のように、外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｔｈ（Ｍ３）であり、トランジスタＭ３がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

このように、過電流保護回路ＯＣＰによる電流制限期間についても、先出の比較例（図３）と基本的には変わりがない。ただし、トランジスタＭ３のオンスレッショルド電圧Ｖｔｈ（Ｍ３）は、寄生トランジスタＱ０（図１を参照）のベース・エミッタ間における順方向降下電圧Ｖｆ（Ｑ０）よりも低くなるように設定されている。すなわち、寄生トランジスタＱ０がオンするよりも先にトランジスタＭ３がオンし、後述の期間（３）に移行する。従って、期間（２）の長さは、先出の比較例（図３を参照）よりも短くなり、場合によっては殆ど発生しない可能性もある。

期間（３）は、負電圧検出による電流供給期間に相当する。ダイオード電流ＩＤｉの増大に伴って出力電圧ＶＯＵＴがさらに負に低下していき、トランジスタＭ３のゲート・ソース間にオンスレッショルド電圧Ｖｔｈ（Ｍ３）以上の電位差が生じると、トランジスタＭ３がオンする。この状態は、検出素子（＝トランジスタＭ３）で負電圧の発生が検出された状態に相当する。

トランジスタＭ３がオンすると、トランジスタＭ６のゲートには、外部端子Ｔ１の負電圧（＝－Ｖｔｈ（Ｍ３））が印加されるので、トランジスタＭ６がオンする。その結果、電源端（＝入力電圧ＶＩＮの入力端）とトランジスタＭ５のゲートとの間が短絡してトランジスタＭ５がオンするので、外部端子Ｔ１と接地端との間が短絡される。

このように、トランジスタＭ５がオンすると、外部端子Ｔ１に繋がる電流経路（＝寄生トランジスタＱ０を介する電流経路を含む）のうち、最もインピーダンスの低い電流経路を介して外部端子Ｔ１が接地端と導通する。従って、出力電流ＩＯＵＴのうち、過電流保護値ＩＯＣＰを超える不足分の電流は、トランジスタＭ５のオン以降、その大部分が接地端から外部端子Ｔ１に向けて流れるトランジスタ電流ＩＭ５により賄われることになる。

また、このとき、外部端子Ｔ１の負電圧は、トランジスタＭ３のオンスレッショルド電圧Ｖｔｈ（Ｍ３）に相当する負電圧（＝－Ｖｔｈ（Ｍ３）＞－Ｖｆ（Ｑ０））に維持される。従って、寄生トランジスタＱ０がオンすることはないので、内部回路の誤動作を防止して、トランジスタＭ１を確実にオフしておくことができる。

なお、期間（３）では、外部端子Ｔ１から引き出される出力電流ＩＯＵＴの大部分がトランジスタ電流ＩＭ５により賄われるので、先出の比較例（図３）と異なり、Ｐ３＝（ＶＩＮ＋Ｖｔｈ（Ｍ３））×ＩＯＣＰ＋Ｖｔｈ（Ｍ３）×（ＩＤｉ＋ＩＭ５）で決定される損失電力Ｐｌｏｓｓしか発生しなくなる。

従って、損失電力Ｐｌｏｓｓを小さく抑えることが可能となり、延いては、半導体装置５１やこれを搭載したセットの破壊を未然に防止することが可能となる。

なお、本図では、出力電流ＩＯＵＴの一部がダイオード電流ＩＤｉにより賄われる構成（＝Ｖｔｈ（Ｍ３）＞Ｖｆ（Ｄ１）であり、トランジスタＭ３がオンする前にツェナダイオードＤ１が順バイアス状態となる構成）を例に挙げたが、先出の期間（２）で説明したように、ツェナダイオードＤ１にダイオード電流ＩＤｉが流れても、直ちに寄生トランジスタＱ０が動作するわけではなく、寄生トランジスタＱ０が動作するまでにトランジスタＭ３をオンすれば、十分に誤動作を防ぐことが可能である。

また、トランジスタＭ３のオンスレッショルド電圧Ｖｔｈ（Ｍ３）と、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）との関係次第で、ダイオード電流ＩＤｉをほとんど流さないようにすることも可能である。

例えば、Ｖｔｈ（Ｍ３）＜Ｖｆ（Ｄ１）としておけば、ツェナダイオードＤ１が順バイアス状態となる前にトランジスタＭ３がオンするので、ダイオード電流ＩＤｉが流れなくなる。すなわち、期間（２）がなくなり、期間（１）から期間（３）に直接移行することになる。また、この場合、期間（３）での損失電力Ｐｌｏｓｓは、Ｐ３＝（ＶＩＮ＋Ｖｔｈ（Ｍ３））×ＩＯＣＰ＋Ｖｔｈ（Ｍ３）×ＩＭ５となる。

＜半導体装置（第２実施形態）＞
図６は、半導体装置の第２実施形態を示す図である。本実施形態の半導体装置５２は、先の第１実施形態（図４）を基本としつつ、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３に代えて、ｎｐｎ型バイポーラトランジスタＱ１が用いられている。

トランジスタＱ１の接続関係について具体的に述べる。トランジスタＱ１のベースは、接地端（例えばＰ型半導体基板）に接続されている。トランジスタＱ１のエミッタは、外部端子Ｔ１に接続されている。トランジスタＱ１のコレクタは、トランジスタＭ６のゲートに接続されている。このように接続されたトランジスタＱ１は、外部端子Ｔ１における負電圧の発生を検出する検出素子として機能する。

なお、トランジスタＱ１のベース・エミッタ間における順方向降下電圧Ｖｆ（Ｑ１）については、寄生トランジスタＱ０（図１を参照）のベース・エミッタ間における順方向降下電圧Ｖｆ（Ｑ０）よりも低くなるように設定しておけばよい。

図７は、第２実施形態における負電圧発生時の挙動を示す図であり、先の図５と同様、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、トランジスタ電流ＩＭ５、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。本図で示したように、トランジスタＱ１のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ１）以上の電位差が生じたときにトランジスタＱ１がオンして期間（２）から期間（３）への移行が行われる点を除き、第２実施形態の挙動は、第１実施形態の挙動（図５を参照）と基本的に同様である。

＜その他の変形例＞
なお、上記実施形態では、ＬＤＯレギュレータＩＣへの適用例を挙げたが、適用対象は何らこれに限定されるものではない。例えば、出力端子以外の外部端子（イネーブル端子や出力帰還端子など）における負電圧対策としても適用することが可能である。

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、寄生素子を持つ半導体装置全般に広く利用することが可能である。

５１、５２、１００ 半導体装置
１０１ Ｐ型半導体基板
１０２、１０３ Ｎ型半導体ウェル
１０４、１０５、１０６ Ｎ型半導体コンタクト
１０７ Ｐ型半導体ウェル
１０８ Ｐ型半導体コンタクト
ＡＭＰ オペアンプ（出力駆動部）
ＣＳ 電流供給回路
Ｄ１ ツェナダイオード（静電保護素子、寄生要因素子）
Ｍ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力素子）
Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｍ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ（検出素子）
Ｍ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ（第１スイッチ素子）
Ｍ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ（第２スイッチ素子）
ＯＣＰ 過電流保護回路
Ｑ０ ｎｐｎ型バイポーラトランジスタ（寄生素子）
Ｑ１ ｎｐｎ型バイポーラトランジスタ（検出素子）
Ｒ１、Ｒ２、Ｒ５、Ｒ６ 抵抗
Ｔ１ 外部端子
ＴＳＤ 過熱保護回路

Claims (8)

1. 外部端子と、
   前記外部端子における負電圧の発生を検出する検出素子と、
   前記検出素子が前記負電圧の発生を検出したときに前記外部端子への電流供給を行う電流供給回路と、
   を有し、
   前記電流供給回路は、前記検出素子が前記負電圧の発生を検出したときに前記外部端子と基準電位端との間を短絡する第１スイッチ素子を含み、
   前記第１スイッチ素子は、ドレインが前記外部端子に接続されてソースが前記基準電位端に接続されたＮチャネル型トランジスタである、半導体装置。
2. 前記検出素子は、ゲートが前記基準電位端に接続されてソースが前記外部端子に接続されたＮチャネル型トランジスタ、若しくは、ベースが前記基準電位端に接続されてエミッタが前記外部端子に接続されたｎｐｎ型トランジスタである、請求項１に記載の半導体装置。
3. 前記電流供給回路は、前記検出素子が前記負電圧の発生を検出したときに電源端と前記第１スイッチ素子のゲートとの間を短絡する第２スイッチ素子をさらに含む、請求項１又は２に記載の半導体装置。
4. 前記第２スイッチ素子は、ソースが前記電源端に接続されてドレインが前記第１スイッチ素子のゲートに接続されてゲートが前記検出素子のドレインまたはコレクタに接続されたＰチャネル型トランジスタである、請求項３に記載の半導体装置。
5. 前記電流供給回路は、
   前記第１スイッチ素子のゲート・ソース間に接続された第１抵抗と、
   前記第２スイッチ素子のゲート・ソース間に接続された第２抵抗と、
   をさらに含む、請求項４に記載の半導体装置。
6. 前記外部端子と前記基準電位端との間に接続された静電保護素子をさらに有する、請求項１～５のいずれか一項に記載の半導体装置。
7. 入力電圧の入力端と前記外部端子との間に接続された出力素子をさらに有する、請求項１～６のいずれか一項に記載の半導体装置。
8. 前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように前記出力素子を駆動する出力駆動部をさらに有する、請求項７に記載の半導体装置。

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