JP2017168986A

JP2017168986A - 半導体装置

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Publication number: JP2017168986A
Application number: JP2016051326A
Authority: JP
Inventors: 純一千坂; Junichi Chisaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2016-03-15
Filing date: 2016-03-15
Publication date: 2017-09-21
Anticipated expiration: 2036-03-15
Also published as: JP6378230B2; US10205446B2; US20170272069A1

Abstract

【課題】接地端子の電位変化に起因する誤動作を起こりにくくすることができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、ゲート端子とソース端子との間に接続された第１スイッチ素子と、第１スイッチ素子のゲートとソース端子との間、または第１スイッチ素子のゲートと接地端子との間に接続され、第１スイッチ素子をオンとオフとに切り替える第２スイッチ素子と、一端が電源端子と接地端子との間に接続され、他端が第１スイッチ素子のゲートへ接続され、接地端子の電位と第２スイッチ素子の状態とに基づいて、第１スイッチ素子のゲートを昇圧するキャパシタと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

負荷に接続された出力ＭＯＳ（Metal Oxide Semiconductor）トランジスタを制御する半導体装置では、接地端子の電位が基準電位から電気的なオープン状態に変化すると、出力ＭＯＳトランジスタをオフさせることができない誤動作が起こり得る。

そこで、出力ＭＯＳトランジスタのゲートとソースとの間に補助ＭＯＳトランジスタを接続した半導体装置が知られている。この半導体装置では、接地端子が電気的なオープン状態になると、この補助ＭＯＳトランジスタがオンすることによって、出力ＭＯＳトランジスタがオフする。

しかし、接地端子の電気的なオープン状態によって、接地端子の電位が電源電圧まで上昇すると、補助ＭＯＳトランジスタをオンさせるのが困難になる。

特開２０１１−１９９４０１号公報

本発明の実施形態は、接地端子の電位変化に起因する誤動作を起こりにくくすることができる半導体装置を提供することである。

本実施形態によれば、半導体装置は、ゲート端子とソース端子との間に接続された第１スイッチ素子と、
第１スイッチ素子のゲートとソース端子との間、または第１スイッチ素子のゲートと接地端子との間に接続され、第１スイッチ素子をオンとオフとに切り替える第２スイッチ素子と、
一端が電源端子と接地端子との間に接続され、他端が第１スイッチ素子のゲートへ接続され、接地端子の電位と第２スイッチ素子の状態とに基づいて、第１スイッチ素子のゲートを昇圧するキャパシタと、を備える。

第１実施形態に係る半導体装置の概略的な構成を示す回路図である。第１実施形態に係る半導体装置の動作を示す波形図である。第２実施形態に係る半導体装置の概略的な構成を示す回路図である。第２実施形態に係る半導体装置の動作を示す波形図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な構成を示す回路図である。本実施形態に係る半導体装置１は、出力スイッチ素子に相当するＭＯＳトランジスタＭ１０を制御する。ここで、まず、ＭＯＳトランジスタＭ１０について説明する。

ＭＯＳトランジスタＭ１０は、例えば、ＮチャネルのＭＯＳ型のゲート構造を有するＮ型ＭＯＳトランジスタを用いて構成される。ＭＯＳトランジスタＭ１０において、ゲートは、半導体装置１のゲート端子３１に接続され、ドレインは、電源(不図示)に接続され、ソースは半導体装置１のソース端子３２および負荷Ｒ１００に接続されている。この負荷Ｒ１００は、例えば車両のヘッドランプに相当する。この場合、ＭＯＳトランジスタＭ１０がオンすると、ヘッドランプは点灯し、反対にＭＯＳトランジスタＭ１０がオフすると、ヘッドランプは消灯する。

次に、本実施形態に係る半導体装置１の構成について説明する。図１に示すように、本実施形態に係る半導体装置１は、第１駆動回路１１と、第２駆動回路１２と、第３駆動回路１３と、制御回路１４と、を備える。

第１駆動回路１１および第２駆動回路１２は、ゲート端子３１にそれぞれ接続されている。第１駆動回路１１は、制御回路１４の制御に基づいて、ＭＯＳトランジスタＭ１０をオンさせる。第２駆動回路１２は、制御回路１４の制御に基づいて、ＭＯＳトランジスタＭ１０をオフさせる。

第３駆動回路１３は、ＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ２と、抵抗素子Ｒ１〜Ｒ４と、キャパシタＣ１と、トランジスタＱ１と、ツェナーダイオードＺ１と、を有する。ＭＯＳトランジスタＭ１は第１スイッチ素子に相当し、ＭＯＳトランジスタＭ２は第２スイッチ素子に相当する。また、抵抗素子Ｒ１は第１抵抗素子に相当し、抵抗素子Ｒ２は第２抵抗素子に相当する。

ＭＯＳトランジスタＭ１は、ＭＯＳトランジスタＭ１０と同様に、例えば、Ｎ型ＭＯＳトランジスタを用いて構成される。ＭＯＳトランジスタＭ１は、上述したＭＯＳトランジスタＭ１０のゲートとの接続端子であるゲート端子３１と、当該ＭＯＳトランジスタＭ１０のソースとの接続端子であるソース端子３２との間に接続されている。具体的には、ドレインがゲート端子３１に接続され、ソースがソース端子３２に接続されている。ＭＯＳトランジスタＭ１は、接地端子３３の電位が基準電位のときにオフし、接地端子３３の電位が電気的なオープン状態のときにオンする。

ＭＯＳトランジスタＭ２も、ＭＯＳトランジスタＭ１０と同様に、例えば、Ｎ型ＭＯＳトランジスタを用いて構成される。ＭＯＳトランジスタＭ２において、ゲートは、抵抗素子Ｒ１を介して電源端子３４に接続されるとともに抵抗素子Ｒ２を介して接地端子３３に接続されている。ドレインは、抵抗素子Ｒ４を介してＭＯＳトランジスタＭ１のゲートに接続されている。ソースは、接地端子３３に接続されている。ＭＯＳトランジスタＭ２のゲートとソースとの間における電圧は、電源端子３４と接地端子３３との間に直列に接続された抵抗素子Ｒ１と抵抗素子Ｒ２との分圧比によって設定される。この分圧比は、接地端子３３の電位が基準電位であるときにＭＯＳトランジスタＭ２が常時オンするように設定される。

キャパシタＣ１の一端は、接地端子３３に接続されているとともに、抵抗素子Ｒ１、Ｒ２を介して電源端子３４に接続されている。キャパシタＣ１の他端は、抵抗素子Ｒ３およびトランジスタＱ１に接続されている。キャパシタＣ１は、接地端子３３の電位が電気的なオープン状態になったとき、ＭＯＳトランジスタＭ１のゲート電位を、電源電圧ＶＤＤに相当する電源端子３４の電位よりも高い電位に昇圧する。

トランジスタＱ１は、電源端子３４とキャパシタＣ１の他端との間に接続されているＰＮＰ型トランジスタである。このトランジスタＱ１では、ベースとコレクタとがショートされている。そのため、トランジスタＱ１は、電源端子３４に接続されるアノードと、キャパシタＣ１の他端に接続されるカソードと、を有するダイオードに相当する。トランジスタＱ１は、上記キャパシタＣ１の昇圧動作によって電流が電源端子３４へ逆流することを防ぐ。

ツェナーダイオードＺ１は、ＭＯＳトランジスタＭ１のゲートとソースとの間に接続されている。ツェナーダイオードＺ１は、ＭＯＳトランジスタＭ１のゲートとソースとの間における電圧を一定に保つことによって、ＭＯＳトランジスタＭ１のオン状態を安定させる。

制御回路１４は、接地端子３３の電位が基準電位であるときに、制御端子３５から入力される入力信号に基づいて、第１駆動回路１１および第２駆動回路１２を制御する。

以下、本実施形態に係る半導体装置１の動作について説明する。ここでは、図１および図２を参照して、上述した第３駆動回路１３の動作を中心に説明する。

図２は、第１実施形態に係る半導体装置１の動作を示す波形図である。図２は、ＶＩＮ、接地端子３３、ノードａ、ＶＧＳ（Ｍ２）、およびＶＧＳ（Ｍ１）のそれぞれについて、接地端子３３の電位が基準電位であるときの波形と、接地端子３３の電位が電気的なオープン状態であるときの波形と、を示す。

ＶＩＮは、入力端子３５に入力される入力信号の電圧波形を示す。ノードａは、図１に示すように、キャパシタＣ１の他端側の電圧波形を示す。ＶＧＳ（Ｍ１）は、ＭＯＳトランジスタＭ１のゲートとソースとの間における電圧波形を示す。ＶＧＳ（Ｍ２）は、図１に示すように、ノードｄとノードｃとの間の電圧に相当する。ＶＧＳ（Ｍ１０）は、ＭＯＳトランジスタＭ１０のゲートとソースとの間における電圧波形を示す。

接地端子３３の電位が基準電位であるとき、接地端子３３は、半導体装置１を用いるシステムのグランド（System GND）に、例えばハーネスで接続されている。このとき、第３駆動回路１３では、電源端子３４から入力された入力電流が抵抗素子Ｒ１および抵抗素子Ｒ２を流れる。これにより、ＭＯＳトランジスタＭ２のゲート電圧が上昇して、ＭＯＳトランジスタＭ２はオンする。

ＭＯＳトランジスタＭ２がオンすることによって、ＭＯＳトランジスタＭ１のゲート電位に相当するノードｄの電位が下がるので、ＭＯＳトランジスタＭ１はオフする。ＭＯＳトランジスタＭ１がオフすることによって、ＭＯＳトランジスタＭ１０のゲート電位は、ＭＯＳトランジスタＭ１から影響を受けない。そのため、ＭＯＳトランジスタＭ１０は、入力信号ＶＩＮに基づいて正常にオンおよびオフする。

また、ＭＯＳトランジスタＭ２がオンすることによって、キャパシタＣ１の他端の電位に相当するノードａの電位も下がるので、キャパシタＣ１の昇圧動作は行われない。

接地端子３３と、上記システムのグランドとの接続が解除されると、接地端子３３の電位は、基準電位から電気的なオープン状態に変化する。接地端子３３の電位変化によって、電源端子３４から抵抗素子Ｒ１および抵抗素子Ｒ２に流れる電流経路がなくなる。これにより、キャパシタＣ１の一端の電位に相当するノードｂの電位が、電源電圧ＶＤＤに相当する電源端子３４の電位まで上昇する。

ノードｂの電位上昇によって、ＭＯＳトランジスタＭ２のゲートとソースとの間における電位差がほぼ０Ｖとなり、ＭＯＳトランジスタＭ２はオフする。このとき、ノードａの電位は、キャパシタＣ１によって、概ね２ＶＤＤ−Ｖｂｅ（Ｑ１）まで昇圧される（図２の点線領域Ｔ１参照）。ここで、Ｖｂｅ（Ｑ１）は、トランジスタＱ１のベースとエミッタとの間における電圧である。

ノードａの電位上昇に伴って、ＭＯＳトランジスタＭ１のゲート電位も同様に電源電圧ＶＤＤよりも高い電位に上昇する。一方、ＭＯＳトランジスタＭ１のソース電位は、ＭＯＳトランジスタＭ１０がオン状態のときに電源電圧ＶＤＤ付近まで上昇している。このとき、ＭＯＳトランジスタＭ１のゲート電位は、上記のように電源電圧ＶＤＤよりも高いので、ＭＯＳトランジスタＭ１のゲートとソースとの間にしきい値電圧よりも高い電圧が発生すると、ＭＯＳトランジスタＭ１はオンする。その結果、ＭＯＳトランジスタＭ１０のゲートとソースとの間における電圧が下がり、ＭＯＳトランジスタＭ１０はオフする。

その後、ＭＯＳトランジスタＭ１のゲート電位は、キャパシタＣ１と抵抗素子Ｒ３、Ｒ４との時定数によって、ＶＤＤ−Ｖｂｅ（Ｑ１）まで下がっていく。このとき、ＭＯＳトランジスタＭ１のゲートとソース間における電圧ＶＧＳ（Ｍ１）は、ツェナーダイオードＤ１によって、ツェナー電圧ＶＺに保持される。ツェナー電圧ＶＺが、上記しきい値よりも高いと、ＭＯＳトランジスタＭ１のオン状態が安定するので、ＭＯＳトランジスタＭ１０のオフ状態も安定する。

以上説明した本実施形態によれば、接地端子３３が電気的なオープン状態になると、ＭＯＳトランジスタＭ２がオフするとともに、キャパシタＣ１が電源電圧ＶＤＤよりも高い電圧をＭＯＳトランジスタＭ１のゲートへ印加する。そのため、ＭＯＳトランジスタＭ１のゲートとソースとの間に電圧が発生するので、ＭＯＳトランジスタＭ１がオンしやすくなる。ＭＯＳトランジスタＭ１がオンすると、ゲート端子３１とソース端子３２との電位差がほぼなくなる。

ゲート端子３１にはＭＯＳトランジスタＭ１０のゲートが接続され、ソース端子３２にはＭＯＳトランジスタＭ１０のソースが接続されているので、ＭＯＳトランジスタＭ１０は、オフする。これにより、接地端子３３の電位が基準電位から電気的なオープン状態に変化しても、ＭＯＳトランジスタＭ１０がオフできなくなるという不具合を起こりにくくすることができる。

（第２実施形態）
図３は、第２実施形態に係る半導体装置の概略的な構成を示す回路図である。図３に示すように、本実施形態に係る半導体装置２は、第１駆動回路１１と、第２駆動回路１２と、第３駆動回路１３ａと、制御回路１４ａと、を備える。

第１駆動回路１１および第２駆動回路１２は第１実施形態と同様なので、説明を省略し、以下に第３駆動回路１３ａおよび制御回路１４ａを説明する。ただし、第１実施と同様の構成要素には同じ符号を付し、詳細な説明は省略する。

第３駆動回路１３ａは、電流源回路２０と、ＭＯＳトランジスタＭ１〜Ｍ３と、抵抗素子Ｒ１１〜Ｒ１４と、キャパシタＣ１と、トランジスタＱ１と、ツェナーダイオードＺ１と、を有する。ＭＯＳトランジスタＭ３は、第３スイッチ素子に相当する。

電流源回路２０は、トランジスタＱ１１とトランジスタＱ１２と、を有する。トランジスタＱ１１は第４スイッチ素子に相当し、トランジスタＱ１２は第５スイッチ素子に相当する。トランジスタＱ１１とトランジスタＱ１２は、ベースが互いに接続されたカレントミラー回路を構成している。本実施形態では、トランジスタＱ１１、Ｑ１２は、ＰＮＰ型トランジスタであるが、ＰチャネルのＭＯＳ型のゲート構造を有するＰ型ＭＯＳトランジスタであってもよい。

トランジスタＱ１１において、エミッタは電源端子３４に接続され、コレクタは、ベースに接続されるとともに、抵抗素子Ｒ１３を介してＭＯＳトランジスタＭ３のドレインにも接続されている。

トランジスタＱ１２において、エミッタは電源端子３４に接続され、コレクタはＭＯＳトランジスタＭ２のゲートに接続されているとともに、抵抗素子Ｒ１４を介してソース端子３２にも接続されている。

ＭＯＳトランジスタＭ２は、ＭＯＳトランジスタＭ１のゲートとソース端子３２との間に接続されている。ＭＯＳトランジスタＭ２がオンすると、第１実施形態と同様に、ＭＯＳトランジスタＭ１はオフする。

ＭＯＳトランジスタＭ３において、ゲートは制御回路１４ａに接続され、ドレインは抵抗素子Ｒ１３を介してトランジスタＱ１１に接続され、ソースは接地端子Ｒ３３に接続されている。ＭＯＳトランジスタＭ３がオンすると、電流が電流源回路２０からＭＯＳトランジスタＭ２に供給されてＭＯＳトランジスタＭ２がオンする。反対に、ＭＯＳトランジスタＭ３がオフすると、電流が電流源回路２０からＭＯＳトランジスタＭ２に供給されなくなってＭＯＳトランジスタＭ２はオフする。このように、ＭＯＳトランジスタＭ３は、電流源回路２０とＭＯＳトランジスタＭ２とを導通状態にするか否か切り替える。

制御回路１４ａは、接地端子３３の電位が基準電位であるときに、第１駆動回路１１および第２駆動回路１２に加えて、ＭＯＳトランジスタＭ３も制御する。

以下、本実施形態に係る半導体装置１の動作について説明する。ここでは、図３および図４を参照して、上述した第３駆動回路１３ａと制御回路１４ａの動作を中心に説明する。

図４は、第２実施形態に係る半導体装置２の動作を示す波形図である。図４も、図２と同様に、ＶＩＮ、接地端子３３、ノードａ、ＶＧＳ（Ｍ２）、およびＶＧＳ（Ｍ１）のそれぞれについて、接地端子３３の電位が基準電位であるときの波形と、接地端子３３の電位が電気的なオープン状態であるときの波形と、を示す。

本実施形態では、接地端子３３の電位が基準電位であるとき、制御回路１４ａは、ＭＯＳトランジスタＭ１０をオンさせるときにＭＯＳトランジスタＭ３もオンさせる。ＭＯＳトランジスタＭ３がオンすることによって、電流源回路２０では、電流Ｉ１がトランジスタＱ１１から出力されるとともに、電流Ｉ２がトランジスタＱ１２から出力される。

上記電流Ｉ２によって、ＭＯＳトランジスタＭ２はオンする。このとき、電流Ｉ２を電流Ｉ１よりも大きくすることによって、ＭＯＳトランジスタＭ２のゲートとソースとの間に電圧が安定して印加されるので、ＭＯＳトランジスタＭ２は、より確実にオンする。

ＭＯＳトランジスタＭ２がオンすることによって、ＭＯＳトランジスタＭ１のゲートとソースとの間における電圧ＶＧＳ（Ｍ１）は、下がる（図４の点線領域Ｔ２参照）。そのため、ＭＯＳトランジスタトランジスタＭ１はオフする。

その後、制御回路１４ａは、ＭＯＳトランジスタＭ１０をオフさせるときにＭＯＳトランジスタＭ３をオフさせる。ＭＯＳトランジスタＭ３がオフすることによって、ＭＯＳトランジスタＭ２もオフする。これにより、ＭＯＳトランジスタＭ１の電圧ＶＧＳ（Ｍ１）が上昇するので、ＭＯＳトランジスタＭ１はオンする（図４の点線領域Ｔ３参照）。

また、接地端子３３の電位が、基準電位から電気的なオープン状態に変化すると、制御回路１４ａが、ＭＯＳトランジスタＭ３を制御できなるとともに、ＭＯＳトランジスタＭ３のソース電位が上昇してＭＯＳトランジスタＭ３はオフ状態になる。

ＭＯＳトランジスタＭ３がオフすることによって、電流が、電流源回路２０からＭＯＳトランジスタＭ２に供給されなくなる。そのため、ＭＯＳトランジスタＭ２も、ＭＯＳトランジスタＭ３と同様にオフ状態となる。そのため、第１実施形態と同様に、キャパシタＣ１によって、ＭＯＳトランジスタＭ１のゲート電位が、電源電圧ＶＤＤよりも高い電位に上昇するので、ＭＯＳトランジスタＭ１のゲートとソースとの間に電圧が発生する(図４の点線領域Ｔ１参照)。これにより、ＭＯＳトランジスタＭ１はオンする。その結果、ＭＯＳトランジスタＭ１０のゲートとソースとの間における電圧が下がり、ＭＯＳトランジスタＭ１０はオフする。

以上説明した本実施形態によれば、第１実施形態と同様に、接地端子３３が電気的なオープン状態になると、キャパシタＣ１が電源電圧ＶＤＤよりも高い電圧をＭＯＳトランジスタＭ１のゲートへ印加するので、ＭＯＳトランジスタＭ１がオンしやすくなり、ＭＯＳトランジスタＭ１０はオフしやすくなる。これにより、接地端子３３の電位が電気的なオープン状態のとき、ＭＯＳトランジスタＭ１０がオフできなくなるという不具合を起こりにくくすることができる。

また、本実施形態では、接地端子３３の電位が基準電位である通常状態のとき、ＭＯＳトランジスタＭ１０がオン状態のとき、制御部回路１４ａがＭＯＳトランジスタＭ３をオンさせることによって、ＭＯＳトランジスタＭ１がオフする。これにより、通常状態のとき、ＭＯＳトランジスタＭ１が誤ってオンすることによってＭＯＳトランジスタＭ１０がオンできなくなるという不具合を起こりにくくすることができる。

さらに、電流源回路２０を用いて、ＭＯＳトランジスタＭ３に供給する電流を調整することによって、ＭＯＳトランジスタＭ３のオン状態が安定すると、ＭＯＳトランジスタＭ１のオフ状態が安定し、ＭＯＳトランジスタＭ１０がオンできなくなるという不具合をさらに起こりにくくすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，２半導体装置、２０電流源回路、３１ゲート端子、３２ソース端子、３３接地端子、３４電源端子、Ｃ１キャパシタ、Ｍ１第１スイッチ素子、Ｍ２第２スイッチ素子、Ｍ３第３スイッチ素子、Ｑ１１第４スイッチ素子、Ｑ１２第５スイッチ素子、Ｒ１第１抵抗素子、Ｒ２第２抵抗素子

Claims

ゲート端子とソース端子との間に接続された第１スイッチ素子と、
前記第１スイッチ素子のゲートと前記ソース端子との間、または前記第１スイッチ素子の前記ゲートと接地端子との間に接続され、前記第１スイッチ素子をオンとオフとに切り替える第２スイッチ素子と、
一端が電源端子と前記接地端子との間に接続され、他端が前記第１スイッチ素子の前記ゲートへ接続され、前記接地端子の電位と前記第２スイッチ素子の状態とに基づいて、前記第１スイッチ素子の前記ゲートを昇圧するキャパシタと、
を備える、半導体装置。
前記第２スイッチ素子において、ゲートが第１抵抗素子を介して前記電源端子に接続されるとともに第２抵抗素子を介して前記接地端子に接続され、ドレインが前記第１スイッチ素子の前記ゲートに接続され、ソースが前記接地端子および前記キャパシタの前記一端に接続された、請求項１に記載の半導体装置。
前記電源端子と、前記第２スイッチ素子のゲートとの間に接続された電流源回路と、
前記電源端子と、前記第２スイッチ素子との間に設けられた第３スイッチ素子と、
前記第３スイッチ素子を制御する制御回路と、
をさらに備える、請求項１に記載の半導体装置。
前記制御回路は、前記ゲート端子にゲートが接続されるとともに前記ソース端子にソースが接続される出力スイッチング素子をオンさせるときに、前記第３スイッチ素子もオンさせ、かつ、前記出力スイッチング素子をオフさせるときに前記第３スイッチ素子もオフさせる、請求項３に記載の半導体装置。
前記電流源回路が、前記電源端子と、前記第３スイッチ素子のドレインとの間に接続された第４スイッチ素子と、前記電源端子と前記第２スイッチ素子の前記ゲートとの間に接続された第５スイッチ素子と、を有する、請求項３または４に記載の半導体装置。
前記第５スイッチ素子から出力される電流が、前記第４スイッチ素子から出力される電流よりも大きい、請求項５に記載の半導体装置。
前記第１スイッチ素子の前記ゲートとソースとの間に接続されたツェナー電圧をさらに備える、請求項１から６のいずれか１項に記載の半導体装置。